JPH04233048A - 多重レベルキャッシュの制御方法及び装置 - Google Patents
多重レベルキャッシュの制御方法及び装置Info
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- JPH04233048A JPH04233048A JP3170565A JP17056591A JPH04233048A JP H04233048 A JPH04233048 A JP H04233048A JP 3170565 A JP3170565 A JP 3170565A JP 17056591 A JP17056591 A JP 17056591A JP H04233048 A JPH04233048 A JP H04233048A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
のマイクロプロセッサ・キャッシュサブシステムに関し
、特に第２レベルキャッシュコントローラが両方のキャ
ッシュのために主にスヌープ関連操作を受け持てるよう
に、コンピュータシステムの第１及び第２レベル間の多
重レベル包含を達成する多重レベルキャッシュの制御方
法及び装置に関する。
のマイクロプロセッサ・キャッシュサブシステムに関し
、特に第２レベルキャッシュコントローラが両方のキャ
ッシュのために主にスヌープ関連操作を受け持てるよう
に、コンピュータシステムの第１及び第２レベル間の多
重レベル包含を達成する多重レベルキャッシュの制御方
法及び装置に関する。
【０００２】
【従来の技術】パーソナルコンピュータ業界は、活発で
、新しい技術革新が発生するので発展し続ける成長分野
である。この技術革新の推進力は、より高速より強力な
コンピュータの絶え間無い要望である。パーソナルコン
ピュータの速度の主要なボトルネックは、歴史的にデー
タがメモリからアクセスする速度、即ちメモリアクセス
タイムである。かなり高速のプロセッササイクル時間を
持つマイクロプロセッサは、かなり低速のメモリアクセ
スタイムを考慮に入れてメモリアクセス中に通常ウェイ
トステートを使用して遅らせる。それ故、メモリアクセ
スタイムは、コンピュータの性能を向上させる研究の主
要領域の１つである。
、新しい技術革新が発生するので発展し続ける成長分野
である。この技術革新の推進力は、より高速より強力な
コンピュータの絶え間無い要望である。パーソナルコン
ピュータの速度の主要なボトルネックは、歴史的にデー
タがメモリからアクセスする速度、即ちメモリアクセス
タイムである。かなり高速のプロセッササイクル時間を
持つマイクロプロセッサは、かなり低速のメモリアクセ
スタイムを考慮に入れてメモリアクセス中に通常ウェイ
トステートを使用して遅らせる。それ故、メモリアクセ
スタイムは、コンピュータの性能を向上させる研究の主
要領域の１つである。
【０００３】高速プロセッササイクル時間と、低速メモ
リアクセスタイムのギャップを埋めるために、キャッシ
ュメモリが開発された。キャッシュは、主メモリから頻
繁にアクセスされるコード及びデータのコピーを記憶す
るために用いる、小容量の非常に高速の高価なゼロウェ
イトステートメモリである。マイクロプロセッサは、主
メモリ抜きで非常に高速のメモリとアクセスでき、従っ
てメモリアクセス中に挿入されなければならないウェイ
トステートの数を減少できる。プロセッサがメモリから
のデータを要求し、そのデータがキャッシュにある時に
は、キャッシュ読出ヒットが実行されて、メモリアクセ
スからのデータがウェイトステートを発生しないでキャ
ッシュからプロセッサに戻される。もしデータがキャッ
シュにない場合には、キャッシュ読出ミスが実行されて
、メモリ要求がシステムに送られて、キャッシュを持た
ない通常の動作と同様にデータが主メモリから読出され
る。キャッシュミスにおいては、主メモリから読出され
るデータは、プロセッサに供給されると共に、このデー
タが再びプロセッサによって要求されるかもしれない統
計的見込みによって、キャッシュにも書込まれる。
リアクセスタイムのギャップを埋めるために、キャッシ
ュメモリが開発された。キャッシュは、主メモリから頻
繁にアクセスされるコード及びデータのコピーを記憶す
るために用いる、小容量の非常に高速の高価なゼロウェ
イトステートメモリである。マイクロプロセッサは、主
メモリ抜きで非常に高速のメモリとアクセスでき、従っ
てメモリアクセス中に挿入されなければならないウェイ
トステートの数を減少できる。プロセッサがメモリから
のデータを要求し、そのデータがキャッシュにある時に
は、キャッシュ読出ヒットが実行されて、メモリアクセ
スからのデータがウェイトステートを発生しないでキャ
ッシュからプロセッサに戻される。もしデータがキャッ
シュにない場合には、キャッシュ読出ミスが実行されて
、メモリ要求がシステムに送られて、キャッシュを持た
ない通常の動作と同様にデータが主メモリから読出され
る。キャッシュミスにおいては、主メモリから読出され
るデータは、プロセッサに供給されると共に、このデー
タが再びプロセッサによって要求されるかもしれない統
計的見込みによって、キャッシュにも書込まれる。
【０００４】効率的キャッシュは、全メモリアクセス中
で発生するキャッシュヒットの百分率である、高ヒット
率が得られる。キャッシュが高ヒットを持つ時には、メ
モリアクセスの殆どがゼロウェイトステートで動作する
。高ヒット率の正味の効果は、相当少ないヒットミスに
発生するウェイトステートが、大多数のゼロウェイトス
テートキャッシュヒットアクセスで平均化されて、アク
セス毎に殆どゼロウェイトステートに近い平均となる。 勿論、キャッシュは通常マイクロプロセッサのローカル
バスに配置されるので、キャッシュヒットは、システム
バスを使用しないで局所的に実行できる。それ故、局所
キャッシュ以外に動作するプロセッサは、極めて低いバ
ス利用となる。これは、プロセッサで使用されるシステ
ムバス利用率を減少し、他のバスマスタに多くの利用率
を提供することとなる。
で発生するキャッシュヒットの百分率である、高ヒット
率が得られる。キャッシュが高ヒットを持つ時には、メ
モリアクセスの殆どがゼロウェイトステートで動作する
。高ヒット率の正味の効果は、相当少ないヒットミスに
発生するウェイトステートが、大多数のゼロウェイトス
テートキャッシュヒットアクセスで平均化されて、アク
セス毎に殆どゼロウェイトステートに近い平均となる。 勿論、キャッシュは通常マイクロプロセッサのローカル
バスに配置されるので、キャッシュヒットは、システム
バスを使用しないで局所的に実行できる。それ故、局所
キャッシュ以外に動作するプロセッサは、極めて低いバ
ス利用となる。これは、プロセッサで使用されるシステ
ムバス利用率を減少し、他のバスマスタに多くの利用率
を提供することとなる。
【０００５】キャッシュの他の重要な特徴は、プロセッ
サは、システムバスを制御しない時に、ローカルキャッ
シュ以外で操作でき、従ってコンピュータシステムの効
率を増加させることである。マイクロプロセッサキャッ
シュを持たないシステムにおいては、システムバスを制
御しない間プロセッサがアイドル状態に留まらなければ
ならない。これは、プロセッサがその時点有用な作業を
しないので、コンピュータシステムの全体の効率を下げ
させる。しかし、もしプロセッサがローカルバスに配置
されたキャッシュを含むならば、キャッシュから必要な
コード及びデータを取り出して有用な作業を形成しなが
ら、他の装置がシステムバスを使って、システム効率を
増加させることとなる。
サは、システムバスを制御しない時に、ローカルキャッ
シュ以外で操作でき、従ってコンピュータシステムの効
率を増加させることである。マイクロプロセッサキャッ
シュを持たないシステムにおいては、システムバスを制
御しない間プロセッサがアイドル状態に留まらなければ
ならない。これは、プロセッサがその時点有用な作業を
しないので、コンピュータシステムの全体の効率を下げ
させる。しかし、もしプロセッサがローカルバスに配置
されたキャッシュを含むならば、キャッシュから必要な
コード及びデータを取り出して有用な作業を形成しなが
ら、他の装置がシステムバスを使って、システム効率を
増加させることとなる。
【０００６】キャッシュ性能は、ヒット率及びキャッシ
ュメモリアクセスタイムを含む多くのファクタに依存す
る。ヒット率は、いかに効率良くキャッシュが最も頻繁
に用いられるコード及びデータのコピーを維持できるか
の測定値であり、殆どキャッシュの容量の関数である。 大容量のキャッシュは、より少量のキャッシュより高い
ヒット率を持っている。しかし、キャッシュ容量の増加
は恐らくキャッシュメモリアクセスタイムの劣化に繋が
る。しかし、大容量キャッシュのためのキャッシュデザ
インは、デザインの制限ファクタが最小ＣＰＵアクセス
タイムになるように、恐らく最高速アクセスタイムのキ
ャッシュメモリを用いて達成できる。この方法において
、より大容量のキャッシュは、デザインの制限ファクタ
が最小ＣＰＵアクセスタイムであるので、より小容量の
キャッシュのメモリアクセスタイムに関する恐らくより
遅いキャッシュメモリアクセスタイムによって、不利に
ならない。
ュメモリアクセスタイムを含む多くのファクタに依存す
る。ヒット率は、いかに効率良くキャッシュが最も頻繁
に用いられるコード及びデータのコピーを維持できるか
の測定値であり、殆どキャッシュの容量の関数である。 大容量のキャッシュは、より少量のキャッシュより高い
ヒット率を持っている。しかし、キャッシュ容量の増加
は恐らくキャッシュメモリアクセスタイムの劣化に繋が
る。しかし、大容量キャッシュのためのキャッシュデザ
インは、デザインの制限ファクタが最小ＣＰＵアクセス
タイムになるように、恐らく最高速アクセスタイムのキ
ャッシュメモリを用いて達成できる。この方法において
、より大容量のキャッシュは、デザインの制限ファクタ
が最小ＣＰＵアクセスタイムであるので、より小容量の
キャッシュのメモリアクセスタイムに関する恐らくより
遅いキャッシュメモリアクセスタイムによって、不利に
ならない。
【０００７】キャッシュ性能の他の重要な配慮は、キャ
ッシュに用いられるキャッシュの構成及びキャッシュ管
理ポリシーである。キャッシュは、通常直接マップ或は
セットアソシアティブ相対位置で構成される。直接マッ
プ相対位置においては、コンピュータの物理アドレス空
間が多数の等しいページに分割され、各ページがキャッ
シュの容量と等しい。キャッシュは、多数のセットに分
割され、各セットがある数のラインを持っている。主メ
モリの各ページは、キャッシュのラインの数と等価であ
り、各ページからの各ラインがキャッシュの同様に配置
されたラインに対応する。直接マップキャッシュの重要
な特性は、主メモリのページからの各メモリライン、即
ちページオフセットがキャッシュの等価的に配置された
ライン即ちページオフセットにのみ存在する。この制限
によって、キャッシュは、メモリアドレスの下位アドレ
スビットがメモリアドレスのページオフセットとして予
め決定されているので、上位アドレスビットの何ビット
か（タグと称する）を参照して、各メモリアドレスから
のデータのコピーがキャッシュにあるかを決定する必要
がある。
ッシュに用いられるキャッシュの構成及びキャッシュ管
理ポリシーである。キャッシュは、通常直接マップ或は
セットアソシアティブ相対位置で構成される。直接マッ
プ相対位置においては、コンピュータの物理アドレス空
間が多数の等しいページに分割され、各ページがキャッ
シュの容量と等しい。キャッシュは、多数のセットに分
割され、各セットがある数のラインを持っている。主メ
モリの各ページは、キャッシュのラインの数と等価であ
り、各ページからの各ラインがキャッシュの同様に配置
されたラインに対応する。直接マップキャッシュの重要
な特性は、主メモリのページからの各メモリライン、即
ちページオフセットがキャッシュの等価的に配置された
ライン即ちページオフセットにのみ存在する。この制限
によって、キャッシュは、メモリアドレスの下位アドレ
スビットがメモリアドレスのページオフセットとして予
め決定されているので、上位アドレスビットの何ビット
か（タグと称する）を参照して、各メモリアドレスから
のデータのコピーがキャッシュにあるかを決定する必要
がある。
【０００８】直接マップキャッシュは、主メモリの概念
的ページに容量が等価であるメモリの１つのバンクとし
て構成され、一方、セットアソシアティブキャッシュは
、各々が主メモリの概念的ページに容量等価であるメモ
リの、複数のバンク即ち複数のウエイを含む。従って、
主メモリのページオフセットは、キャッシュのウエイの
数に等しい、キャッシュの多数の位置にマップできる。 例えば、４ウエイセットアソシアティブキャッシュにお
いては、主メモリからのページオフセット即ちラインが
キャッシュのいずれかの４ウエイでの等価ページオフセ
ット位置に存在できる。
的ページに容量が等価であるメモリの１つのバンクとし
て構成され、一方、セットアソシアティブキャッシュは
、各々が主メモリの概念的ページに容量等価であるメモ
リの、複数のバンク即ち複数のウエイを含む。従って、
主メモリのページオフセットは、キャッシュのウエイの
数に等しい、キャッシュの多数の位置にマップできる。 例えば、４ウエイセットアソシアティブキャッシュにお
いては、主メモリからのページオフセット即ちラインが
キャッシュのいずれかの４ウエイでの等価ページオフセ
ット位置に存在できる。
【０００９】セットアソシアティブキャッシュは、通常
、読出ミスが発生した時にデータを満たすべきバンク或
はウエイを決定する入れ換えアルゴリズムを含む。多く
のセットアソシアティブキャッシュは、最近殆どアクセ
スしなかったウエイに新規なデータを配置する最近最小
使用（ＬＲＵ）アルゴリズムの幾つかの形式を使用して
いる。これは、統計的に、最近頻繁に使用或はアクセス
して、データをプロセッサに供給したウエイが将来再び
必要そうなものだからである。それ故、ＬＲＵアルゴリ
ズムは、置換ブロックがキャッシュによって殆ど要求さ
れそうもないデータであることを保証する。
、読出ミスが発生した時にデータを満たすべきバンク或
はウエイを決定する入れ換えアルゴリズムを含む。多く
のセットアソシアティブキャッシュは、最近殆どアクセ
スしなかったウエイに新規なデータを配置する最近最小
使用（ＬＲＵ）アルゴリズムの幾つかの形式を使用して
いる。これは、統計的に、最近頻繁に使用或はアクセス
して、データをプロセッサに供給したウエイが将来再び
必要そうなものだからである。それ故、ＬＲＵアルゴリ
ズムは、置換ブロックがキャッシュによって殆ど要求さ
れそうもないデータであることを保証する。
【００１０】キャッシュ管理は、通常キャッシュコント
ローラとして参照される装置によって形成される。この
キャッシュコントローラは、キャッシュにおける各セッ
ト毎に関連（連想）したエントリ（入口）を保持するデ
ィレクトリを含む。このエントリは、通常３つの成分、
即ちキャッシュセットにおいて、タグ、タグ有効ビット
及び各ライン数に等しい多数のライン有効ビットを持つ
。タグは、主メモリのページ数として作用し、キャッシ
ュの各セットに存在するデータのコピーの元が記憶され
る、主メモリの特定のページの上位アドレスビットを保
持する。タグ有効ビットの状態は、キャッシュの各セッ
トにおけるデータが有効か無効かを決定する。もしタグ
有効ビットがクリアされているならば、全セットが無効
とみなされる。もしタグ有効ビットが真であるならば、
セット内の個別のラインは、各ライン有効ビットの状態
に依存して有効か無効かが考慮される。
ローラとして参照される装置によって形成される。この
キャッシュコントローラは、キャッシュにおける各セッ
ト毎に関連（連想）したエントリ（入口）を保持するデ
ィレクトリを含む。このエントリは、通常３つの成分、
即ちキャッシュセットにおいて、タグ、タグ有効ビット
及び各ライン数に等しい多数のライン有効ビットを持つ
。タグは、主メモリのページ数として作用し、キャッシ
ュの各セットに存在するデータのコピーの元が記憶され
る、主メモリの特定のページの上位アドレスビットを保
持する。タグ有効ビットの状態は、キャッシュの各セッ
トにおけるデータが有効か無効かを決定する。もしタグ
有効ビットがクリアされているならば、全セットが無効
とみなされる。もしタグ有効ビットが真であるならば、
セット内の個別のラインは、各ライン有効ビットの状態
に依存して有効か無効かが考慮される。
【００１１】主要なキャッシュ管理ポリシーは、キャッ
シュコヒーレンシの保存である。キャッシュコヒーレン
シは、キャッシュにおけるどのコピーデータがその位置
のデータの所有に同一で（或は実際所有し）なければら
ない要求を参照する。位置のデータの所有は、通常、各
メモリ位置に存在するデータの最近版を持つ各位置とし
て定義される。データの所有は、主メモリにおける未修
飾の位置或はライトバックキャッシュの修飾位置のいず
れかである。個別のバスマスタがメモリをアクセスでき
るコンピュータシステムにおいては、直接メモリアクセ
ス（ＤＭＡ）コントローラ、ネットワーク或はディスク
インタフェースカード或はビデオグラフィックカードの
ようなバスマスタが、キャッシュに複製される主メモリ
位置の内容を変化させる可能性がある。これが起こった
時には、キャッシュはステイル或は無効データを保持す
る。キャッシュコヒーレンシを維持するためには、キャ
ッシュコントローラにとって、もし他のバスマスタが主
メモリをアクセスしたかどうかを解るために、プロセッ
サがシステムバスを所有していない時に、システムバス
をモニターする必要がある。このバスをモニターする方
法はスヌーピングとして参照される。
シュコヒーレンシの保存である。キャッシュコヒーレン
シは、キャッシュにおけるどのコピーデータがその位置
のデータの所有に同一で（或は実際所有し）なければら
ない要求を参照する。位置のデータの所有は、通常、各
メモリ位置に存在するデータの最近版を持つ各位置とし
て定義される。データの所有は、主メモリにおける未修
飾の位置或はライトバックキャッシュの修飾位置のいず
れかである。個別のバスマスタがメモリをアクセスでき
るコンピュータシステムにおいては、直接メモリアクセ
ス（ＤＭＡ）コントローラ、ネットワーク或はディスク
インタフェースカード或はビデオグラフィックカードの
ようなバスマスタが、キャッシュに複製される主メモリ
位置の内容を変化させる可能性がある。これが起こった
時には、キャッシュはステイル或は無効データを保持す
る。キャッシュコヒーレンシを維持するためには、キャ
ッシュコントローラにとって、もし他のバスマスタが主
メモリをアクセスしたかどうかを解るために、プロセッ
サがシステムバスを所有していない時に、システムバス
をモニターする必要がある。このバスをモニターする方
法はスヌーピングとして参照される。
【００１２】キャッシュコントローラは、前のプロセッ
サ書込が主メモリを更新すべきキャッシュ内のデータの
コピーを変化させる恐れがあるゆえに、ライトバックキ
ャッシュデザインにおいて、バスマスタによるメモリ読
出中にシステムバスをモニタしなければならない。これ
は、読出スヌーピングとして参照される。キャッシュが
主メモリ内でまだ更新されていないデータを含む読出ス
ヌープヒットでは、キャッシュコントローラが通常各デ
ータを主メモリに供給し、要求されるバスマスタが通常
キャッシュコントローラから主メモリへのルートを通っ
てこのデータを読出し、これがスナーフィングと参照さ
れる。勿論、キャッシュコントローラは、バスマスタが
キャッシュに存在するメモリ位置を書き換えるかもしれ
ないので、メモリ書込中にシステムバスをモニタしなけ
ればならない。これは書込スヌーピングと参照される。 書込スヌープヒットでは、キャッシュエントリがキャッ
シュコントローラによって、キャッシュディレクトリに
、このエントリがもはや修正されない意味の無効とマー
クされ、或はキャッシュが主メモリに沿って更新される
。それ故、バスマスタがライトバックキャッシュデザイ
ンにおいて主メモリに書込或は読出し、或はライトスル
ーキャッシュデザインにおいて主メモリに書込んだ時に
、キャッシュコントローラは、システムアドレスをラッ
チし、アクセスされる主メモリ位置もキャッシュに存在
するかを解るために、メモリアクセスが発生したページ
オフセット位置に対応するタグディレクトリ内のキャッ
シュ早見表を形成しなければならない。もし、この位置
からのデータのコピーがキャッシュに存在するならば、
キャッシュコントローラが読出或は書込スヌープヒット
が発生したかに依存して最適な作用を実行する。これは
、互換（両立）性のないデータが主メモリ及びキャッシ
ュに記憶されるのを防止し、従ってキャッシュコヒーレ
ンシが保存される。
サ書込が主メモリを更新すべきキャッシュ内のデータの
コピーを変化させる恐れがあるゆえに、ライトバックキ
ャッシュデザインにおいて、バスマスタによるメモリ読
出中にシステムバスをモニタしなければならない。これ
は、読出スヌーピングとして参照される。キャッシュが
主メモリ内でまだ更新されていないデータを含む読出ス
ヌープヒットでは、キャッシュコントローラが通常各デ
ータを主メモリに供給し、要求されるバスマスタが通常
キャッシュコントローラから主メモリへのルートを通っ
てこのデータを読出し、これがスナーフィングと参照さ
れる。勿論、キャッシュコントローラは、バスマスタが
キャッシュに存在するメモリ位置を書き換えるかもしれ
ないので、メモリ書込中にシステムバスをモニタしなけ
ればならない。これは書込スヌーピングと参照される。 書込スヌープヒットでは、キャッシュエントリがキャッ
シュコントローラによって、キャッシュディレクトリに
、このエントリがもはや修正されない意味の無効とマー
クされ、或はキャッシュが主メモリに沿って更新される
。それ故、バスマスタがライトバックキャッシュデザイ
ンにおいて主メモリに書込或は読出し、或はライトスル
ーキャッシュデザインにおいて主メモリに書込んだ時に
、キャッシュコントローラは、システムアドレスをラッ
チし、アクセスされる主メモリ位置もキャッシュに存在
するかを解るために、メモリアクセスが発生したページ
オフセット位置に対応するタグディレクトリ内のキャッ
シュ早見表を形成しなければならない。もし、この位置
からのデータのコピーがキャッシュに存在するならば、
キャッシュコントローラが読出或は書込スヌープヒット
が発生したかに依存して最適な作用を実行する。これは
、互換（両立）性のないデータが主メモリ及びキャッシ
ュに記憶されるのを防止し、従ってキャッシュコヒーレ
ンシが保存される。
【００１３】キャッシュコヒーレンシの他の考慮は、メ
モリへのプロセッサ書込の取り扱いである。プロセッサ
が主メモリに書込む時には、勿論この位置からのデータ
のコピーがキャッシュに存在するか否かを決定するため
に、メモリ位置が検査されなければならない。もし、プ
ロセッサ書込ヒットがライトバックキャッシュデザイン
において発生したならば、キャッシュ位置が新規なデー
タに更新され、主メモリも程なく或は要求が起こった時
に新規なデータに更新されてもよい。ライトスルーキャ
ッシュデザインにおいては、主メモリ位置が通常プロセ
ッサ書込ヒットのキャッシュ位置に関連して更新される
。もしプロセッサ書込ミスが発生したならば、キャッシ
ュコントローラは、キャッシュがこのデザインに影響し
ないので、ライトスルーキャッシュデザインの書込ミス
を無視してもよい。これの代りに、キャッシュコントロ
ーラは、書込／置換（ライト・アロケート）を形成して
もよく、従って、データを主メモリに通過するに加えて
、キャッシュ内の新規なラインを入れ換える。ライトバ
ックキャッシュデザインにおいては、プロセッサ書込ミ
スが起こった時に、キャッシュコントローラが通常キャ
ッシュ内の新規なラインを入れ換える。これは、通常書
込データをキャッシュに供給する前或は一緒に主メモリ
からのラインを満たす残りのエントリを読むことを伴う
。主メモリは、要求が起こった後の時に更新される。
モリへのプロセッサ書込の取り扱いである。プロセッサ
が主メモリに書込む時には、勿論この位置からのデータ
のコピーがキャッシュに存在するか否かを決定するため
に、メモリ位置が検査されなければならない。もし、プ
ロセッサ書込ヒットがライトバックキャッシュデザイン
において発生したならば、キャッシュ位置が新規なデー
タに更新され、主メモリも程なく或は要求が起こった時
に新規なデータに更新されてもよい。ライトスルーキャ
ッシュデザインにおいては、主メモリ位置が通常プロセ
ッサ書込ヒットのキャッシュ位置に関連して更新される
。もしプロセッサ書込ミスが発生したならば、キャッシ
ュコントローラは、キャッシュがこのデザインに影響し
ないので、ライトスルーキャッシュデザインの書込ミス
を無視してもよい。これの代りに、キャッシュコントロ
ーラは、書込／置換（ライト・アロケート）を形成して
もよく、従って、データを主メモリに通過するに加えて
、キャッシュ内の新規なラインを入れ換える。ライトバ
ックキャッシュデザインにおいては、プロセッサ書込ミ
スが起こった時に、キャッシュコントローラが通常キャ
ッシュ内の新規なラインを入れ換える。これは、通常書
込データをキャッシュに供給する前或は一緒に主メモリ
からのラインを満たす残りのエントリを読むことを伴う
。主メモリは、要求が起こった後の時に更新される。
【００１４】キャッシュは、通常マイクロプロセッサと
個別にデザインされる。キャッシュは、マイクロプロセ
ッサのローカルバスに配置され、コンピュータシステム
のデザイン中にプロセッサ及びシステムバス間にインタ
フェースされる。しかし、高トランジスタ密度コンピュ
ータチップの開発によっては、多くのプロセッサが現在
メモリアクセスタイムに関して性能のゴールを目指して
、キャッシュを内蔵してデザインされている。これらプ
ロセッサに内蔵されたキャッシュは、通常小容量、例え
ば８Ｋバイトの容量である。より小容量の内蔵キャッシ
ュは、通常大容量の外付けキャッシュより高速であり、
高速プロセッササイクルタイム及び大容量のキャッシュ
のかなり低速アクセスタイム間のギャップが減少してい
る。
個別にデザインされる。キャッシュは、マイクロプロセ
ッサのローカルバスに配置され、コンピュータシステム
のデザイン中にプロセッサ及びシステムバス間にインタ
フェースされる。しかし、高トランジスタ密度コンピュ
ータチップの開発によっては、多くのプロセッサが現在
メモリアクセスタイムに関して性能のゴールを目指して
、キャッシュを内蔵してデザインされている。これらプ
ロセッサに内蔵されたキャッシュは、通常小容量、例え
ば８Ｋバイトの容量である。より小容量の内蔵キャッシ
ュは、通常大容量の外付けキャッシュより高速であり、
高速プロセッササイクルタイム及び大容量のキャッシュ
のかなり低速アクセスタイム間のギャップが減少してい
る。
【００１５】キャッシュ内蔵プロセッサを用いたコンピ
ュータシステムにおいては、外部、第２レベル・キャッ
シュがしばしばシステムに追加されてメモリアクセスタ
イムを更に改良する。第２レベル・キャッシュは、内蔵
キャッシュより大容量であり、内蔵キャッシュと協働し
た時に、内蔵キャッシュで得られるヒット率より更に増
大したヒット率が得られる。
ュータシステムにおいては、外部、第２レベル・キャッ
シュがしばしばシステムに追加されてメモリアクセスタ
イムを更に改良する。第２レベル・キャッシュは、内蔵
キャッシュより大容量であり、内蔵キャッシュと協働し
た時に、内蔵キャッシュで得られるヒット率より更に増
大したヒット率が得られる。
【００１６】多重レベル・キャッシュと協働するシステ
ムにおいては、プロセッサがメモリからデータを要求し
た時に、内蔵即ち第１レベル・キャッシュがまずデータ
のコピーの有無を検査する。もしそうであれば、第１レ
ベル・キャッシュヒットが発生して、第１レベル・キャ
ッシュが適切データをプロセッサに供給する。もし第１
レベル・キャッシュミスが発生したならば、第２レベル
・キャッシュが検査される。もし第２レベル・キャッシ
ュヒットが発生したならば、データが第２レベル・キャ
ッシュからプロセッサに供給される。もし第２レベル・
キャッシュミスが発生したならば、データが主メモリか
ら取り出される。書込操作は、恐らく可能な前述の操作
を組み合わせ、一致させて同様に形成される。
ムにおいては、プロセッサがメモリからデータを要求し
た時に、内蔵即ち第１レベル・キャッシュがまずデータ
のコピーの有無を検査する。もしそうであれば、第１レ
ベル・キャッシュヒットが発生して、第１レベル・キャ
ッシュが適切データをプロセッサに供給する。もし第１
レベル・キャッシュミスが発生したならば、第２レベル
・キャッシュが検査される。もし第２レベル・キャッシ
ュヒットが発生したならば、データが第２レベル・キャ
ッシュからプロセッサに供給される。もし第２レベル・
キャッシュミスが発生したならば、データが主メモリか
ら取り出される。書込操作は、恐らく可能な前述の操作
を組み合わせ、一致させて同様に形成される。
【００１７】
【発明が解決しようする課題】多重レベル・キャッシュ
システムにおいては、各キャッシュ毎にキャッシュコヒ
ーレンシを保持するために、他のバスマスタによるメモ
リ書込中にシステムバスをスヌープすることが必要であ
る。マイクロプロセッサがシステムバスを制御しない時
には、第１レベル及び第２レベル・キャッシュコントロ
ーラがメモリ書込毎にアドレスをラッチし、このアドレ
スをそのキャッシュディレクトリ内のタグに対して検査
することが要求される。これは、内蔵キャッシュのキャ
ッシュコントローラのスヌープ努力によって割り込みが
頻繁に掛けられるので、この時間中に内蔵キャッシュの
手続作業にプロセッサの効率がかなり割かれることにな
る。それ故、内蔵キャッシュのキャッシュコントローラ
がメモリ書込毎にシステムバスをスヌープする要求は、
プロセッサがシステムバスを制御しないまま、内蔵キャ
ッシュ以外の効果的操作を妨害するので、システムを格
下げする。
システムにおいては、各キャッシュ毎にキャッシュコヒ
ーレンシを保持するために、他のバスマスタによるメモ
リ書込中にシステムバスをスヌープすることが必要であ
る。マイクロプロセッサがシステムバスを制御しない時
には、第１レベル及び第２レベル・キャッシュコントロ
ーラがメモリ書込毎にアドレスをラッチし、このアドレ
スをそのキャッシュディレクトリ内のタグに対して検査
することが要求される。これは、内蔵キャッシュのキャ
ッシュコントローラのスヌープ努力によって割り込みが
頻繁に掛けられるので、この時間中に内蔵キャッシュの
手続作業にプロセッサの効率がかなり割かれることにな
る。それ故、内蔵キャッシュのキャッシュコントローラ
がメモリ書込毎にシステムバスをスヌープする要求は、
プロセッサがシステムバスを制御しないまま、内蔵キャ
ッシュ以外の効果的操作を妨害するので、システムを格
下げする。
【００１８】多重レベルのヒエラルヒーが多重プロセッ
サに存在する多くの例においては、多重レベル包含と参
照される特性がヒエラルヒーに要望される。多重レベル
包含は、第２レベル・キャッシュが第１レベル即ち内蔵
キャッシュ内にあるデータのコピーを持つことを保証す
ることを言う。これの発生時には、第２レベル・キャッ
シュが第１レベル・キャッシュの複製を保持する。多重
レベル包含は、多重プロセッサシステムの殆ど用いられ
て、キャッシュコヒーレンシの問題を防止する。多重レ
ベル包含が多重プロセッサシステムに導入される時には
、高次レベルキャッシュが低次レベルキャッシュをキャ
ッシュコヒーレンシの問題から遮蔽し、従って、多重レ
ベル包含が導入されないならば低次レベル・キャッシュ
で発生する不要な八つ当たり検査及び無効化を防止する
。
サに存在する多くの例においては、多重レベル包含と参
照される特性がヒエラルヒーに要望される。多重レベル
包含は、第２レベル・キャッシュが第１レベル即ち内蔵
キャッシュ内にあるデータのコピーを持つことを保証す
ることを言う。これの発生時には、第２レベル・キャッ
シュが第１レベル・キャッシュの複製を保持する。多重
レベル包含は、多重プロセッサシステムの殆ど用いられ
て、キャッシュコヒーレンシの問題を防止する。多重レ
ベル包含が多重プロセッサシステムに導入される時には
、高次レベルキャッシュが低次レベルキャッシュをキャ
ッシュコヒーレンシの問題から遮蔽し、従って、多重レ
ベル包含が導入されないならば低次レベル・キャッシュ
で発生する不要な八つ当たり検査及び無効化を防止する
。
【００１９】
【課題を解決するための手段】本発明は、コンピュータ
システムの第１及び第２レベル・キャッシュ間での多重
レベル包含を達成する方法を含む。多重レベル包含は、
第２レベル・キャッシュのキャッシュコントローラが２
つのキャッシュのための義務を引き継ぐので、プロセッ
サがシステムバスを制御しない間発生するメモリ書込毎
に、システムバスをスヌープする第１レベル・キャッシ
ュのキャッシュコントローラの必要性を省略する。これ
は、第１レベル・キャッシュコントローラを不要とし、
従って、マイクロプロセッサがシステムバスを制御しな
い時に第１レベル・キャッシュ抜きでマイクロプロセッ
サを効率良く操作できる。第２レベル・キャッシュは、
第１レベル・キャッシュのウエイ数より等しいか多いウ
エイ数を持つことが好ましい。第１及び第２レベル・キ
ャッシュは、本発明の好ましい実施例において、４ウエ
イセットアソシアティブキャッシュである。この実施例
においては、第１レベル・キャッシュのキャッシュウエ
イと第２レベル・キャッシュのキャッシュウエイとが１
対１に対応している。第１レベル・キャッシュラインが
主メモリから満たされる間には、第１レベル・キャッシ
ュコントローラは、第２レベル・キャッシュコントロー
ラに、第２レベル・キャッシュコントローラがデータを
対応の第２レベル・キャッシュウエイに置き換えるよう
にデータが入れ換えられる特定の第１レベル・キャッシ
ュウエイを通信（転送）する。第２レベル・キャッシュ
コントローラがデータのコピーを第１レベル・キャッシ
ュコントローラに転送する時には、第２レベル・キャッ
シュコントローラが第１レベル・キャッシュコントロー
ラに、どの第２レベル・キャッシュウエイからデータが
くるかを知らせる。第１レベル・キャッシュコントロー
ラは、通常の入れ換えアルゴリズムを無視し、対応の第
１レベル・キャッシュウエイを満たす。この方法で、第
１及び第２レベル・キャッシュがそれら自身「ウエイ基
準」上に位置合わせされる。このウエイ位置合わせは、
第２レベル・キャッシュコントローラがデータを第１レ
ベル・キャッシュの異なったウエイに配置されるのを防
止し、実行中第１レベル・キャッシュに存在するデータ
を不用意に捨てるのを防止する。
システムの第１及び第２レベル・キャッシュ間での多重
レベル包含を達成する方法を含む。多重レベル包含は、
第２レベル・キャッシュのキャッシュコントローラが２
つのキャッシュのための義務を引き継ぐので、プロセッ
サがシステムバスを制御しない間発生するメモリ書込毎
に、システムバスをスヌープする第１レベル・キャッシ
ュのキャッシュコントローラの必要性を省略する。これ
は、第１レベル・キャッシュコントローラを不要とし、
従って、マイクロプロセッサがシステムバスを制御しな
い時に第１レベル・キャッシュ抜きでマイクロプロセッ
サを効率良く操作できる。第２レベル・キャッシュは、
第１レベル・キャッシュのウエイ数より等しいか多いウ
エイ数を持つことが好ましい。第１及び第２レベル・キ
ャッシュは、本発明の好ましい実施例において、４ウエ
イセットアソシアティブキャッシュである。この実施例
においては、第１レベル・キャッシュのキャッシュウエ
イと第２レベル・キャッシュのキャッシュウエイとが１
対１に対応している。第１レベル・キャッシュラインが
主メモリから満たされる間には、第１レベル・キャッシ
ュコントローラは、第２レベル・キャッシュコントロー
ラに、第２レベル・キャッシュコントローラがデータを
対応の第２レベル・キャッシュウエイに置き換えるよう
にデータが入れ換えられる特定の第１レベル・キャッシ
ュウエイを通信（転送）する。第２レベル・キャッシュ
コントローラがデータのコピーを第１レベル・キャッシ
ュコントローラに転送する時には、第２レベル・キャッ
シュコントローラが第１レベル・キャッシュコントロー
ラに、どの第２レベル・キャッシュウエイからデータが
くるかを知らせる。第１レベル・キャッシュコントロー
ラは、通常の入れ換えアルゴリズムを無視し、対応の第
１レベル・キャッシュウエイを満たす。この方法で、第
１及び第２レベル・キャッシュがそれら自身「ウエイ基
準」上に位置合わせされる。このウエイ位置合わせは、
第２レベル・キャッシュコントローラがデータを第１レ
ベル・キャッシュの異なったウエイに配置されるのを防
止し、実行中第１レベル・キャッシュに存在するデータ
を不用意に捨てるのを防止する。
【００２０】本発明による第１レベル・キャッシュのキ
ャッシュ構成は、ライトスルーアーキテクチャーである
。プロセッサ書込において、情報が書込ヒット或は書込
ミスの発生の如何に拘わらず好ましく第１レベル・キャ
ッシュに書込まれ、情報を第２レベル・キャッシュに書
込む外部書込バスサイクルが始まる。第１レベル・キャ
ッシュは特定の第１レベル・キャッシュウエイを送り、
データが第２レベル・キャッシュコントローラに配置さ
れて、第２レベル・キャッシュコントローラがそのデー
タを対応の第２レベル・キャッシュウエイに送り、従っ
てウエイの位置合わせが保存される。好ましい実施例に
よれば、第２レベル・キャッシュがライトバックキャッ
シュであるが、もし要望されたならばライトスルーキャ
ッシュもできる。
ャッシュ構成は、ライトスルーアーキテクチャーである
。プロセッサ書込において、情報が書込ヒット或は書込
ミスの発生の如何に拘わらず好ましく第１レベル・キャ
ッシュに書込まれ、情報を第２レベル・キャッシュに書
込む外部書込バスサイクルが始まる。第１レベル・キャ
ッシュは特定の第１レベル・キャッシュウエイを送り、
データが第２レベル・キャッシュコントローラに配置さ
れて、第２レベル・キャッシュコントローラがそのデー
タを対応の第２レベル・キャッシュウエイに送り、従っ
てウエイの位置合わせが保存される。好ましい実施例に
よれば、第２レベル・キャッシュがライトバックキャッ
シュであるが、もし要望されたならばライトスルーキャ
ッシュもできる。
【００２１】第２レベル・キャッシュコントローラは、
第１レベル・キャッシュに存在するデータのコピーを記
憶するために、第２レベル・キャッシュにおいて、デー
タの各ラインに関する包含ビットを用いる。第１レベル
・キャッシュの位置が置換された時には、メモリからの
第２レベル・キャッシュ置換と同時に、或は第２レベル
・キャッシュから直接、第２レベル・キャッシュコント
ローラは、このデータのコピーが第１レベル・キャッシ
ュに複製されたことを示す、第２レベル・キャッシュに
おけるその位置のための包含ビットをセットする。これ
が発生した時には、第１レベル・キャッシュの同じ位置
に対応する第２レベル・キャッシュの位置以外の全位置
が第２レベル・キャッシュコントローラによってクリア
されて、これらの位置に保持されるデータが第１レベル
・キャッシュに存在しないことを示す。
第１レベル・キャッシュに存在するデータのコピーを記
憶するために、第２レベル・キャッシュにおいて、デー
タの各ラインに関する包含ビットを用いる。第１レベル
・キャッシュの位置が置換された時には、メモリからの
第２レベル・キャッシュ置換と同時に、或は第２レベル
・キャッシュから直接、第２レベル・キャッシュコント
ローラは、このデータのコピーが第１レベル・キャッシ
ュに複製されたことを示す、第２レベル・キャッシュに
おけるその位置のための包含ビットをセットする。これ
が発生した時には、第１レベル・キャッシュの同じ位置
に対応する第２レベル・キャッシュの位置以外の全位置
が第２レベル・キャッシュコントローラによってクリア
されて、これらの位置に保持されるデータが第１レベル
・キャッシュに存在しないことを示す。
【００２２】第２レベル・キャッシュコントローラは、
プロセッサがシステムバスを制御しない時に、両方のキ
ャッシュのための主要なスヌープ義務を形成する。第２
レベル・キャッシュにおいて、書込スヌープヒットが発
生した時には、包含ビットが第２レベル・キャッシュコ
ントローラによって読まれて、第１レベル・キャッシュ
コントローラがメモリアクセスをスヌープしなければな
らないかどうかが解る。もし包含ビットがセットされて
いないならば、第１レベル・キャッシュコントローラが
何も指示されない。もし包含ビットがセットされている
ならば、第２レベル・キャッシュコントローラが第１レ
ベル・キャッシュコントローラにその特定のメモリアク
セスを指示する。この方法において、第２レベル・キャ
ッシュコントローラが第１レベル・キャッシュでの書込
スヌープヒットの実発生を確認するまで、第１レベル・
キャッシュコントローラはスヌープ義務を無視できる。 これは、プロセッサがシステムバスを制御しない時に、
プロセッサが第１レベル・キャッシュを無視して効率良
く操作できる。
プロセッサがシステムバスを制御しない時に、両方のキ
ャッシュのための主要なスヌープ義務を形成する。第２
レベル・キャッシュにおいて、書込スヌープヒットが発
生した時には、包含ビットが第２レベル・キャッシュコ
ントローラによって読まれて、第１レベル・キャッシュ
コントローラがメモリアクセスをスヌープしなければな
らないかどうかが解る。もし包含ビットがセットされて
いないならば、第１レベル・キャッシュコントローラが
何も指示されない。もし包含ビットがセットされている
ならば、第２レベル・キャッシュコントローラが第１レ
ベル・キャッシュコントローラにその特定のメモリアク
セスを指示する。この方法において、第２レベル・キャ
ッシュコントローラが第１レベル・キャッシュでの書込
スヌープヒットの実発生を確認するまで、第１レベル・
キャッシュコントローラはスヌープ義務を無視できる。 これは、プロセッサがシステムバスを制御しない時に、
プロセッサが第１レベル・キャッシュを無視して効率良
く操作できる。
【００２３】
【実施例】本発明の良好な理解は、添付図面を参照して
以下の詳細な説明を読んだときに展開できる。 図１
を参照すると、コンピュータシステムＳが示される。本
発明と直接関連しないコンピュータシステムの詳細の殆
どは、明確化のため省略する。コンピュータシステムＳ
は、マイクロプロセッサ２０と同じチップ２２に好まし
く配置される第１レベル・キャッシュＣ１に接続される
マイクロプロセッサ２０を備える。チップ２２は、Ｃ１
キャッシュに接続されて、Ｃ１キャッシュの操作を制御
するＣ１キャッシュコントローラ３０を備える。マイク
ロプロセッサ２０、第１レベル・キャッシュＣ１及び第
１レベル・キャッシュコントローラ３０は、ローカルプ
ロセッサバス２５を経由して、システムバス２４に接続
される。ローカルプロセッサバス２５には第２レベル・
キャッシュＣ２が接続される。これらローカルプロセッ
サバス２５及び第２レベル・キャッシュＣ２には、第２
レベル・キャッシュコントローラ３２が接続される。シ
ステムバス２４には、本発明の実施例によれば、４ギガ
バイトの容量のＲＡＭ２６及び知的バスマスタ２８が接
続される。このＲＡＭ２６は、ＲＡＭ２６の操作を制御
するシステムメモリコントローラ（図示略）を含む。Ｒ
ＡＭ２６及びシステムメモリコントローラ（図示略）は
以後主メモリ２６として参照する。システムバス２４は
、データバス及び３２ビットアドレスバスを含み、アド
レスバスが主メモリ２６において、２３０の３２ビット
（ダブルワード）のいずれもアクセスできるアドレスビ
ットＡ２〜Ａ３１を備える。バスマスタ２８は、ＤＭＡ
コントローラ、ハードディスクインタフェース、ローカ
ル領域ネットワークインタフェース（ＬＡＮ）或はビデ
オグラフィックプロセッサシステムのような、プロセッ
サシステムがホールド状態の時に、システムバス２４を
制御するどの形式でもよい。
以下の詳細な説明を読んだときに展開できる。 図１
を参照すると、コンピュータシステムＳが示される。本
発明と直接関連しないコンピュータシステムの詳細の殆
どは、明確化のため省略する。コンピュータシステムＳ
は、マイクロプロセッサ２０と同じチップ２２に好まし
く配置される第１レベル・キャッシュＣ１に接続される
マイクロプロセッサ２０を備える。チップ２２は、Ｃ１
キャッシュに接続されて、Ｃ１キャッシュの操作を制御
するＣ１キャッシュコントローラ３０を備える。マイク
ロプロセッサ２０、第１レベル・キャッシュＣ１及び第
１レベル・キャッシュコントローラ３０は、ローカルプ
ロセッサバス２５を経由して、システムバス２４に接続
される。ローカルプロセッサバス２５には第２レベル・
キャッシュＣ２が接続される。これらローカルプロセッ
サバス２５及び第２レベル・キャッシュＣ２には、第２
レベル・キャッシュコントローラ３２が接続される。シ
ステムバス２４には、本発明の実施例によれば、４ギガ
バイトの容量のＲＡＭ２６及び知的バスマスタ２８が接
続される。このＲＡＭ２６は、ＲＡＭ２６の操作を制御
するシステムメモリコントローラ（図示略）を含む。Ｒ
ＡＭ２６及びシステムメモリコントローラ（図示略）は
以後主メモリ２６として参照する。システムバス２４は
、データバス及び３２ビットアドレスバスを含み、アド
レスバスが主メモリ２６において、２３０の３２ビット
（ダブルワード）のいずれもアクセスできるアドレスビ
ットＡ２〜Ａ３１を備える。バスマスタ２８は、ＤＭＡ
コントローラ、ハードディスクインタフェース、ローカ
ル領域ネットワークインタフェース（ＬＡＮ）或はビデ
オグラフィックプロセッサシステムのような、プロセッ
サシステムがホールド状態の時に、システムバス２４を
制御するどの形式でもよい。
【００２４】Ｃ１及びＣ２キャッシュは、これらキャッ
シュの１つにおいて、特定のウエイに配置されたデータ
のコピーが、他のキャッシュにおいて、所定の対応ウエ
イにのみ配置できるように「ウエイ基準」上に位置合わ
せされる。このウエイ位置合わせは、Ｃ２キャッシュが
Ｃ１キャッシュの少なくとも同じ数のキャッシュウエイ
を持つことを要求する。もし、Ｃ１及びＣ２キャッシュ
が同数のウエイを持つならば、Ｃ１キャッシュのキャッ
シュウエイと、Ｃ２キャッシュのキャッシュウエイとが
１対１に対応する。もしＣ２キャッシュがＣ１キャッシ
ュのそれより多いのキャッシュウエイを持つならば、Ｃ
１キャッシュの各キャッシュウエイがＣ２キャッシュの
１本或はそれ以上のキャッシュウエイに各々対応する。 しかし、２つのＣ１キャッシュウエイが１つのＣ２キャ
ッシュに対応できない。これは、各メモリアドレスがＣ
１及びＣ２キャッシュの各々において、１つのみの位置
を持つ事実からの要求項目である。従って、もし２つの
Ｃ１キャッシュウエイが単一のＣ２キャッシュウエイに
対応するならば、Ｃ２キャッシュに存在できない、Ｃ１
キャッシュに存在するメモリアドレス位置があることに
なる。各Ｃ２キャッシュウエイ位置は、各Ｃ２キャッシ
ュウエイ位置に対応する複数のＣ１キャッシュウエイの
各々に存在する２つのメモリアドレスを保持できない。
シュの１つにおいて、特定のウエイに配置されたデータ
のコピーが、他のキャッシュにおいて、所定の対応ウエ
イにのみ配置できるように「ウエイ基準」上に位置合わ
せされる。このウエイ位置合わせは、Ｃ２キャッシュが
Ｃ１キャッシュの少なくとも同じ数のキャッシュウエイ
を持つことを要求する。もし、Ｃ１及びＣ２キャッシュ
が同数のウエイを持つならば、Ｃ１キャッシュのキャッ
シュウエイと、Ｃ２キャッシュのキャッシュウエイとが
１対１に対応する。もしＣ２キャッシュがＣ１キャッシ
ュのそれより多いのキャッシュウエイを持つならば、Ｃ
１キャッシュの各キャッシュウエイがＣ２キャッシュの
１本或はそれ以上のキャッシュウエイに各々対応する。 しかし、２つのＣ１キャッシュウエイが１つのＣ２キャ
ッシュに対応できない。これは、各メモリアドレスがＣ
１及びＣ２キャッシュの各々において、１つのみの位置
を持つ事実からの要求項目である。従って、もし２つの
Ｃ１キャッシュウエイが単一のＣ２キャッシュウエイに
対応するならば、Ｃ２キャッシュに存在できない、Ｃ１
キャッシュに存在するメモリアドレス位置があることに
なる。各Ｃ２キャッシュウエイ位置は、各Ｃ２キャッシ
ュウエイ位置に対応する複数のＣ１キャッシュウエイの
各々に存在する２つのメモリアドレスを保持できない。
【００２５】各キャッシュの実際の容量が本発明の目的
にとって重要でない。しかし、Ｃ２キャッシュは、多重
レベル包含を達成するために、少なくともＣ１キャッシ
ュより大きくなければならず、好ましくは、Ｃ２キャッ
シュがＣ１キャッシュより少なくとも４倍の容量を持っ
て、改良したキャッシュヒット率を形成する。本発明の
好ましい実施例においては、Ｃ１キャッシュが８ｋバイ
トの容量であり、Ｃ２キャッシュが５１２ｋバイトの容
量が好ましい。この実施例においては、Ｃ１及びＣ２キ
ャッシュが各々４ウエイセットアソシアティブキャッシ
ュである。本発明の別の実施例においては、Ｃ１及びＣ
２キャッシュが各々２ウエイセットアソシアティブキャ
ッシュである。
にとって重要でない。しかし、Ｃ２キャッシュは、多重
レベル包含を達成するために、少なくともＣ１キャッシ
ュより大きくなければならず、好ましくは、Ｃ２キャッ
シュがＣ１キャッシュより少なくとも４倍の容量を持っ
て、改良したキャッシュヒット率を形成する。本発明の
好ましい実施例においては、Ｃ１キャッシュが８ｋバイ
トの容量であり、Ｃ２キャッシュが５１２ｋバイトの容
量が好ましい。この実施例においては、Ｃ１及びＣ２キ
ャッシュが各々４ウエイセットアソシアティブキャッシ
ュである。本発明の別の実施例においては、Ｃ１及びＣ
２キャッシュが各々２ウエイセットアソシアティブキャ
ッシュである。
【００２６】図２及び図３を参照すると、各キャッシュ
コントローラ３０及び３２を伴って、２ウエイセットア
ソシアティブ組織に形成されたＣ１及びＣ２キャッシュ
が示される。次の説明は、キャッシュメモリ、キャッシ
ュディレクトリ及び主メモリ２６間の関係と同様に、２
ウエイ・セットアソシアティブキャッシュの構造及び操
作の導入形成を意図する。Ｃ１及びＣ２キャッシュは、
複雑であるが好ましい実施例の４ウエイ・セットアソシ
アティブキャッシュの簡単な例として、２ウエイ・セッ
トアソシアティブキャッシュ組織で説明される。２ウエ
イ・セットアソシアティブ組織に発生しない４ウエイ・
セットアソシアティブキャッシュに合わせた、特殊なキ
ャッシュコントローラ・デザインの考慮は、以下の説明
で注目される。
コントローラ３０及び３２を伴って、２ウエイセットア
ソシアティブ組織に形成されたＣ１及びＣ２キャッシュ
が示される。次の説明は、キャッシュメモリ、キャッシ
ュディレクトリ及び主メモリ２６間の関係と同様に、２
ウエイ・セットアソシアティブキャッシュの構造及び操
作の導入形成を意図する。Ｃ１及びＣ２キャッシュは、
複雑であるが好ましい実施例の４ウエイ・セットアソシ
アティブキャッシュの簡単な例として、２ウエイ・セッ
トアソシアティブキャッシュ組織で説明される。２ウエ
イ・セットアソシアティブ組織に発生しない４ウエイ・
セットアソシアティブキャッシュに合わせた、特殊なキ
ャッシュコントローラ・デザインの考慮は、以下の説明
で注目される。
【００２７】Ｃ１キャッシュは、各々が４ｋバイトの容
量である２つのバンク即ちウエイのメモリＡ１及びＢ１
を含む。キャッシュウエイＡ１及びＢ１は、１２８セッ
トに構成され、各セットが８つのライン５８のメモリ記
憶を含む。各ラインは、３２ビットのダブルワード即ち
４バイトのメモリである。主メモリ２６は、４ｋバイト
のページ容量を持つ２２０ページが概念的に構成され、
各ページがＣ１キャッシュウエイＡ１及びＢ１と等価で
ある。主メモリ２６における概念的ページは、キャッシ
ュウエイＡ１及びＢ１の各々と同じライン数である、１
０２４ラインを含む。主メモリ２６及びＣ１キャッシュ
間の転送ユニットが一ラインである。
量である２つのバンク即ちウエイのメモリＡ１及びＢ１
を含む。キャッシュウエイＡ１及びＢ１は、１２８セッ
トに構成され、各セットが８つのライン５８のメモリ記
憶を含む。各ラインは、３２ビットのダブルワード即ち
４バイトのメモリである。主メモリ２６は、４ｋバイト
のページ容量を持つ２２０ページが概念的に構成され、
各ページがＣ１キャッシュウエイＡ１及びＢ１と等価で
ある。主メモリ２６における概念的ページは、キャッシ
ュウエイＡ１及びＢ１の各々と同じライン数である、１
０２４ラインを含む。主メモリ２６及びＣ１キャッシュ
間の転送ユニットが一ラインである。
【００２８】主メモリ２６の各々からの特定のライン位
置即ちページ・オフセットは、キャッシュウエイＡ１及
びＢ１における同様に配置されたラインにマップされる
。例えば、図２に示すように、主メモリ２６の各ページ
からの隠れたページ・オフセットは、キャッシュウエイ
Ａ１及びＢ１の各々における等価に配置され隠れたライ
ンオフセットにマップされる。この方法において、主メ
モリ２６からの特定のページ・オフセットメモリ位置は
、Ｃ１キャッシュの２つの位置の１つにのみマップされ
、これらの位置が各キャッシュウエイＡ１及びＢ１であ
る。
置即ちページ・オフセットは、キャッシュウエイＡ１及
びＢ１における同様に配置されたラインにマップされる
。例えば、図２に示すように、主メモリ２６の各ページ
からの隠れたページ・オフセットは、キャッシュウエイ
Ａ１及びＢ１の各々における等価に配置され隠れたライ
ンオフセットにマップされる。この方法において、主メ
モリ２６からの特定のページ・オフセットメモリ位置は
、Ｃ１キャッシュの２つの位置の１つにのみマップされ
、これらの位置が各キャッシュウエイＡ１及びＢ１であ
る。
【００２９】各キャッシュウエイＡ１及びＢ１は、各々
ディレクトリＤＡ１及びディレクトリＤＢ１として参照
されるキャッシュディレクトリを含み、これらがＣ１キ
ャッシュのＣ１キャッシュコントローラ３０に配置され
る。ディレクトリＤＡ１及びＤＢ１は、各キャッシュウ
エイＡ１及びＢ１の１２８セットのために、エントリ６
０及び６２を含む。各セット毎のキャッシュディレクト
リエントリは、図示のように、３つの成分、即ちタグ、
タグ有効ビット及び８つのライン有効ビットを持つ。ラ
イン有効ビットの数は、各セットのライン数と等しい。 タグ領域の２０ビットは、キャッシュの各セットに存在
するデータのコピーの主メモリアドレス位置の上位アド
レスビット、即ちＡ１２〜Ａ３１を保持する。上位アド
レスビットは、キャッシュの各セットのデータが配置さ
れる適切な４ｋバイトの概念的ページをアドレスする。 主メモリアドレス位置からの残りのアドレスビット、即
ちＡ２〜Ａ１１は、Ｃ１キャッシュの１２８セットの内
１つを選択するために使用される７ビット即ちＡ５〜Ａ
１１を備えたセットアドレス領域と、選択されたセット
の８ラインの内、個別ラインを選択するために使用され
る３ビット即ちＡ２〜Ａ４を備えたラインアドレス領域
とに分割される。それ故、低位アドレスビットＡ２〜Ａ
１１は、Ｃ１キャッシュの各ウエイＡ１及びＢ１におけ
るライン位置の１つを直接選択する「キャッシュアドレ
ス」として役割を果たす。
ディレクトリＤＡ１及びディレクトリＤＢ１として参照
されるキャッシュディレクトリを含み、これらがＣ１キ
ャッシュのＣ１キャッシュコントローラ３０に配置され
る。ディレクトリＤＡ１及びＤＢ１は、各キャッシュウ
エイＡ１及びＢ１の１２８セットのために、エントリ６
０及び６２を含む。各セット毎のキャッシュディレクト
リエントリは、図示のように、３つの成分、即ちタグ、
タグ有効ビット及び８つのライン有効ビットを持つ。ラ
イン有効ビットの数は、各セットのライン数と等しい。 タグ領域の２０ビットは、キャッシュの各セットに存在
するデータのコピーの主メモリアドレス位置の上位アド
レスビット、即ちＡ１２〜Ａ３１を保持する。上位アド
レスビットは、キャッシュの各セットのデータが配置さ
れる適切な４ｋバイトの概念的ページをアドレスする。 主メモリアドレス位置からの残りのアドレスビット、即
ちＡ２〜Ａ１１は、Ｃ１キャッシュの１２８セットの内
１つを選択するために使用される７ビット即ちＡ５〜Ａ
１１を備えたセットアドレス領域と、選択されたセット
の８ラインの内、個別ラインを選択するために使用され
る３ビット即ちＡ２〜Ａ４を備えたラインアドレス領域
とに分割される。それ故、低位アドレスビットＡ２〜Ａ
１１は、Ｃ１キャッシュの各ウエイＡ１及びＢ１におけ
るライン位置の１つを直接選択する「キャッシュアドレ
ス」として役割を果たす。
【００３０】マイクロプロセッサがメモリ読出サイクル
を始める時には、アドレスビットＡ５〜Ａ１１が１２８
セットの１つを選択するために使用され、アドレスビッ
トＡ２〜Ａ４が、選択セットからの各ディレクトリＤＡ
１及びＤＢ１の各エントリ内の各ライン有効ビットの１
つを選択するために使用される。下位アドレスビットＡ
２〜Ａ１１は、勿論Ｃ１キャッシュの適切なラインを選
択するために使用される。キャッシュコントローラは、
要求されたメモリアドレスの上位アドレスビットタグ領
域を、各キャッシュウエイＡ１及びＢ１用の選択セット
の選択されたディレクトリエントリに記憶された各タグ
と比較する。同時に、両者のタグ有効及びライン有効ビ
ットが検査される。もし上位アドレスビットがタグの１
つと一致し、もしタグ有効ビット及び適切なライン有効
ビットが、タグが一致した所の各キャッシュウエイディ
レクトリのために各々セットされていたならば、結果は
キャッシュヒットであり、対応のキャッシュウエイがデ
ータの選択されたラインをデータバスに駆動させるよう
に指示する。
を始める時には、アドレスビットＡ５〜Ａ１１が１２８
セットの１つを選択するために使用され、アドレスビッ
トＡ２〜Ａ４が、選択セットからの各ディレクトリＤＡ
１及びＤＢ１の各エントリ内の各ライン有効ビットの１
つを選択するために使用される。下位アドレスビットＡ
２〜Ａ１１は、勿論Ｃ１キャッシュの適切なラインを選
択するために使用される。キャッシュコントローラは、
要求されたメモリアドレスの上位アドレスビットタグ領
域を、各キャッシュウエイＡ１及びＢ１用の選択セット
の選択されたディレクトリエントリに記憶された各タグ
と比較する。同時に、両者のタグ有効及びライン有効ビ
ットが検査される。もし上位アドレスビットがタグの１
つと一致し、もしタグ有効ビット及び適切なライン有効
ビットが、タグが一致した所の各キャッシュウエイディ
レクトリのために各々セットされていたならば、結果は
キャッシュヒットであり、対応のキャッシュウエイがデ
ータの選択されたラインをデータバスに駆動させるよう
に指示する。
【００３１】ミスは２ウエイのいずれかで発生すること
ができる。第１は、ラインミスと呼ばれ、要求されたメ
モリアドレスの上位アドレスビットが、選択されたセッ
トのディレクトリＤＡ１或はＤＢ１のタグの１つと一致
した時に発生し、各タグ有効ビットがセットされるが、
要求されたデータが存在する各ライン有効ビット（或は
複数ライン有効ビット）がクリアされる。第２は、タグ
ミスと呼ばれ、要求されたメモリアドレスの上位アドレ
スビットが、要求されたデータが配置された所の選択さ
れたセットのディレクトリＤＡ１或はＤＢ１の各タグに
一致しなかった時に発生し、即ち各ディレクトリＤＡ１
或はＤＢ１用の各タグ有効ビットがクリアされない。
ができる。第１は、ラインミスと呼ばれ、要求されたメ
モリアドレスの上位アドレスビットが、選択されたセッ
トのディレクトリＤＡ１或はＤＢ１のタグの１つと一致
した時に発生し、各タグ有効ビットがセットされるが、
要求されたデータが存在する各ライン有効ビット（或は
複数ライン有効ビット）がクリアされる。第２は、タグ
ミスと呼ばれ、要求されたメモリアドレスの上位アドレ
スビットが、要求されたデータが配置された所の選択さ
れたセットのディレクトリＤＡ１或はＤＢ１の各タグに
一致しなかった時に発生し、即ち各ディレクトリＤＡ１
或はＤＢ１用の各タグ有効ビットがクリアされない。
【００３２】Ｃ１キャッシュコントローラ３０は、新規
なデータをどのキャッシュウエイＡ１或はＢ１に配置す
るかを決定する置換（入れ換え）アルゴリズムを含む。 使用されたこの置換アルゴリズムは、プロセッサによっ
てデータが最近殆ど使用されなかったキャッシュウエイ
に、新規なデータを配置させる最近最小使用（ＬＲＵ）
アルゴリズムである。これは、最近頻繁に使用されるウ
エイが統計的に将来も再び必要とするであろうウエイだ
からである。Ｃ１キャッシュは、キャッシュ内の各セッ
ト毎にＬＲＵビットを保持するディレクトリ７０を含み
、ＬＲＵビットがプロセッサによって最近最もアクセス
されたキャッシュウエイから離れて指標される。それ故
、もしプロセッサで要求されたデータがウエイＡ１に存
在するならば、ＬＲＵビットがＢ１に向けられる。もし
プロセッサで要求されたデータがウエイＢ１に存在する
ならば、ＬＲＵビットがＡ１に向けられる。
なデータをどのキャッシュウエイＡ１或はＢ１に配置す
るかを決定する置換（入れ換え）アルゴリズムを含む。 使用されたこの置換アルゴリズムは、プロセッサによっ
てデータが最近殆ど使用されなかったキャッシュウエイ
に、新規なデータを配置させる最近最小使用（ＬＲＵ）
アルゴリズムである。これは、最近頻繁に使用されるウ
エイが統計的に将来も再び必要とするであろうウエイだ
からである。Ｃ１キャッシュは、キャッシュ内の各セッ
ト毎にＬＲＵビットを保持するディレクトリ７０を含み
、ＬＲＵビットがプロセッサによって最近最もアクセス
されたキャッシュウエイから離れて指標される。それ故
、もしプロセッサで要求されたデータがウエイＡ１に存
在するならば、ＬＲＵビットがＢ１に向けられる。もし
プロセッサで要求されたデータがウエイＢ１に存在する
ならば、ＬＲＵビットがＡ１に向けられる。
【００３３】好ましい実施例の４ウエイ・セットアソシ
アティブＣ１キャッシュ構成においては、より凝ったＬ
ＲＵ或はシュードＬＲＵ置換アルゴリズムがＣ１キャッ
シュコントローラ３０に使用できる。置換アルゴリズム
の選択は本発明にとって筋違いであるが、選択した実施
例に使用される特定のキャッシュを最適にするために、
ＬＲＵ或はシュードＬＲＵアルゴリズムが選択されるこ
とが暗示される。好ましい実施例の４ウエイ・セットア
ソシアティブキャッシュ構成において、Ｃ１キャッシュ
コントローラ３０に使用できる１つの置換アルゴリズム
は、次のように操作されるシュードＬＲＵアルゴリズム
である。４ウエイ・セットアソシアティブＣ１キャッシ
ュは、Ｗ０、Ｗ１、Ｗ２及びＷ３として参照されるメモ
リの４ウエイを含んでいる。Ｘ０、Ｘ１及びＸ２として
参照される３ビットは、Ｃ１キャッシュコントローラ３
０に配置され、４ウエイＣ１キャッシュにおける各ウエ
イの各セット用に形成される。これらビットはＬＲＵビ
ットと呼ばれ、ヒット毎或はＣ１キャッシュに配置され
る毎に更新される。もし各セットにおける最近アクセス
がウエイＷ０或はＷ１に対してであるならば、Ｘ０が１
即ち論理Ｈ値にセットされる。もし、最近アクセスがウ
エイＷ２或はＷ３に対してであるならば、Ｘ０が０即ち
論理Ｌ値にセットされる。もし、Ｘ０が１にセットされ
、ウエイＷ０及びウエイＷ１間の最近アクセスがウエイ
Ｗ０に対してであるならば、Ｘ１が１にセットされ、そ
うでなければＸ１が０にセットされる。もし、Ｘ０が０
にセットされ、ウエイＷ２及びウエイＷ３間の最近アク
セスウエイＷ２に対してであるならば、Ｘ２が０にセッ
トされる。
アティブＣ１キャッシュ構成においては、より凝ったＬ
ＲＵ或はシュードＬＲＵ置換アルゴリズムがＣ１キャッ
シュコントローラ３０に使用できる。置換アルゴリズム
の選択は本発明にとって筋違いであるが、選択した実施
例に使用される特定のキャッシュを最適にするために、
ＬＲＵ或はシュードＬＲＵアルゴリズムが選択されるこ
とが暗示される。好ましい実施例の４ウエイ・セットア
ソシアティブキャッシュ構成において、Ｃ１キャッシュ
コントローラ３０に使用できる１つの置換アルゴリズム
は、次のように操作されるシュードＬＲＵアルゴリズム
である。４ウエイ・セットアソシアティブＣ１キャッシ
ュは、Ｗ０、Ｗ１、Ｗ２及びＷ３として参照されるメモ
リの４ウエイを含んでいる。Ｘ０、Ｘ１及びＸ２として
参照される３ビットは、Ｃ１キャッシュコントローラ３
０に配置され、４ウエイＣ１キャッシュにおける各ウエ
イの各セット用に形成される。これらビットはＬＲＵビ
ットと呼ばれ、ヒット毎或はＣ１キャッシュに配置され
る毎に更新される。もし各セットにおける最近アクセス
がウエイＷ０或はＷ１に対してであるならば、Ｘ０が１
即ち論理Ｈ値にセットされる。もし、最近アクセスがウ
エイＷ２或はＷ３に対してであるならば、Ｘ０が０即ち
論理Ｌ値にセットされる。もし、Ｘ０が１にセットされ
、ウエイＷ０及びウエイＷ１間の最近アクセスがウエイ
Ｗ０に対してであるならば、Ｘ１が１にセットされ、そ
うでなければＸ１が０にセットされる。もし、Ｘ０が０
にセットされ、ウエイＷ２及びウエイＷ３間の最近アク
セスウエイＷ２に対してであるならば、Ｘ２が０にセッ
トされる。
【００３４】シュードＬＲＵ置換メカニズムは、次の方
法で動作する。ラインが４ウエイＣ１キャッシュに配置
されなければならない時には、Ｃ１キャッシュコントロ
ーラ３０がＸ０ビットを使用して各ウエイＷ０、Ｗ１、
Ｗ２及びＷ３をまず選択し、最近殆ど使用されない特定
のライン候補位置が配置される。その後、Ｃ１キャッシ
ュコントローラ３０は、Ｘ１及びＸ２ビットを用いて、
最近殆ど使用されないライン位置を２つの選択キャッシ
ュウエイＷ０及びＷ１又はＷ２及びＷ３のどれが保持し
ているかを決定し、このライン位置が置換用にマークさ
れる。
法で動作する。ラインが４ウエイＣ１キャッシュに配置
されなければならない時には、Ｃ１キャッシュコントロ
ーラ３０がＸ０ビットを使用して各ウエイＷ０、Ｗ１、
Ｗ２及びＷ３をまず選択し、最近殆ど使用されない特定
のライン候補位置が配置される。その後、Ｃ１キャッシ
ュコントローラ３０は、Ｘ１及びＸ２ビットを用いて、
最近殆ど使用されないライン位置を２つの選択キャッシ
ュウエイＷ０及びＷ１又はＷ２及びＷ３のどれが保持し
ているかを決定し、このライン位置が置換用にマークさ
れる。
【００３５】Ｃ１キャッシュコントローラ３０は、Ｃ２
キャッシュコントローラ３２に対するそのＬＲＵ情報を
、本発明によるＣ１及びＣ２キャッシュ読出ミス及びプ
ロセッサ書込上で放送する。この方法において、Ｃ２キ
ャッシュコントローラ３２は、読出ミスで主メモリ２６
から或はプロセッサ書込でプロセッサ２０から受信する
データのコピーを、Ｃ１キャッシュコントローラがその
データのコピーを配置したＣ１キャッシュウエイに対応
するＣ２キャッシュウエイに配置させることができ、従
って、多重レベルの包含が達成できる。加えて、Ｃ１キ
ャッシュコントローラ３０は、Ｃ１キャッシュ読出ミス
及びＣ２キャッシュ読出ヒットにおいて、ＬＲＵ置換ア
ルゴリズムを無視して、Ｃ１キャッシュコントローラ３
０が、Ｃ２キャッシュコントローラ３２から受信したデ
ータのコピーを、読出ヒットが発生したＣ２キャッシュ
ウエイに対応するＣ１キャッシュウエイに配置させる。
キャッシュコントローラ３２に対するそのＬＲＵ情報を
、本発明によるＣ１及びＣ２キャッシュ読出ミス及びプ
ロセッサ書込上で放送する。この方法において、Ｃ２キ
ャッシュコントローラ３２は、読出ミスで主メモリ２６
から或はプロセッサ書込でプロセッサ２０から受信する
データのコピーを、Ｃ１キャッシュコントローラがその
データのコピーを配置したＣ１キャッシュウエイに対応
するＣ２キャッシュウエイに配置させることができ、従
って、多重レベルの包含が達成できる。加えて、Ｃ１キ
ャッシュコントローラ３０は、Ｃ１キャッシュ読出ミス
及びＣ２キャッシュ読出ヒットにおいて、ＬＲＵ置換ア
ルゴリズムを無視して、Ｃ１キャッシュコントローラ３
０が、Ｃ２キャッシュコントローラ３２から受信したデ
ータのコピーを、読出ヒットが発生したＣ２キャッシュ
ウエイに対応するＣ１キャッシュウエイに配置させる。
【００３６】Ｃ１キャッシュコントローラ３０は、新規
なデータをどのキャッシュウエイＡ１或はＢ１に配置す
るかを決定する置換（入れ換え）アルゴリズムを含む。 使用されたこの置換アルゴリズムは、プロセッサによっ
てデータが最近殆ど使用されなかったキャッシュウエイ
に、新規なデータを配置させる最近最小使用（ＬＲＵ）
アルゴリズムである。これは、最近頻繁に使用されるウ
エイが統計的に将来も再び必要とするであろうウエイだ
からである。Ｃ１キャッシュは、キャッシュ内の各セッ
ト毎にＬＲＵビットを保持するディレクトリ７０を含み
、ＬＲＵビットがプロセッサによって最近最もアクセス
されたキャッシュウエイから離れて指標される。それ故
、もしプロセッサで要求されたデータがウエイＡ１に存
在するならば、ＬＲＵビットがＢ１に向けられる。もし
プロセッサで要求されたデータがウエイＢ１に存在する
ならば、ＬＲＵビットがＡ１に向けられる。
なデータをどのキャッシュウエイＡ１或はＢ１に配置す
るかを決定する置換（入れ換え）アルゴリズムを含む。 使用されたこの置換アルゴリズムは、プロセッサによっ
てデータが最近殆ど使用されなかったキャッシュウエイ
に、新規なデータを配置させる最近最小使用（ＬＲＵ）
アルゴリズムである。これは、最近頻繁に使用されるウ
エイが統計的に将来も再び必要とするであろうウエイだ
からである。Ｃ１キャッシュは、キャッシュ内の各セッ
ト毎にＬＲＵビットを保持するディレクトリ７０を含み
、ＬＲＵビットがプロセッサによって最近最もアクセス
されたキャッシュウエイから離れて指標される。それ故
、もしプロセッサで要求されたデータがウエイＡ１に存
在するならば、ＬＲＵビットがＢ１に向けられる。もし
プロセッサで要求されたデータがウエイＢ１に存在する
ならば、ＬＲＵビットがＡ１に向けられる。
【００３７】好ましい実施例の４ウエイ・セットアソシ
アティブＣ１キャッシュ構成においては、より凝ったＬ
ＲＵ或はシュードＬＲＵ置換アルゴリズムがＣ１キャッ
シュコントローラ３０に使用できる。置換アルゴリズム
の選択は本発明にとって筋違いであるが、選択した実施
例に使用される特定のキャッシュを最適にするために、
ＬＲＵ或はシュードＬＲＵアルゴリズムが選択されるこ
とが暗示される。好ましい実施例の４ウエイ・セットア
ソシアティブキャッシュ構成において、Ｃ１キャッシュ
コントローラ３０に使用できる１つの置換アルゴリズム
は、次のように操作されるシュードＬＲＵアルゴリズム
である。４ウエイ・セットアソシアティブＣ１キャッシ
ュは、Ｗ０、Ｗ１、Ｗ２及びＷ３として参照されるメモ
リの４ウエイを含んでいる。Ｘ０、Ｘ１及びＸ２として
参照される３ビットは、Ｃ１キャッシュコントローラ３
０に配置され、４ウエイＣ１キャッシュにおける各ウエ
イの各セット用に形成される。これらビットはＬＲＵビ
ットと呼ばれ、ヒット毎或はＣ１キャッシュに配置され
る毎に更新される。もし各セットにおける最近アクセス
がウエイＷ０或はＷ１に対してであるならば、Ｘ０が１
即ち論理Ｈ値にセットされる。もし、最近アクセスがウ
エイＷ２或はＷ３に対してであるならば、Ｘ０が０即ち
論理Ｌ値にセットされる。もし、Ｘ０が１にセットされ
、ウエイＷ０及びウエイＷ１間の最近アクセスがウエイ
Ｗ０に対してであるならば、Ｘ１が１にセットされ、そ
うでなければＸ１が０にセットされる。もし、Ｘ０が０
にセットされ、ウエイＷ２及びウエイＷ３間の最近アク
セスウエイＷ２に対してであるならば、Ｘ２が０にセッ
トされる。
アティブＣ１キャッシュ構成においては、より凝ったＬ
ＲＵ或はシュードＬＲＵ置換アルゴリズムがＣ１キャッ
シュコントローラ３０に使用できる。置換アルゴリズム
の選択は本発明にとって筋違いであるが、選択した実施
例に使用される特定のキャッシュを最適にするために、
ＬＲＵ或はシュードＬＲＵアルゴリズムが選択されるこ
とが暗示される。好ましい実施例の４ウエイ・セットア
ソシアティブキャッシュ構成において、Ｃ１キャッシュ
コントローラ３０に使用できる１つの置換アルゴリズム
は、次のように操作されるシュードＬＲＵアルゴリズム
である。４ウエイ・セットアソシアティブＣ１キャッシ
ュは、Ｗ０、Ｗ１、Ｗ２及びＷ３として参照されるメモ
リの４ウエイを含んでいる。Ｘ０、Ｘ１及びＸ２として
参照される３ビットは、Ｃ１キャッシュコントローラ３
０に配置され、４ウエイＣ１キャッシュにおける各ウエ
イの各セット用に形成される。これらビットはＬＲＵビ
ットと呼ばれ、ヒット毎或はＣ１キャッシュに配置され
る毎に更新される。もし各セットにおける最近アクセス
がウエイＷ０或はＷ１に対してであるならば、Ｘ０が１
即ち論理Ｈ値にセットされる。もし、最近アクセスがウ
エイＷ２或はＷ３に対してであるならば、Ｘ０が０即ち
論理Ｌ値にセットされる。もし、Ｘ０が１にセットされ
、ウエイＷ０及びウエイＷ１間の最近アクセスがウエイ
Ｗ０に対してであるならば、Ｘ１が１にセットされ、そ
うでなければＸ１が０にセットされる。もし、Ｘ０が０
にセットされ、ウエイＷ２及びウエイＷ３間の最近アク
セスウエイＷ２に対してであるならば、Ｘ２が０にセッ
トされる。
【００３８】シュードＬＲＵ置換メカニズムは、次の方
法で動作する。ラインが４ウエイＣ１キャッシュに配置
されなければならない時には、Ｃ１キャッシュコントロ
ーラ３０がＸ０ビットを使用して各ウエイＷ０、Ｗ１、
Ｗ２及びＷ３をまず選択し、最近殆ど使用されない特定
のライン候補位置が配置される。その後、Ｃ１キャッシ
ュコントローラ３０は、Ｘ１及びＸ２ビットを用いて、
最近殆ど使用されないライン位置を２つの選択キャッシ
ュウエイＷ０及びＷ１又はＷ２及びＷ３のどれが保持し
ているかを決定し、このライン位置が置換用にマークさ
れる。
法で動作する。ラインが４ウエイＣ１キャッシュに配置
されなければならない時には、Ｃ１キャッシュコントロ
ーラ３０がＸ０ビットを使用して各ウエイＷ０、Ｗ１、
Ｗ２及びＷ３をまず選択し、最近殆ど使用されない特定
のライン候補位置が配置される。その後、Ｃ１キャッシ
ュコントローラ３０は、Ｘ１及びＸ２ビットを用いて、
最近殆ど使用されないライン位置を２つの選択キャッシ
ュウエイＷ０及びＷ１又はＷ２及びＷ３のどれが保持し
ているかを決定し、このライン位置が置換用にマークさ
れる。
【００３９】Ｃ１キャッシュコントローラ３０は、Ｃ２
キャッシュコントローラ３２に対するそのＬＲＵ情報を
、本発明によるＣ１及びＣ２キャッシュ読出ミス及びプ
ロセッサ書込上で放送する。この方法において、Ｃ２キ
ャッシュコントローラ３２は、読出ミスで主メモリ２６
から或はプロセッサ書込でプロセッサ２０から受信する
データのコピーを、Ｃ１キャッシュコントローラがその
データのコピーを配置したＣ１キャッシュウエイに対応
するＣ２キャッシュウエイに配置させることができ、従
って、多重レベルの包含が達成できる。加えて、Ｃ１キ
ャッシュコントローラ３０は、Ｃ１キャッシュ読出ミス
及びＣ２キャッシュ読出ヒットにおいて、ＬＲＵ置換ア
ルゴリズムを無視して、Ｃ１キャッシュコントローラ３
０が、Ｃ２キャッシュコントローラ３２から受信したデ
ータのコピーを、読出ヒットが発生したＣ２キャッシュ
ウエイに対応するＣ１キャッシュウエイに配置させる。
キャッシュコントローラ３２に対するそのＬＲＵ情報を
、本発明によるＣ１及びＣ２キャッシュ読出ミス及びプ
ロセッサ書込上で放送する。この方法において、Ｃ２キ
ャッシュコントローラ３２は、読出ミスで主メモリ２６
から或はプロセッサ書込でプロセッサ２０から受信する
データのコピーを、Ｃ１キャッシュコントローラがその
データのコピーを配置したＣ１キャッシュウエイに対応
するＣ２キャッシュウエイに配置させることができ、従
って、多重レベルの包含が達成できる。加えて、Ｃ１キ
ャッシュコントローラ３０は、Ｃ１キャッシュ読出ミス
及びＣ２キャッシュ読出ヒットにおいて、ＬＲＵ置換ア
ルゴリズムを無視して、Ｃ１キャッシュコントローラ３
０が、Ｃ２キャッシュコントローラ３２から受信したデ
ータのコピーを、読出ヒットが発生したＣ２キャッシュ
ウエイに対応するＣ１キャッシュウエイに配置させる。
【００４０】２ウエイ・セットアソシアティブＣ２キャ
ッシュは、２ウエイ・セットアソシアティブＣ１キャッ
シュのそれと同様の方法で構成される。好ましい実施例
においては、Ｃ２キャッシュが５１２ｋバイトのキャッ
シュデータＲＡＭを備える。図３を参照すると、Ｃ２キ
ャッシュにおける各キャッシュウエイＡ２及びＡ２は、
２５６ｋバイトの容量であり、８つのライン、各々に８
１９２セットを含んでいる。Ｃ２キャッシュのライン容
量は、１つの３２ビット、ダブルワードで、Ｃ１キャッ
シュのそれと同一である。４ギガバイトの主メモリ２６
は、２１４概念的ページに構成され、各概念的ページが
２５６ｋバイトの容量である。Ｃ２キャッシュ用の主メ
モリ２６の概念的ページの数は、Ｃ２キャッシュ用の概
念的ページ容量がＣ１キャッシュのそれより大きいので
、Ｃ１キャッシュのそれより小さい。Ｃ１キャッシュと
同様に、主メモリ２６における各ライン位置即ちページ
オフセットは、キャッシュウエイＡ２及びＢ２の各々の
同様に配置されたラインにマップされる。
ッシュは、２ウエイ・セットアソシアティブＣ１キャッ
シュのそれと同様の方法で構成される。好ましい実施例
においては、Ｃ２キャッシュが５１２ｋバイトのキャッ
シュデータＲＡＭを備える。図３を参照すると、Ｃ２キ
ャッシュにおける各キャッシュウエイＡ２及びＡ２は、
２５６ｋバイトの容量であり、８つのライン、各々に８
１９２セットを含んでいる。Ｃ２キャッシュのライン容
量は、１つの３２ビット、ダブルワードで、Ｃ１キャッ
シュのそれと同一である。４ギガバイトの主メモリ２６
は、２１４概念的ページに構成され、各概念的ページが
２５６ｋバイトの容量である。Ｃ２キャッシュ用の主メ
モリ２６の概念的ページの数は、Ｃ２キャッシュ用の概
念的ページ容量がＣ１キャッシュのそれより大きいので
、Ｃ１キャッシュのそれより小さい。Ｃ１キャッシュと
同様に、主メモリ２６における各ライン位置即ちページ
オフセットは、キャッシュウエイＡ２及びＢ２の各々の
同様に配置されたラインにマップされる。
【００４１】Ｃ２キャッシュ３２は、キャッシュウエイ
ディレクトリＤＡ２及びＤＢ２を含む。これらキャッシ
ュウエイディレクトリＤＡ２及びＤＢ２は、Ｃ１キャッ
シュディレクトリＤＡ１及びＤＢ１のエントリにおける
２０ビットタグ領域と対照的に、１４ビットタグ領域を
含むセットエントリを持っている。１４ビットタグ領域
は、キャッシュの各セットが配置される主メモリ２６に
おける適切な２５６ｋバイトの概念的ページをアドレス
する上位アドレスビット、即ちＡ１８〜Ａ３１を保持す
る。残りのアドレスビット即ちＡ２〜Ａ１７は、Ｃ２キ
ャッシュにおける８１９２セットの内１つを選択するた
めに用いる１３ビット即ちＡ５〜Ａ１７を備えたセット
アドレス領域と、選択されたセットにおける８ラインの
１つを選択するために用いる３ビット即ちＡ２〜Ａ４を
備えたラインアドレス領域とに分割される。それ故、Ｃ
２キャッシュにおいて、低位アドレスビットＡ２〜Ａ１
７は、Ｃ２キャッシュの各ウエイＡ２及びＢ２における
ライン位置の１つを直接選択する「キャッシュアドレス
」としての役割を果たす。
ディレクトリＤＡ２及びＤＢ２を含む。これらキャッシ
ュウエイディレクトリＤＡ２及びＤＢ２は、Ｃ１キャッ
シュディレクトリＤＡ１及びＤＢ１のエントリにおける
２０ビットタグ領域と対照的に、１４ビットタグ領域を
含むセットエントリを持っている。１４ビットタグ領域
は、キャッシュの各セットが配置される主メモリ２６に
おける適切な２５６ｋバイトの概念的ページをアドレス
する上位アドレスビット、即ちＡ１８〜Ａ３１を保持す
る。残りのアドレスビット即ちＡ２〜Ａ１７は、Ｃ２キ
ャッシュにおける８１９２セットの内１つを選択するた
めに用いる１３ビット即ちＡ５〜Ａ１７を備えたセット
アドレス領域と、選択されたセットにおける８ラインの
１つを選択するために用いる３ビット即ちＡ２〜Ａ４を
備えたラインアドレス領域とに分割される。それ故、Ｃ
２キャッシュにおいて、低位アドレスビットＡ２〜Ａ１
７は、Ｃ２キャッシュの各ウエイＡ２及びＢ２における
ライン位置の１つを直接選択する「キャッシュアドレス
」としての役割を果たす。
【００４２】本発明によるＣ２キャッシュコントローラ
３２は、Ｃ２キャッシュがＣ１及びＣ２キャッシュ読出
ミス及びプロセッサ書込において新規なデータのみを受
信するので、通常置換アルゴリズムを要求せず、これら
の場合、Ｃ２キャッシュコントローラがＣ１キャッシュ
コントローラからのウエイ位置を受信し、対応のＣ２キ
ャッシュウエイを満たさなければならない。それ故、Ｃ
２キャッシュコントローラ３２は、各Ｃ２キャッシュウ
エイのデータ位置が、Ｃ１キャッシュのデータのウエイ
位置によって決定されるので、置換アルゴリズムを必要
としない。しかし、もしＣ２キャッシュがＣ１キャッシ
ュより多くのウエイを持つならば、Ｃ２キャッシュコン
トローラ３２は、置換アルゴリズムの使用が要求される
であろう。この例においては、Ｃ１キャッシュウエイが
２つ或はそれ以上のウエイに対応する。従って、Ｃ１キ
ャッシュコントローラ３０がＣ２キャッシュコントロー
ラ３２に向かってＣ１キャッシュウエイ位置を知らせた
時には、Ｃ２キャッシュコントローラ３２は、Ｃ１キャ
ッシュウエイ位置に対応する複数（多重）のＣ２キャッ
シュウエイ間で、受信データをどこに配置するかを決定
するために、置換アルゴリズムを必要とする。
３２は、Ｃ２キャッシュがＣ１及びＣ２キャッシュ読出
ミス及びプロセッサ書込において新規なデータのみを受
信するので、通常置換アルゴリズムを要求せず、これら
の場合、Ｃ２キャッシュコントローラがＣ１キャッシュ
コントローラからのウエイ位置を受信し、対応のＣ２キ
ャッシュウエイを満たさなければならない。それ故、Ｃ
２キャッシュコントローラ３２は、各Ｃ２キャッシュウ
エイのデータ位置が、Ｃ１キャッシュのデータのウエイ
位置によって決定されるので、置換アルゴリズムを必要
としない。しかし、もしＣ２キャッシュがＣ１キャッシ
ュより多くのウエイを持つならば、Ｃ２キャッシュコン
トローラ３２は、置換アルゴリズムの使用が要求される
であろう。この例においては、Ｃ１キャッシュウエイが
２つ或はそれ以上のウエイに対応する。従って、Ｃ１キ
ャッシュコントローラ３０がＣ２キャッシュコントロー
ラ３２に向かってＣ１キャッシュウエイ位置を知らせた
時には、Ｃ２キャッシュコントローラ３２は、Ｃ１キャ
ッシュウエイ位置に対応する複数（多重）のＣ２キャッ
シュウエイ間で、受信データをどこに配置するかを決定
するために、置換アルゴリズムを必要とする。
【００４３】２ウエイ・セットアソシアティブＣ１及び
Ｃ２キャッシュは、Ｃ１キャッシュにおけるウエイＡ１
及びＢ１がＣ２キャッシュにおけるウエイＡ２及びＢ２
と各々１対１の対応となるように「ウエイ基準」で位置
合わせされる。この方法において、Ｃ１キャッシュウエ
イＡ１或はＢ１における各ライン位置に配置された、主
メモリ２６からのページオフセットは、対応のＣ２キャ
ッシュウエイＡ２或はＢ２における１つのみの位置を各
々持っている。これと反対に、Ｃ２キャッシュウエイＡ
２或はＢ２における各ライン位置は、対応のＣ１キャッ
シュウエイＡ１或はＢ１における１つのみの位置を各々
持っている。しかし、Ｃ２キャッシュがＣ１キャッシュ
の６４倍の容量なので、Ｃ２キャッシュウエイＡ２或は
Ｂ２は、対応のＣ１キャッシュウエイＡ１或はＢ１にお
ける単一ライン即ちページオフセットに対して６４のデ
ータのラインを保持することができる。それ故、本発明
によるＣ２キャッシュコントローラ３２は、各ラインの
各々毎に包含ビット８０を含む。これは、Ｃ２キャッシ
ュコントローラ３２が、各Ｃ２キャッシュラインからの
データのコピーも対応のＣ１キャッシュライン位置に存
在するか否かを記憶させることができる。
Ｃ２キャッシュは、Ｃ１キャッシュにおけるウエイＡ１
及びＢ１がＣ２キャッシュにおけるウエイＡ２及びＢ２
と各々１対１の対応となるように「ウエイ基準」で位置
合わせされる。この方法において、Ｃ１キャッシュウエ
イＡ１或はＢ１における各ライン位置に配置された、主
メモリ２６からのページオフセットは、対応のＣ２キャ
ッシュウエイＡ２或はＢ２における１つのみの位置を各
々持っている。これと反対に、Ｃ２キャッシュウエイＡ
２或はＢ２における各ライン位置は、対応のＣ１キャッ
シュウエイＡ１或はＢ１における１つのみの位置を各々
持っている。しかし、Ｃ２キャッシュがＣ１キャッシュ
の６４倍の容量なので、Ｃ２キャッシュウエイＡ２或は
Ｂ２は、対応のＣ１キャッシュウエイＡ１或はＢ１にお
ける単一ライン即ちページオフセットに対して６４のデ
ータのラインを保持することができる。それ故、本発明
によるＣ２キャッシュコントローラ３２は、各ラインの
各々毎に包含ビット８０を含む。これは、Ｃ２キャッシ
ュコントローラ３２が、各Ｃ２キャッシュラインからの
データのコピーも対応のＣ１キャッシュライン位置に存
在するか否かを記憶させることができる。
【００４４】包含ビット８０の使用は、Ｃ２キャッシュ
コントローラ３２は、単一Ｃ１キャッシュウエイ位置に
対応する各Ｃ２キャッシュウエイＡ２或はＢ２における
６４のラインデータのどれがそのＣ１キャッシュ位置に
複製されたデータのコピーを保持しているかを覚えるこ
とができる。例えば、もし、Ｃ２キャッシュにおけるラ
インが、Ｃ１キャッシュにも配置した主メモリ２６から
のデータのコピーを受信したならば、或はＣ２キャッシ
ュにおけるラインが、Ｃ１キャッシュに配置したデータ
のコピーを供給するならば、各Ｃ２キャッシュライン用
の包含ビットが真で、即ち論理Ｈ値にセットされて、こ
の論理Ｈ値は、各Ｃ２キャッシュラインが、各Ｃ１キャ
ッシュ位置に複製されたデータのコピーを保持すること
を示す。上記操作に伴う各Ｃ１キャッシュ位置に対応す
るＣ２キャッシュにおける他の６３のライン位置は、そ
れらの包含ビットがクリアされて、それらに保持された
データのコピーがいずれもＣ１キャッシュ位置に複製さ
れていないことを示す。これは、上記に述べた操作の１
つが新規なデータを各Ｃ１キャッシュ位置に配置させる
前に、これら他の６３ライン位置の１つが各Ｃ１キャッ
シュ位置に既に複製されたデータを保持し、それ故、こ
れら６３位置の１つがその包含ビットをセットさせるの
で重要である。これら他の６３のＣ２キャッシュ位置の
１つがその包含ビットをセットしない唯一の例は、上記
操作を伴いその包含ビットがセットされた各Ｃ２キャッ
シュライン位置が、操作の実行前に各Ｃ１キャッシュ位
置に複製されたデータのコピーを保持する時であり、そ
れ故、それ故、その包含ビットが既にセットされている
。
コントローラ３２は、単一Ｃ１キャッシュウエイ位置に
対応する各Ｃ２キャッシュウエイＡ２或はＢ２における
６４のラインデータのどれがそのＣ１キャッシュ位置に
複製されたデータのコピーを保持しているかを覚えるこ
とができる。例えば、もし、Ｃ２キャッシュにおけるラ
インが、Ｃ１キャッシュにも配置した主メモリ２６から
のデータのコピーを受信したならば、或はＣ２キャッシ
ュにおけるラインが、Ｃ１キャッシュに配置したデータ
のコピーを供給するならば、各Ｃ２キャッシュライン用
の包含ビットが真で、即ち論理Ｈ値にセットされて、こ
の論理Ｈ値は、各Ｃ２キャッシュラインが、各Ｃ１キャ
ッシュ位置に複製されたデータのコピーを保持すること
を示す。上記操作に伴う各Ｃ１キャッシュ位置に対応す
るＣ２キャッシュにおける他の６３のライン位置は、そ
れらの包含ビットがクリアされて、それらに保持された
データのコピーがいずれもＣ１キャッシュ位置に複製さ
れていないことを示す。これは、上記に述べた操作の１
つが新規なデータを各Ｃ１キャッシュ位置に配置させる
前に、これら他の６３ライン位置の１つが各Ｃ１キャッ
シュ位置に既に複製されたデータを保持し、それ故、こ
れら６３位置の１つがその包含ビットをセットさせるの
で重要である。これら他の６３のＣ２キャッシュ位置の
１つがその包含ビットをセットしない唯一の例は、上記
操作を伴いその包含ビットがセットされた各Ｃ２キャッ
シュライン位置が、操作の実行前に各Ｃ１キャッシュ位
置に複製されたデータのコピーを保持する時であり、そ
れ故、それ故、その包含ビットが既にセットされている
。
【００４５】図４を参照すると、本発明によるＣ１及び
Ｃ２キャッシュの操作を説明したフローチャートが示さ
れる。これらの操作の幾つかは同時に発生するが、フロ
ーチャート様式は、操作の説明を単純化するために選択
されることが理解される。段階１００は、コンピュター
システムＳが動作即ち電源が投入されたことを示す。幾
つかのコンピュターシステムにおいては、メモリ読出或
は書込前にシステムバス２４の制御を持つことが要求さ
れる。しかし、好ましい実施例によるシステムＳにおい
ては、メモリ読出或は書込時に、プロセッサ２０がシス
テムバス２４を制御せず、むしろプロセッサ２０がＣ１
キャッシュ及びＣ２キャッシュを除外して操作でき、Ｃ
１及びＣ２キャッシュ読出ミス或はプロセッサ書込が発
生するまでシステムバス２４の使用が要求されない。
Ｃ２キャッシュの操作を説明したフローチャートが示さ
れる。これらの操作の幾つかは同時に発生するが、フロ
ーチャート様式は、操作の説明を単純化するために選択
されることが理解される。段階１００は、コンピュター
システムＳが動作即ち電源が投入されたことを示す。幾
つかのコンピュターシステムにおいては、メモリ読出或
は書込前にシステムバス２４の制御を持つことが要求さ
れる。しかし、好ましい実施例によるシステムＳにおい
ては、メモリ読出或は書込時に、プロセッサ２０がシス
テムバス２４を制御せず、むしろプロセッサ２０がＣ１
キャッシュ及びＣ２キャッシュを除外して操作でき、Ｃ
１及びＣ２キャッシュ読出ミス或はプロセッサ書込が発
生するまでシステムバス２４の使用が要求されない。
【００４６】段階１０２において、プロセッサ２０が主
メモリ読出を意図した時には、Ｃ１キャッシュコントロ
ーラ３０がまずＣ１キャッシュを検査（チェック）して
、段階１０４において、要求された主メモリデータのコ
ピーがＣ１キャッシュに存在するか否かを決定する。 もし、要求されたデータのコピーがＣ１キャッシュに存
在しないならば、段階１０６において、Ｃ１キャッシュ
読出ミスが発生し、読出操作がＣ２キャッシュに通過し
、Ｃ２キャッシュコントローラ３２が段階１０８におい
て、Ｃ２キャッシュを検査する。もし、要求されたデー
タのコピーがＣ２キャッシュに存在しないならば、段階
１１０において、Ｃ２キャッシュ読出ミスが発生し、操
作がシステムメモリコントローラに移って、主メモリ２
６から必要なデータを読み出す。
メモリ読出を意図した時には、Ｃ１キャッシュコントロ
ーラ３０がまずＣ１キャッシュを検査（チェック）して
、段階１０４において、要求された主メモリデータのコ
ピーがＣ１キャッシュに存在するか否かを決定する。 もし、要求されたデータのコピーがＣ１キャッシュに存
在しないならば、段階１０６において、Ｃ１キャッシュ
読出ミスが発生し、読出操作がＣ２キャッシュに通過し
、Ｃ２キャッシュコントローラ３２が段階１０８におい
て、Ｃ２キャッシュを検査する。もし、要求されたデー
タのコピーがＣ２キャッシュに存在しないならば、段階
１１０において、Ｃ２キャッシュ読出ミスが発生し、操
作がシステムメモリコントローラに移って、主メモリ２
６から必要なデータを読み出す。
【００４７】主メモリ２６は、段階１１２において、要
求されたデータをＣ１キャッシュ、Ｃ２キャッシュ及び
プロセッサ２０に供給し、Ｃ１キャッシュコントローラ
３０が段階１１４において、特定の置換アルゴリズムに
従ってそのデータをキャッシュウエイＡ１或はＢ１に配
置させる。このデータは、プロセッサ２０によって近い
将来再び要求されることが統計的に予想されるので、Ｃ
１キャッシュに配置させる。この期間中のＣ１キャッシ
ュコントローラ３０は、段階１１８において、Ｃ２キャ
ッシュコントローラ３２に、データが配置された特定の
Ｃ１キャッシュウエイＡ１或はＢ１を知らせ、Ｃ２キャ
ッシュコントローラ３２は、段階１２０において、対応
のＣ２キャッシュウエイＡ２或はＢ２にそのデータを配
置させることができる。Ｃ２キャッシュコントローラ３
２は、段階１２２において、データが記憶された各Ｃ２
キャッシュメモリ位置の包含ビットをセットして、この
位置のデータのコピーがＣ１キャッシュにも存在するこ
とを示す。勿論、Ｃ２キャッシュコントローラ３２は、
段階１２４において、Ｃ１キャッシュにおける同一のペ
ージオフセット位置に対応する他の６３のキャッシュ位
置の包含ビットを各々クリアして、これらの位置のデー
タのコピーがＣ１キャッシュに存在しないことを示す。 メモリ読出の完了時には、コンピュータシステムは、
求されたデータをＣ１キャッシュ、Ｃ２キャッシュ及び
プロセッサ２０に供給し、Ｃ１キャッシュコントローラ
３０が段階１１４において、特定の置換アルゴリズムに
従ってそのデータをキャッシュウエイＡ１或はＢ１に配
置させる。このデータは、プロセッサ２０によって近い
将来再び要求されることが統計的に予想されるので、Ｃ
１キャッシュに配置させる。この期間中のＣ１キャッシ
ュコントローラ３０は、段階１１８において、Ｃ２キャ
ッシュコントローラ３２に、データが配置された特定の
Ｃ１キャッシュウエイＡ１或はＢ１を知らせ、Ｃ２キャ
ッシュコントローラ３２は、段階１２０において、対応
のＣ２キャッシュウエイＡ２或はＢ２にそのデータを配
置させることができる。Ｃ２キャッシュコントローラ３
２は、段階１２２において、データが記憶された各Ｃ２
キャッシュメモリ位置の包含ビットをセットして、この
位置のデータのコピーがＣ１キャッシュにも存在するこ
とを示す。勿論、Ｃ２キャッシュコントローラ３２は、
段階１２４において、Ｃ１キャッシュにおける同一のペ
ージオフセット位置に対応する他の６３のキャッシュ位
置の包含ビットを各々クリアして、これらの位置のデー
タのコピーがＣ１キャッシュに存在しないことを示す。 メモリ読出の完了時には、コンピュータシステムは、
【
００４８】操作の途中でＣ１及びＣ２キャッシュ読出ミ
スが起こり、コンピュータシステムＳが最初ターンオン
される時にも、Ｃ１及びＣ２キャッシュの両方がエンプ
ティであるので、Ｃ１及びＣ２キャッシュミスが保証さ
れる。コンピュータシステムＳのパワーオン後すぐに起
こるプロセッサメモリ読出の大部分はＣ１及びＣ２のキ
ャッシュミスとなる。なぜなら、Ｃ１及びＣ２キャッシ
ュはこの時エンプティであるからである。このように、
Ｃ１及びＣ２キャッシュはデータで満たされ、Ｃ１キャ
ッシュの特定のウェイＡ１又はＢ１にあるデータがＣ２
キャッシュのキャッシュウェイＡ２又はＢ２にあること
が保証されるウェイにそれらが一列に並べられる。 加うるに、コンピュータシステムＳがしばらくオペレー
トされＣ１及びＣ２キャッシュ読出ミスが起こる時、Ｃ
１及びＣ２キャッシュのデータでラインが上述のように
満たされ、ウェイの位置合わせが保持される。
００４８】操作の途中でＣ１及びＣ２キャッシュ読出ミ
スが起こり、コンピュータシステムＳが最初ターンオン
される時にも、Ｃ１及びＣ２キャッシュの両方がエンプ
ティであるので、Ｃ１及びＣ２キャッシュミスが保証さ
れる。コンピュータシステムＳのパワーオン後すぐに起
こるプロセッサメモリ読出の大部分はＣ１及びＣ２のキ
ャッシュミスとなる。なぜなら、Ｃ１及びＣ２キャッシ
ュはこの時エンプティであるからである。このように、
Ｃ１及びＣ２キャッシュはデータで満たされ、Ｃ１キャ
ッシュの特定のウェイＡ１又はＢ１にあるデータがＣ２
キャッシュのキャッシュウェイＡ２又はＢ２にあること
が保証されるウェイにそれらが一列に並べられる。 加うるに、コンピュータシステムＳがしばらくオペレー
トされＣ１及びＣ２キャッシュ読出ミスが起こる時、Ｃ
１及びＣ２キャッシュのデータでラインが上述のように
満たされ、ウェイの位置合わせが保持される。
【００４９】プロセッサ２０が段階１０２でメインメモ
リ読出を初期化し、Ｃ２キャッシュコントローラ３２が
、段階１０６でＣ１キャッシュミスが起こった後に、段
階１０８でＣ２キャッシュをチェックし、かつ、必要な
データのコピーがＣ２キャッシュ内にある時、Ｃ２キャ
ッシュヒットが段階１３０で起こる。Ｃ２キャッシュコ
ントローラ３２は必要なデータを段階１３２でプロセッ
サ２０に供給し、また、このデータはプロセッサ２０で
すぐにまた必要とされるであろうという統計的見地から
、このデータは段階１３４でＣ１キャッシュに供給され
る。Ｃ２キャッシュコントローラ３２は、Ｃ１キャッシ
ュコントローラに、データが段階１３６でＣ２キャッシ
ュにある特定のＣ２キャッシュウェイＡ２又はＢ２につ
いて知らせるので、Ｃ１キャッシュコントローラ３０は
段階１３８でデータをＣ１キャッシュウェイＡ１又はＢ
１に置くことができる。これはＣ１キャッシュコントロ
ーラ３０がノーマルＬＲＵアルゴリズムを無視すること
を要求する。なぜなら、置換アルゴリズムは、その中に
データを置く異なったＣ１キャッシュウェイＡ１又はＢ
１を選ぶであろうからである。このように、Ｃ１及びＣ
２キャッシュは、Ｃ２キャッシュコントローラ３２がＣ
２キャッシュのウェイ間でデータを変換することなく、
そのウェイの位置合わせを維持する。Ｃ２キャッシュコ
ントローラ３２は、段階１４０において、必要なデータ
が配置されたＣ２キャッシュ位置の包含ビットをセット
し、これはこのデータのコピーもまたＣ１キャッシュに
あることを意味する。Ｃ２キャッシュコントローラ３２
は、同じページオフセット位置に相当するＣ２キャッシ
ュメモリ位置の他の６３個の包含ビットをクリアするが
、これはこれらの位置内のデータのコピーがＣ１キャッ
シュにはないことを意味する。コンピュータシステムＳ
はメモリ読出で終わり、段階１００に戻る。
リ読出を初期化し、Ｃ２キャッシュコントローラ３２が
、段階１０６でＣ１キャッシュミスが起こった後に、段
階１０８でＣ２キャッシュをチェックし、かつ、必要な
データのコピーがＣ２キャッシュ内にある時、Ｃ２キャ
ッシュヒットが段階１３０で起こる。Ｃ２キャッシュコ
ントローラ３２は必要なデータを段階１３２でプロセッ
サ２０に供給し、また、このデータはプロセッサ２０で
すぐにまた必要とされるであろうという統計的見地から
、このデータは段階１３４でＣ１キャッシュに供給され
る。Ｃ２キャッシュコントローラ３２は、Ｃ１キャッシ
ュコントローラに、データが段階１３６でＣ２キャッシ
ュにある特定のＣ２キャッシュウェイＡ２又はＢ２につ
いて知らせるので、Ｃ１キャッシュコントローラ３０は
段階１３８でデータをＣ１キャッシュウェイＡ１又はＢ
１に置くことができる。これはＣ１キャッシュコントロ
ーラ３０がノーマルＬＲＵアルゴリズムを無視すること
を要求する。なぜなら、置換アルゴリズムは、その中に
データを置く異なったＣ１キャッシュウェイＡ１又はＢ
１を選ぶであろうからである。このように、Ｃ１及びＣ
２キャッシュは、Ｃ２キャッシュコントローラ３２がＣ
２キャッシュのウェイ間でデータを変換することなく、
そのウェイの位置合わせを維持する。Ｃ２キャッシュコ
ントローラ３２は、段階１４０において、必要なデータ
が配置されたＣ２キャッシュ位置の包含ビットをセット
し、これはこのデータのコピーもまたＣ１キャッシュに
あることを意味する。Ｃ２キャッシュコントローラ３２
は、同じページオフセット位置に相当するＣ２キャッシ
ュメモリ位置の他の６３個の包含ビットをクリアするが
、これはこれらの位置内のデータのコピーがＣ１キャッ
シュにはないことを意味する。コンピュータシステムＳ
はメモリ読出で終わり、段階１００に戻る。
【００５０】プロセッサ２０が段階１０２でメモリ読出
を初期化し、リクエストされたデータのコピーがそこに
あるかどうかを判定するために段階１０４でＣ１キャッ
シュの内容をチェックし、さらに要求されたデータのコ
ピーがＣ１キャッシュにある時、Ｃ１キャッシュヒット
は段階１５０で起こる。Ｃ１キャッシュコントローラ３
０は要求されたデータを、段階１５２でプロセッサ２０
に供給し、コンピュータシステムＳのオペレーションは
段階１００に戻る。多重レベル包含はキャッシュサブシ
ステムにあるので、Ｃ２キャッシュは、Ｃ１キャッシュ
コントローラ３０がプロセッサ２０に提供したデータの
コピーを持つことが保証され、Ｃ１キャッシュ読出ヒッ
トが起こった時のＣ１キャッシュコントローラ３０から
Ｃ２キャッシュコントローラ３２へのデータの移し変え
は必要ではない。
を初期化し、リクエストされたデータのコピーがそこに
あるかどうかを判定するために段階１０４でＣ１キャッ
シュの内容をチェックし、さらに要求されたデータのコ
ピーがＣ１キャッシュにある時、Ｃ１キャッシュヒット
は段階１５０で起こる。Ｃ１キャッシュコントローラ３
０は要求されたデータを、段階１５２でプロセッサ２０
に供給し、コンピュータシステムＳのオペレーションは
段階１００に戻る。多重レベル包含はキャッシュサブシ
ステムにあるので、Ｃ２キャッシュは、Ｃ１キャッシュ
コントローラ３０がプロセッサ２０に提供したデータの
コピーを持つことが保証され、Ｃ１キャッシュ読出ヒッ
トが起こった時のＣ１キャッシュコントローラ３０から
Ｃ２キャッシュコントローラ３２へのデータの移し変え
は必要ではない。
【００５１】好適な具体例では、Ｃ１キャッシュのキャ
ッシュ構造が書込スルー構造で、Ｃ２キャッシュのキャ
ッシュ構造が書込バック構造であることが好ましい。し
かし、Ｃ１及びＣ２キャッシュに他のキャッシュ構造を
用いることも考えられる。プロセッサ２０がメモリ書込
オペレーションを実行した時、プロセッサ書込がＣ１書
込ヒットか書込ミスかにかかわらず、データはＣ１キャ
ッシュに書込まれる。さらに、プロセッサはそれぞれの
データをＣ２キャッシュに書込むために初期外部書込バ
スサイクルを書込む。これが起こると、Ｃ１キャッシュ
コントローラ３０は、データが置かれた特定のＣ１キャ
ッシュウェイを知らせて、Ｃ２キャッシュコントローラ
３２はそのデータを対応のＣ２キャッシュウェイに配置
させる。それゆえ、Ｃ１及びＣ２キャッシュは書込ミス
を割当てる（アロケートする）。Ｃ１及びＣ２の両方に
書込ミスが割当てられるか、両方に書込ミスが割り当て
られないかのどちらかが好ましい。もしＣ１キャッシュ
に書込が割り当てられず、Ｃ２キャッシュに書込が割当
てられると、デザインはさらに複雑となる。Ｃ２キャッ
シュコントローラ３２はＬＲＵアルゴリズムを要求し、
Ｃ２キャッシュコントローラＬＲＵアルゴリズムがＣ１
キャッシュで複製されるデータのコピーを含んだ特定の
Ｃ２キャッシュウェイを選択するかを保証する必要が生
じ、ＬＲＵアルゴリズムは打ち勝ち、多重レベル包含が
保証される。
ッシュ構造が書込スルー構造で、Ｃ２キャッシュのキャ
ッシュ構造が書込バック構造であることが好ましい。し
かし、Ｃ１及びＣ２キャッシュに他のキャッシュ構造を
用いることも考えられる。プロセッサ２０がメモリ書込
オペレーションを実行した時、プロセッサ書込がＣ１書
込ヒットか書込ミスかにかかわらず、データはＣ１キャ
ッシュに書込まれる。さらに、プロセッサはそれぞれの
データをＣ２キャッシュに書込むために初期外部書込バ
スサイクルを書込む。これが起こると、Ｃ１キャッシュ
コントローラ３０は、データが置かれた特定のＣ１キャ
ッシュウェイを知らせて、Ｃ２キャッシュコントローラ
３２はそのデータを対応のＣ２キャッシュウェイに配置
させる。それゆえ、Ｃ１及びＣ２キャッシュは書込ミス
を割当てる（アロケートする）。Ｃ１及びＣ２の両方に
書込ミスが割当てられるか、両方に書込ミスが割り当て
られないかのどちらかが好ましい。もしＣ１キャッシュ
に書込が割り当てられず、Ｃ２キャッシュに書込が割当
てられると、デザインはさらに複雑となる。Ｃ２キャッ
シュコントローラ３２はＬＲＵアルゴリズムを要求し、
Ｃ２キャッシュコントローラＬＲＵアルゴリズムがＣ１
キャッシュで複製されるデータのコピーを含んだ特定の
Ｃ２キャッシュウェイを選択するかを保証する必要が生
じ、ＬＲＵアルゴリズムは打ち勝ち、多重レベル包含が
保証される。
【００５２】図５では、段階２００において、インテリ
ジェントバスマスタ２８がシステムバス２４の制御を得
た時に、Ｃ２キャッシュコントローラ３２は、バスマス
タ２８が書込バックキャッシュの時にメインメモリ２６
に書込又は読出を実行するかを、段階２０２でシステム
バス２４を見るすなわちスヌープし、もしそうであれば
、メモリ位置がアクセスされる。Ｃ２キャッシュコント
ローラ３２は、Ｃ１及びＣ２キャッシュの両方にスヌー
プ作業を実行する。なぜなら、Ｃ２キャッシュは、多重
レベル包含のためにＣ１キャッシュにあるすべてのデー
タのコピーを持つことが保証されるからである。
ジェントバスマスタ２８がシステムバス２４の制御を得
た時に、Ｃ２キャッシュコントローラ３２は、バスマス
タ２８が書込バックキャッシュの時にメインメモリ２６
に書込又は読出を実行するかを、段階２０２でシステム
バス２４を見るすなわちスヌープし、もしそうであれば
、メモリ位置がアクセスされる。Ｃ２キャッシュコント
ローラ３２は、Ｃ１及びＣ２キャッシュの両方にスヌー
プ作業を実行する。なぜなら、Ｃ２キャッシュは、多重
レベル包含のためにＣ１キャッシュにあるすべてのデー
タのコピーを持つことが保証されるからである。
【００５３】もしバスマスタ２８が段階２０４でメイン
メモリ２６に書込み、書込スヌープヒットが段階２０６
でＣ２キャッシュに起こると、Ｃ２キャッシュコントロ
ーラ３２は、Ｃ１キャッシュコントローラ３０が段階２
０８でメモリアクセスをスヌープしなければならないか
をみるために、包含ビットを各Ｃ２キャッシュ毎にチェ
ックする。もし包含ビットが段階２０８でセットされな
ければ、書込まれるメモリ位置からのデータのコピーは
Ｃ１キャッシュになく、Ｃ１キャッシュコントローラ３
０が解放される。この場合、Ｃ２キャッシュは段階２１
０でデータの新しいコピーを受け取り、Ｃ２キャッシュ
コントローラ３２は段階２０２でそのスヌープ作業に帰
る。もし、Ｃ２キャッシュメモリ位置の包含ビットが段
階２０６のスヌープビットの後に段階２０８でセットさ
れると、Ｃ２キャッシュコントローラは、段階２１２で
特定のメモリアクセルをスヌープするために、Ｃ１キャ
ッシュコントローラ３０を指示する。段階２１４では、
Ｃ１及びＣ２キャッシュは各々新しいデータのコピーを
受け取り、Ｃ２キャッシュコントローラ３２は段階２０
２でそのスヌープ（サイクル）作業に帰る。もし、バス
マスタ２８が段階２０４でメモリ位置に書込む後に、段
階２０６でスヌープミスが起こると、Ｃ２キャッシュコ
ントローラ３２は段階２０２でそのスヌープサイクルに
帰る。Ｃ２キャッシュコントローラ３２は、バスマスタ
２８がシステムバス２４の制御を辞めるまで段階２０２
でシステムバス２４をスヌープし続ける。
メモリ２６に書込み、書込スヌープヒットが段階２０６
でＣ２キャッシュに起こると、Ｃ２キャッシュコントロ
ーラ３２は、Ｃ１キャッシュコントローラ３０が段階２
０８でメモリアクセスをスヌープしなければならないか
をみるために、包含ビットを各Ｃ２キャッシュ毎にチェ
ックする。もし包含ビットが段階２０８でセットされな
ければ、書込まれるメモリ位置からのデータのコピーは
Ｃ１キャッシュになく、Ｃ１キャッシュコントローラ３
０が解放される。この場合、Ｃ２キャッシュは段階２１
０でデータの新しいコピーを受け取り、Ｃ２キャッシュ
コントローラ３２は段階２０２でそのスヌープ作業に帰
る。もし、Ｃ２キャッシュメモリ位置の包含ビットが段
階２０６のスヌープビットの後に段階２０８でセットさ
れると、Ｃ２キャッシュコントローラは、段階２１２で
特定のメモリアクセルをスヌープするために、Ｃ１キャ
ッシュコントローラ３０を指示する。段階２１４では、
Ｃ１及びＣ２キャッシュは各々新しいデータのコピーを
受け取り、Ｃ２キャッシュコントローラ３２は段階２０
２でそのスヌープ（サイクル）作業に帰る。もし、バス
マスタ２８が段階２０４でメモリ位置に書込む後に、段
階２０６でスヌープミスが起こると、Ｃ２キャッシュコ
ントローラ３２は段階２０２でそのスヌープサイクルに
帰る。Ｃ２キャッシュコントローラ３２は、バスマスタ
２８がシステムバス２４の制御を辞めるまで段階２０２
でシステムバス２４をスヌープし続ける。
【００５４】もしバスマスタ２８が段階２０４でメイン
メモリ位置を読み、読出スヌープヒットが段階２２０で
Ｃ２キャッシュに起こると、Ｃ２キャッシュコントロー
ラ３２は、それが各メモリ位置のオーナーであるかどう
かを判定するために、段階２２２でＣ２キャッシュ位置
をチェックする。もしそうでなければ、メインメモリ２
６又は他のソースがデータ要求を提供し、Ｃ２キャッシ
ュコントローラ３２は段階２０２でスヌープ作業に戻る
。もしＣ２キャッシュコントローラ３２がメモリ位置の
オーナーであれば、Ｃ２キャッシュコントローラ３２は
、要求されたデータを段階２２４でメインメモリ２６に
供給する。バスマスタ２８は、データがデータバスに置
かれた時に、このデータを段階２２６で読むが、これは
スナーフィングといわれる。Ｃ２キャッシュコントロー
ラ３２は段階２０２でそのスヌープ（作業）デュティに
帰る。もしバスマスタ２８が段階２０４でメモリ位置を
読んだ後に、スヌープミスが段階２２０で起こったなら
ば、Ｃ２キャッシュコントローラ３２は段階２０２でそ
のスヌープ作業に帰る。
メモリ位置を読み、読出スヌープヒットが段階２２０で
Ｃ２キャッシュに起こると、Ｃ２キャッシュコントロー
ラ３２は、それが各メモリ位置のオーナーであるかどう
かを判定するために、段階２２２でＣ２キャッシュ位置
をチェックする。もしそうでなければ、メインメモリ２
６又は他のソースがデータ要求を提供し、Ｃ２キャッシ
ュコントローラ３２は段階２０２でスヌープ作業に戻る
。もしＣ２キャッシュコントローラ３２がメモリ位置の
オーナーであれば、Ｃ２キャッシュコントローラ３２は
、要求されたデータを段階２２４でメインメモリ２６に
供給する。バスマスタ２８は、データがデータバスに置
かれた時に、このデータを段階２２６で読むが、これは
スナーフィングといわれる。Ｃ２キャッシュコントロー
ラ３２は段階２０２でそのスヌープ（作業）デュティに
帰る。もしバスマスタ２８が段階２０４でメモリ位置を
読んだ後に、スヌープミスが段階２２０で起こったなら
ば、Ｃ２キャッシュコントローラ３２は段階２０２でそ
のスヌープ作業に帰る。
【００５５】このように、Ｃ１キャッシュコントローラ
３０は、Ｃ２キャッシュコントローラ３２が、Ｃ１キャ
ッシュでのデータのスヌープヒットが実際に起こること
を判定するまで、そのスヌープ作業を無視することがで
きる。これはプロセッサ２０を、Ｃ１キャッシュ２４が
システムバス２４にコントローラされていない間に、Ｃ
１キャッシュを用いてより効果的に稼働することを可能
にする。なぜなら、Ｃ１キャッシュコントローラ３０は
、Ｃ１キャッシュヒットが起こった時に、従来のように
すべてのメモリ書込でなく、システムバス２４のみをス
ヌープさせればよいからである。
３０は、Ｃ２キャッシュコントローラ３２が、Ｃ１キャ
ッシュでのデータのスヌープヒットが実際に起こること
を判定するまで、そのスヌープ作業を無視することがで
きる。これはプロセッサ２０を、Ｃ１キャッシュ２４が
システムバス２４にコントローラされていない間に、Ｃ
１キャッシュを用いてより効果的に稼働することを可能
にする。なぜなら、Ｃ１キャッシュコントローラ３０は
、Ｃ１キャッシュヒットが起こった時に、従来のように
すべてのメモリ書込でなく、システムバス２４のみをス
ヌープさせればよいからである。
【００５６】本発明の前の開示及び記載は、例示及び説
明のためになされたもので、寸法、形状、材料、部品、
回路要素、結線接続及び接点の種々の変更が、記載の回
路及び構成及び操作方法と同様に、本発明の技術的範囲
を逸脱しないでなされてもよい。
明のためになされたもので、寸法、形状、材料、部品、
回路要素、結線接続及び接点の種々の変更が、記載の回
路及び構成及び操作方法と同様に、本発明の技術的範囲
を逸脱しないでなされてもよい。
【００５７】
【発明の効果】以上説明したように、本発明によれば、
多重レベルのキャッシュ間の競合を防止すると共に、通
常小容量の上位キャッシュの低ヒット率に伴う無駄なキ
ャッシュアクセスをなくすることができ、大容量の下位
キャッシュの高ヒット率により高速にデータ処理ができ
る。
多重レベルのキャッシュ間の競合を防止すると共に、通
常小容量の上位キャッシュの低ヒット率に伴う無駄なキ
ャッシュアクセスをなくすることができ、大容量の下位
キャッシュの高ヒット率により高速にデータ処理ができ
る。
【図１】本発明による多重レベル包含を移植した第１及
び第２レベルキャッシュを含むコンピュータシステムの
ブロック図である。
び第２レベルキャッシュを含むコンピュータシステムの
ブロック図である。
【図２】図１の２ウエイ・セットアソシアティブＣ１キ
ャッシュの構成図である。
ャッシュの構成図である。
【図３】図１の２ウエイ・セットアソシアティブＣ２キ
ャッシュの構成図である。
ャッシュの構成図である。
【図４】本発明によるキャッシュ読出ヒット及びミスの
操作を示すフローチャート図である。
操作を示すフローチャート図である。
【図５】本発明によるスヌープ読出及び書込の操作を示
すフローチャート図である。
すフローチャート図である。
２０ プロセッサ
２２ チップ
２４ システムバス
２６ 主メモリ
２８ バスマスタ
Ｃ１ 第１レベル・キャッシュ
Ｃ２ 第２レベル・キャッシュ
３０ Ｃ１キャッシュコントローラ
３２ Ｃ２キャッシュコントローラ
Claims (12)
- 【請求項１】マイクロプロセッサと、システムバスと、
第１数のウエイを含む第１レベルのセットアソシアティ
ブキャッシュと、第１レベル・キャッシュコントローラ
と、前記第１レベル・キャッシュの第１数のウエイより
等しいか多い第２数のウエイを含む第２レベルのセット
アソシアティブキャッシュとを有するコンピュータシス
テムにおいて、多重レベルを達成する方法において、前
記第１レベル・キャッシュのウエイの各々が前記第２レ
ベル・キャッシュの少なくとも１つのウエイに対応する
第２レベル・キャッシュコントローラと、この第２レベ
ル・キャッシュコントローラに結合されて、前記第２レ
ベル・キャッシュ内のデータでの包含ビットをセット或
はクリアする手段と、前記第１及び第２レベル・キャッ
シュコントローラに各々結合されて、前記第１及び第２
レベル・キャッシュ間でデータを転送し通信する手段と
、バスマスタ装置と、ＲＡＭとを更に備え、前記第１レ
ベル・キャッシュコントローラが、第１レベル及び第２
レベル・キャッシュ読出ミスにおいて、前記第２レベル
・キャッシュコントローラに、前記ＲＡＭから受信した
データのコピーが配置される特定の第１レベル・キャッ
シュウエイを通信させ、前記第２レベル・キャッシュコ
ントローラが、前記第１レベル及び第２レベル・キャッ
シュ読出ミスにおいて、前記第１レベル・キャッシュコ
ントローラによって通信した前記第１レベル・キャッシ
ュウエイに対応する第２レベル・キャッシュウエイに前
記ＲＡＭからデータのコピーを配置させ、前記第２レベ
ル・キャッシュコントローラが、第１レベル・キャッシ
ュ読出ミス及び第２レベル・キャッシュ読出ヒットにお
いて、前記第１レベル・キャッシュコントローラに、デ
ータのコピーが配置される特定の第２レベル・キャッシ
ュウエイを通信させ、前記第１レベル・キャッシュコン
トローラが、前記第２レベル・キャッシュコントローラ
から前記プロセッサに転送されたデータのコピーを、対
応の第１レベル・キャッシュウエイに配置させ、前記第
２レベル・キャッシュコントローラが、前記データのコ
ピーの前記第２レベル・キャッシュ位置における包含ビ
ットをセットし、前記第１レベル・キャッシュコントロ
ーラがデータのコピーを配置した第１レベル・キャッシ
ュ位置に対応する位置以外の第２レベル・キャッシュ位
置における包含ビットを各々クリアする多重レベルキャ
ッシュの制御方法。 - 【請求項２】前記第１レベル・キャッシュコントローラ
は、受信したデータのコピーをどの前記第１レベル・キ
ャッシュウエイに配置するかを決定する入れ換えアルゴ
リズムを含み、前記第１レベル・キャッシュコントロー
ラが前記第２レベル・キャッシュウエイに対応する前記
第１レベル・キャッシュウエイに前記データをコピーす
る段階は、前記第１レベル・キャッシュコントローラが
第１レベル・キャッシュミス及び第２レベル・キャッシ
ュヒットの場合にその入れ換えアルゴリズムを無視する
ことを備えた請求項１記載の方法。 - 【請求項３】前記第１レベル・キャッシュコントローラ
が、プロセッサ書込において、前記第２レベル・キャッ
シュコントローラに、受信データのコピーが配置された
特定の第１レベル・キャッシュウエイを通信させ、前記
第２レベル・キャッシュコントローラが、前記第１レベ
ル・キャッシュコントローラによって通信された前記第
１レベル・キャッシュウエイに対応する前記第２レベル
・キャッシュウエイに前記受信データのコピーを配置さ
せる請求項１記載の方法。 - 【請求項４】前記第１レベル・キャッシュの１つのウエ
イより多いものは、前記第１レベル・キャッシュの１つ
のウエイに対応できる前記第２レベル・キャッシュの１
つのウエイに対応できない請求項３記載の方法。 - 【請求項５】前記第２レベル・キャッシュコントローラ
が、前記プロセッサが前記システムバスを制御しない時
に、前記システムバスをスヌープして、前記バスマスタ
装置がキャッシュされたメモリ位置に書込んでいるかど
うかを認識し、前記第２レベル・キャッシュコントロー
ラが、第２レベル・キャッシュ書込スヌープヒットが発
生した所の第２レベル・キャッシュ位置の包含ビットを
検査して、書込まれた前記ＲＡＭ位置からデータのコピ
ーが前記第１レベル・キャッシュに存在するか否かを決
定し、前記第２レベル・キャッシュコントローラが、前
記包含ビットがセットされたならば、前記第１レベル・
キャッシュコントローラに前記システムバスをスヌープ
スルように指示する請求項１記載の方法。 - 【請求項６】前記第２レベル・キャッシュがライトバッ
クキャッシュであり、前記第２レベル・キャッシュコン
トローラが、前記プロセッサが前記システムバスを制御
しない時に、前記システムバスをスヌープして、前記バ
スマスタ装置がキャッシュされたメモリ位置を読んでい
るかを認識し、前記第２レベル・キャッシュコントロー
ラは、前記第２レベル・キャッシュが第２レベル・キャ
ッシュ読出スヌープヒットの要求されたメモリ位置に存
在するデータの更新バージョンを持つか否かを決定し、
前記第２レベル・キャッシュコントローラは、もし前記
第２レベル・キャッシュが前記データの更新バージョン
を持っていたならば、前記要求されたデータを主メモリ
に供給し、バスコントローラが前記第２レベル・キャッ
シュコントローラによって供給された前記要求データを
読む請求項５記載の方法。 - 【請求項７】システムバスと、このシステムバスに結合
されるマイクロプロセッサと、第１数のウエイを含み、
前記マイクロプロセッサに結合される第１レベル・キャ
ッシュメモリと、前記第１レベル・キャッシュメモリ、
前記マイクロプロセッサ及び前記システムバスに結合さ
れて、ウエイ情報を送る出力及びウエイ情報を受信する
入力を含む第１レベル・キャッシュコントローラと、前
記第１レベル・キャッシュの第１数のウエイより等しい
か多い第２数のウエイを含む、前記第１レベル・キャッ
シュの容量より等しいか大きい容量の第２レベル・キャ
ッシュとを備えたコンピュータシステムにおいて、前記
第１レベル・キャッシュのウエイの各々が前記第２レベ
ル・キャッシュの少なくとも１つのウエイに対応し、前
記第１レベル・キャッシュに複製される前記第２レベル
・キャッシュのデータの存在を指示する包含情報を含み
、更に、前記システムバス、前記第２レベル・キャッシ
ュ、前記マイクロプロセッサ、前記第１レベル・キャッ
シュコントローラに結合されて、ウエイ情報を受信する
ために、前記第１レベル・キャッシュコントローラのウ
エイ情報出力に結合される入力と、ウエイ情報を送信す
るために、前記第１レベル・キャッシュコントローラの
ウエイ情報入力に結合される出力とを含む第２レベル・
キャッシュコントローラと、前記システムバスに結合さ
れるＲＡＭとを備え、第１レベル及び第２レベル・キャ
ッシュ読出ミスにおいて、前記第１レベル・キャッシュ
コントローラがウエイ情報を前記第２レベル・キャッシ
ュコントローラに通信し、前記第２レベル・キャッシュ
コントローラが受信データを、受信ウエイ情報に対応す
る前記第２レベル・キャッシュのウエイに配置させ、第
１レベル・キャッシュ読出ミス及び第２レベル・キャッ
シュ読出ヒットにおいて、前記第２レベル・キャッシュ
コントローラがウエイ情報を前記第１レベル・キャッシ
ュコントローラに送り、前記第１レベル・キャッシュコ
ントローラが受信データを、受信ウエイ情報に対応する
第１レベル・キャッシュのウエイに配置させ、前記第２
レベル・キャッシュコントローラは、前記第１レベル・
キャッシュに配置されるデータを含む前記第２レベル・
キャッシュ位置における包含ビットをセットし、前記デ
ータが配置された前記第１レベル・キャッシュ位置に対
応する位置以外の前記第２レベル・キャッシュ位置の包
含ビットをクリアする、多重レベル包含を達成する多重
レベルキャッシュの制御装置。 - 【請求項８】前記第１レベル・キャッシュコントローラ
は、受信データのコピーをどの前記第１レベル・キャッ
シュウエイに配置するかを決定する置換手段を備え、第
１レベル・キャッシュ読出ミス及び第２レベル・キャッ
シュ読出ヒットの場合に、前記第１レベル・キャッシュ
コントローラが前記置換手段を無視する請求項７記載の
装置。 - 【請求項９】前記第１レベル・キャッシュの１つのウエ
イより多いものは、前記第１レベル・キャッシュの１つ
のウエイに対応できる前記第２レベル・キャッシュの１
つのウエイに対応できない請求項７記載の装置。 - 【請求項１０】プロセッサ書込において、前記第１レベ
ル・キャッシュコントローラがウエイ情報を前記第２レ
ベル・キャッシュコントローラに送り、前記第２レベル
・キャッシュコントローラが、受信ウエイ情報に対応す
る第２レベル・キャッシュのウエイに受信データを配置
させる請求項７記載の装置。 - 【請求項１１】更に、前記システムバスに結合されるバ
スマスタ装置を備え、前記第１レベル・キャッシュコン
トローラは、前記マイクロプロセッサがシステムバスを
制御しない時に、前記バスマスタ装置が前記第１レベル
・キャッシュにキャッシュされるＲＡＭ位置に書込んで
いるかどうかを決定する、前記システムバスをスヌープ
する手段を含み、前記第２レベル・キャッシュコントロ
ーラは、更に、前記マイクロプロセッサが前記システム
バスを制御しない時に、前記バスマスタ装置が前記第２
レベル・キャッシュにキャッシュされたＲＡＭ位置に書
込んでいるかどうかを決定する、前記システムバスをス
ヌープする手段と、書込まれた前記ＲＡＭ位置からデー
タのコピーが前記第１レベル・キャッシュに存在するか
否かを決定するために、第２レベル・キャッシュ書込ス
ヌープヒットが発生した第２レベル・キャッシュ位置の
包含ビットを検査する手段と、前記第１レベル・キャッ
シュコントローラに結合されて、前記包含ビットがセッ
トされたならば、前記第１レベル・キャッシュコントロ
ーラに前記システムバスをスヌープスルように指示する
手段を備えた請求項７記載の装置。 - 【請求項１２】前記第２レベル・キャッシュがライトバ
ックキャッシュであり、前記第２レベル・キャッシュコ
ントローラは、前記マイクロプロセッサが前記システム
バスを制御しない時に、前記システムバスをスヌープし
て、前記バスマスタ装置が前記第２レベル・キャッシュ
にキャッシュされたＲＡＭ位置を読んでいるかどうかを
決定する手段と、前記第２レベル・キャッシュが第２レ
ベル・キャッシュ読出スヌープヒットが発生した時に、
要求されたメモリ位置に存在するデータの更新バージョ
ンを含むか否かを決定する手段と、もし前記第２レベル
・キャッシュが前記データの更新バージョンを持ってい
たならば、前記要求されたデータを主メモリに供給する
手段とを備え、前記バスコントローラが前記第２レベル
・キャッシュコントローラによって供給された前記要求
データを読む請求項１１記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US53889490A | 1990-06-15 | 1990-06-15 | |
| US538,894 | 1990-06-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233048A true JPH04233048A (ja) | 1992-08-21 |
Family
ID=24148867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3170565A Pending JPH04233048A (ja) | 1990-06-15 | 1991-06-15 | 多重レベルキャッシュの制御方法及び装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5369753A (ja) |
| EP (1) | EP0461926B1 (ja) |
| JP (1) | JPH04233048A (ja) |
| AT (1) | ATE170642T1 (ja) |
| CA (1) | CA2044689A1 (ja) |
| DE (1) | DE69130086T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006040175A (ja) * | 2004-07-29 | 2006-02-09 | Fujitsu Ltd | キャッシュメモリ装置およびキャッシュメモリ制御方法 |
Families Citing this family (127)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146473A (en) * | 1989-08-14 | 1992-09-08 | International Mobile Machines Corporation | Subscriber unit for wireless digital subscriber communication system |
| DE69225876T2 (de) * | 1991-12-24 | 1998-12-10 | Motorola, Inc., Schaumburg, Ill. | Cachesteuerungsschaltung |
| US5724549A (en) * | 1992-04-06 | 1998-03-03 | Cyrix Corporation | Cache coherency without bus master arbitration signals |
| US5524212A (en) * | 1992-04-27 | 1996-06-04 | University Of Washington | Multiprocessor system with write generate method for updating cache |
| JPH05324468A (ja) * | 1992-05-21 | 1993-12-07 | Fujitsu Ltd | 階層化キャッシュメモリ |
| JPH06110781A (ja) * | 1992-09-30 | 1994-04-22 | Nec Corp | キャッシュメモリ装置 |
| JP2541771B2 (ja) * | 1993-01-29 | 1996-10-09 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 原子的メモリ参照方法及びシステム |
| EP0622738B1 (de) * | 1993-04-30 | 1998-08-05 | Siemens Nixdorf Informationssysteme Aktiengesellschaft | Verfahren zur Ausführung von an einen mehrstufigen Cachespeicher einer Datenverarbeitungsanlage gerichteten Anforderungen und entsprechend gestalteter Cachespeicher |
| US5640531A (en) * | 1993-06-22 | 1997-06-17 | Unisys Corporation | Enhanced computer operational system using auxiliary mini-cache for enhancement to general cache |
| US5544342A (en) * | 1993-06-30 | 1996-08-06 | International Business Machines Corporation | System and method for prefetching information in a processing system |
| US5586270A (en) * | 1993-09-30 | 1996-12-17 | Intel Corporation | Method and apparatus for upgrading a central processing unit and existing memory structure in a computer system |
| US5636365A (en) * | 1993-10-05 | 1997-06-03 | Nec Corporation | Hierarchical buffer memories for selectively controlling data coherence including coherence control request means |
| US5530832A (en) * | 1993-10-14 | 1996-06-25 | International Business Machines Corporation | System and method for practicing essential inclusion in a multiprocessor and cache hierarchy |
| US5522057A (en) * | 1993-10-25 | 1996-05-28 | Intel Corporation | Hybrid write back/write through cache having a streamlined four state cache coherency protocol for uniprocessor computer systems |
| US5623627A (en) * | 1993-12-09 | 1997-04-22 | Advanced Micro Devices, Inc. | Computer memory architecture including a replacement cache |
| US5692154A (en) * | 1993-12-20 | 1997-11-25 | Compaq Computer Corporation | Circuit for masking a dirty status indication provided by a cache dirty memory under certain conditions so that a cache memory controller properly controls a cache tag memory |
| US5832534A (en) * | 1994-01-04 | 1998-11-03 | Intel Corporation | Method and apparatus for maintaining cache coherency using a single controller for multiple cache memories |
| US5603004A (en) * | 1994-02-14 | 1997-02-11 | Hewlett-Packard Company | Method for decreasing time penalty resulting from a cache miss in a multi-level cache system |
| US6006299A (en) * | 1994-03-01 | 1999-12-21 | Intel Corporation | Apparatus and method for caching lock conditions in a multi-processor system |
| US5717894A (en) * | 1994-03-07 | 1998-02-10 | Dell Usa, L.P. | Method and apparatus for reducing write cycle wait states in a non-zero wait state cache system |
| US5588131A (en) * | 1994-03-09 | 1996-12-24 | Sun Microsystems, Inc. | System and method for a snooping and snarfing cache in a multiprocessor computer system |
| JP2778913B2 (ja) * | 1994-04-26 | 1998-07-23 | 株式会社東芝 | マルチプロセッサシステム及びメモリアロケーション方法 |
| US5548742A (en) * | 1994-08-11 | 1996-08-20 | Intel Corporation | Method and apparatus for combining a direct-mapped cache and a multiple-way cache in a cache memory |
| US5813031A (en) * | 1994-09-21 | 1998-09-22 | Industrial Technology Research Institute | Caching tag for a large scale cache computer memory system |
| US5634073A (en) * | 1994-10-14 | 1997-05-27 | Compaq Computer Corporation | System having a plurality of posting queues associated with different types of write operations for selectively checking one queue based upon type of read operation |
| US6006312A (en) * | 1995-02-27 | 1999-12-21 | Sun Microsystems, Inc. | Cachability attributes of virtual addresses for optimizing performance of virtually and physically indexed caches in maintaining multiply aliased physical addresses |
| WO1996033462A1 (de) * | 1995-04-18 | 1996-10-24 | International Business Machines Corporation | Cache-speicher |
| US5623632A (en) * | 1995-05-17 | 1997-04-22 | International Business Machines Corporation | System and method for improving multilevel cache performance in a multiprocessing system |
| US5850534A (en) * | 1995-06-05 | 1998-12-15 | Advanced Micro Devices, Inc. | Method and apparatus for reducing cache snooping overhead in a multilevel cache system |
| US5740400A (en) * | 1995-06-05 | 1998-04-14 | Advanced Micro Devices Inc. | Reducing cache snooping overhead in a multilevel cache system with multiple bus masters and a shared level two cache by using an inclusion field |
| DE19524023B4 (de) * | 1995-06-30 | 2004-02-05 | Fujitsu Siemens Computers Gmbh | Multiprozessorsystem mit einer sehr großen Anzahl von Mikroprozessoren |
| US5778427A (en) * | 1995-07-07 | 1998-07-07 | Sun Microsystems, Inc. | Method and apparatus for selecting a way of a multi-way associative cache by storing waylets in a translation structure |
| US5652859A (en) * | 1995-08-17 | 1997-07-29 | Institute For The Development Of Emerging Architectures, L.L.C. | Method and apparatus for handling snoops in multiprocessor caches having internal buffer queues |
| US5758119A (en) * | 1995-08-23 | 1998-05-26 | International Business Machines Corp. | System and method for indicating that a processor has prefetched data into a primary cache and not into a secondary cache |
| US5740399A (en) * | 1995-08-23 | 1998-04-14 | International Business Machines Corporation | Modified L1/L2 cache inclusion for aggressive prefetch |
| JP2964926B2 (ja) * | 1995-08-29 | 1999-10-18 | 富士ゼロックス株式会社 | データベース管理装置及び方法 |
| US5712970A (en) * | 1995-09-28 | 1998-01-27 | Emc Corporation | Method and apparatus for reliably storing data to be written to a peripheral device subsystem using plural controllers |
| US5809537A (en) * | 1995-12-08 | 1998-09-15 | International Business Machines Corp. | Method and system for simultaneous processing of snoop and cache operations |
| US5832250A (en) * | 1996-01-26 | 1998-11-03 | Unisys Corporation | Multi set cache structure having parity RAMs holding parity bits for tag data and for status data utilizing prediction circuitry that predicts and generates the needed parity bits |
| US6070233A (en) * | 1996-01-26 | 2000-05-30 | Unisys Corporation | Processor bus traffic optimization system for multi-level cache utilizing reflection status bit to indicate data inclusion in higher level cache |
| US5829038A (en) * | 1996-06-20 | 1998-10-27 | Intel Corporation | Backward inquiry to lower level caches prior to the eviction of a modified line from a higher level cache in a microprocessor hierarchical cache structure |
| US5835950A (en) * | 1996-07-12 | 1998-11-10 | Samsung Electronics Co., Ltd. | Self-invalidation method for reducing coherence overheads in a bus-based shared-memory multiprocessor apparatus |
| US5897656A (en) * | 1996-09-16 | 1999-04-27 | Corollary, Inc. | System and method for maintaining memory coherency in a computer system having multiple system buses |
| US6049847A (en) * | 1996-09-16 | 2000-04-11 | Corollary, Inc. | System and method for maintaining memory coherency in a computer system having multiple system buses |
| US5926830A (en) * | 1996-10-07 | 1999-07-20 | International Business Machines Corporation | Data processing system and method for maintaining coherency between high and low level caches using inclusive states |
| US5809526A (en) * | 1996-10-28 | 1998-09-15 | International Business Machines Corporation | Data processing system and method for selective invalidation of outdated lines in a second level memory in response to a memory request initiated by a store operation |
| US6202125B1 (en) | 1996-11-25 | 2001-03-13 | Intel Corporation | Processor-cache protocol using simple commands to implement a range of cache configurations |
| US5809528A (en) * | 1996-12-24 | 1998-09-15 | International Business Machines Corporation | Method and circuit for a least recently used replacement mechanism and invalidated address handling in a fully associative many-way cache memory |
| US5787478A (en) * | 1997-03-05 | 1998-07-28 | International Business Machines Corporation | Method and system for implementing a cache coherency mechanism for utilization within a non-inclusive cache memory hierarchy |
| US5895495A (en) * | 1997-03-13 | 1999-04-20 | International Business Machines Corporation | Demand-based larx-reserve protocol for SMP system buses |
| US6105112A (en) * | 1997-04-14 | 2000-08-15 | International Business Machines Corporation | Dynamic folding of cache operations for multiple coherency-size systems |
| US6061755A (en) * | 1997-04-14 | 2000-05-09 | International Business Machines Corporation | Method of layering cache and architectural specific functions to promote operation symmetry |
| US5943684A (en) * | 1997-04-14 | 1999-08-24 | International Business Machines Corporation | Method and system of providing a cache-coherency protocol for maintaining cache coherency within a multiprocessor data-processing system |
| US6374330B1 (en) * | 1997-04-14 | 2002-04-16 | International Business Machines Corporation | Cache-coherency protocol with upstream undefined state |
| FR2762420B1 (fr) * | 1997-04-16 | 1999-05-21 | Thomson Multimedia Sa | Methode et dispositif d'obtention d'une selection adaptative d'ensembles de donnees stockes dans une memoire de masse |
| US5987577A (en) * | 1997-04-24 | 1999-11-16 | International Business Machines | Dual word enable method and apparatus for memory arrays |
| US6209072B1 (en) | 1997-05-06 | 2001-03-27 | Intel Corporation | Source synchronous interface between master and slave using a deskew latch |
| US5923898A (en) * | 1997-05-14 | 1999-07-13 | International Business Machines Corporation | System for executing I/O request when an I/O request queue entry matches a snoop table entry or executing snoop when not matched |
| US6065101A (en) * | 1997-06-12 | 2000-05-16 | International Business Machines Corporation | Pipelined snooping of multiple L1 cache lines |
| US5996048A (en) * | 1997-06-20 | 1999-11-30 | Sun Microsystems, Inc. | Inclusion vector architecture for a level two cache |
| US6115795A (en) | 1997-08-06 | 2000-09-05 | International Business Machines Corporation | Method and apparatus for configurable multiple level cache with coherency in a multiprocessor system |
| US6000015A (en) * | 1997-09-16 | 1999-12-07 | Unisys Corporation | Processor bus traffic optimization system for multi-level cache utilizing reflection status bit to indicate data inclusion in a higher level cache |
| US6073212A (en) * | 1997-09-30 | 2000-06-06 | Sun Microsystems, Inc. | Reducing bandwidth and areas needed for non-inclusive memory hierarchy by using dual tags |
| US5909697A (en) * | 1997-09-30 | 1999-06-01 | Sun Microsystems, Inc. | Reducing cache misses by snarfing writebacks in non-inclusive memory systems |
| US6321297B1 (en) * | 1998-01-05 | 2001-11-20 | Intel Corporation | Avoiding tag compares during writes in multi-level cache hierarchy |
| US6253291B1 (en) | 1998-02-13 | 2001-06-26 | Sun Microsystems, Inc. | Method and apparatus for relaxing the FIFO ordering constraint for memory accesses in a multi-processor asynchronous cache system |
| US6094605A (en) * | 1998-07-06 | 2000-07-25 | Storage Technology Corporation | Virtual automated cartridge system |
| US6405322B1 (en) | 1999-04-13 | 2002-06-11 | Hewlett-Packard Company | System and method for recovery from address errors |
| US6510493B1 (en) | 1999-07-15 | 2003-01-21 | International Business Machines Corporation | Method and apparatus for managing cache line replacement within a computer system |
| US6353875B1 (en) | 1999-08-04 | 2002-03-05 | International Business Machines Corporation | Upgrading of snooper cache state mechanism for system bus with read/castout (RCO) address transactions |
| US6502171B1 (en) * | 1999-08-04 | 2002-12-31 | International Business Machines Corporation | Multiprocessor system bus with combined snoop responses explicitly informing snoopers to scarf data |
| US6324617B1 (en) | 1999-08-04 | 2001-11-27 | International Business Machines Corporation | Method and system for communicating tags of data access target and castout victim in a single data transfer |
| US6338124B1 (en) | 1999-08-04 | 2002-01-08 | International Business Machines Corporation | Multiprocessor system bus with system controller explicitly updating snooper LRU information |
| US6321305B1 (en) | 1999-08-04 | 2001-11-20 | International Business Machines Corporation | Multiprocessor system bus with combined snoop responses explicitly cancelling master allocation of read data |
| US6343347B1 (en) | 1999-08-04 | 2002-01-29 | International Business Machines Corporation | Multiprocessor system bus with cache state and LRU snoop responses for read/castout (RCO) address transaction |
| US6349367B1 (en) | 1999-08-04 | 2002-02-19 | International Business Machines Corporation | Method and system for communication in which a castout operation is cancelled in response to snoop responses |
| US6343344B1 (en) | 1999-08-04 | 2002-01-29 | International Business Machines Corporation | System bus directory snooping mechanism for read/castout (RCO) address transaction |
| US6587923B1 (en) * | 2000-05-22 | 2003-07-01 | International Business Machines Corporation | Dual line size cache directory |
| US6725341B1 (en) * | 2000-06-28 | 2004-04-20 | Intel Corporation | Cache line pre-load and pre-own based on cache coherence speculation |
| US6748492B1 (en) * | 2000-08-07 | 2004-06-08 | Broadcom Corporation | Deterministic setting of replacement policy in a cache through way selection |
| US6848024B1 (en) * | 2000-08-07 | 2005-01-25 | Broadcom Corporation | Programmably disabling one or more cache entries |
| US6732234B1 (en) * | 2000-08-07 | 2004-05-04 | Broadcom Corporation | Direct access mode for a cache |
| US6763433B1 (en) | 2000-10-26 | 2004-07-13 | International Business Machines Corporation | High performance cache intervention mechanism for symmetric multiprocessor systems |
| US6629210B1 (en) | 2000-10-26 | 2003-09-30 | International Business Machines Corporation | Intelligent cache management mechanism via processor access sequence analysis |
| US6704843B1 (en) | 2000-10-26 | 2004-03-09 | International Business Machines Corporation | Enhanced multiprocessor response bus protocol enabling intra-cache line reference exchange |
| US6601144B1 (en) | 2000-10-26 | 2003-07-29 | International Business Machines Corporation | Dynamic cache management in a symmetric multiprocessor system via snoop operation sequence analysis |
| US6721856B1 (en) * | 2000-10-26 | 2004-04-13 | International Business Machines Corporation | Enhanced cache management mechanism via an intelligent system bus monitor |
| US6631450B1 (en) * | 2000-10-26 | 2003-10-07 | International Business Machines Corporation | Symmetric multiprocessor address bus protocol with intra-cache line access information |
| US7093104B2 (en) | 2001-03-22 | 2006-08-15 | Sony Computer Entertainment Inc. | Processing modules for computer architecture for broadband networks |
| US6826662B2 (en) | 2001-03-22 | 2004-11-30 | Sony Computer Entertainment Inc. | System and method for data synchronization for a computer architecture for broadband networks |
| US7233998B2 (en) | 2001-03-22 | 2007-06-19 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
| US6809734B2 (en) | 2001-03-22 | 2004-10-26 | Sony Computer Entertainment Inc. | Resource dedication system and method for a computer architecture for broadband networks |
| US6526491B2 (en) | 2001-03-22 | 2003-02-25 | Sony Corporation Entertainment Inc. | Memory protection system and method for computer architecture for broadband networks |
| US7231500B2 (en) | 2001-03-22 | 2007-06-12 | Sony Computer Entertainment Inc. | External data interface in a computer architecture for broadband networks |
| US6748495B2 (en) | 2001-05-15 | 2004-06-08 | Broadcom Corporation | Random generator |
| US6662272B2 (en) | 2001-09-29 | 2003-12-09 | Hewlett-Packard Development Company, L.P. | Dynamic cache partitioning |
| US7114038B2 (en) * | 2001-12-28 | 2006-09-26 | Intel Corporation | Method and apparatus for communicating between integrated circuits in a low power mode |
| US7100001B2 (en) * | 2002-01-24 | 2006-08-29 | Intel Corporation | Methods and apparatus for cache intervention |
| US6983348B2 (en) | 2002-01-24 | 2006-01-03 | Intel Corporation | Methods and apparatus for cache intervention |
| US7024519B2 (en) * | 2002-05-06 | 2006-04-04 | Sony Computer Entertainment Inc. | Methods and apparatus for controlling hierarchical cache memory |
| US7266587B2 (en) * | 2002-05-15 | 2007-09-04 | Broadcom Corporation | System having interfaces, switch, and memory bridge for CC-NUMA operation |
| US20040153611A1 (en) * | 2003-02-04 | 2004-08-05 | Sujat Jamil | Methods and apparatus for detecting an address conflict |
| US7287126B2 (en) * | 2003-07-30 | 2007-10-23 | Intel Corporation | Methods and apparatus for maintaining cache coherency |
| US7093075B2 (en) * | 2003-11-07 | 2006-08-15 | International Business Machines Corporation | Location-based placement algorithms for set associative cache memory |
| US7213107B2 (en) * | 2003-12-31 | 2007-05-01 | Intel Corporation | Dedicated cache memory |
| US7236918B2 (en) * | 2003-12-31 | 2007-06-26 | International Business Machines Corporation | Method and system for selective compilation of instrumentation entities into a simulation model of a digital design |
| US8224639B2 (en) | 2004-03-29 | 2012-07-17 | Sony Computer Entertainment Inc. | Methods and apparatus for achieving thermal management using processing task scheduling |
| US20060089826A1 (en) * | 2004-10-21 | 2006-04-27 | International Business Machines Corporation | Method, system and program product for defining and recording minimum and maximum count events of a simulation |
| US7392169B2 (en) * | 2004-10-21 | 2008-06-24 | International Business Machines Corporation | Method, system and program product for defining and recording minimum and maximum event counts of a simulation utilizing a high level language |
| US7454325B2 (en) * | 2004-12-07 | 2008-11-18 | International Business Machines Corporation | Method, system and program product for defining and recording threshold-qualified count events of a simulation by testcases |
| US7552043B2 (en) * | 2005-09-15 | 2009-06-23 | International Business Machines Corporation | Method, system and program product for selectively removing instrumentation logic from a simulation model |
| US7711537B2 (en) * | 2006-05-03 | 2010-05-04 | International Business Machines Corporation | Signals for simulation result viewing |
| US7493248B2 (en) * | 2006-05-08 | 2009-02-17 | International Business Machines Corporation | Method, system and program product supporting phase events in a simulation model of a digital system |
| US7912694B2 (en) * | 2007-01-30 | 2011-03-22 | International Business Machines Corporation | Print events in the simulation of a digital system |
| US7917699B2 (en) | 2007-12-21 | 2011-03-29 | Mips Technologies, Inc. | Apparatus and method for controlling the exclusivity mode of a level-two cache |
| US7890699B2 (en) * | 2008-01-10 | 2011-02-15 | International Business Machines Corporation | Processing unit incorporating L1 cache bypass |
| KR20100058825A (ko) * | 2008-11-25 | 2010-06-04 | 삼성전자주식회사 | 저항체를 이용한 반도체 장치, 이를 이용한 카드 또는 시스템 및 상기 반도체 장치의 구동 방법 |
| US8782374B2 (en) * | 2008-12-02 | 2014-07-15 | Intel Corporation | Method and apparatus for inclusion of TLB entries in a micro-op cache of a processor |
| US8453080B2 (en) * | 2008-12-16 | 2013-05-28 | International Business Machines Corporation | Model build in the presence of a non-binding reference |
| JP5440067B2 (ja) * | 2009-09-18 | 2014-03-12 | 富士通株式会社 | キャッシュメモリ制御装置およびキャッシュメモリ制御方法 |
| US8504774B2 (en) | 2010-10-13 | 2013-08-06 | Microsoft Corporation | Dynamic cache configuration using separate read and write caches |
| US10102129B2 (en) * | 2015-12-21 | 2018-10-16 | Intel Corporation | Minimizing snoop traffic locally and across cores on a chip multi-core fabric |
| US10366008B2 (en) * | 2016-12-12 | 2019-07-30 | Advanced Micro Devices, Inc. | Tag and data organization in large memory caches |
| US10635766B2 (en) | 2016-12-12 | 2020-04-28 | International Business Machines Corporation | Simulation employing level-dependent multitype events |
| US10417135B2 (en) * | 2017-09-28 | 2019-09-17 | Intel Corporation | Near memory miss prediction to reduce memory access latency |
| TWI697902B (zh) | 2019-01-24 | 2020-07-01 | 瑞昱半導體股份有限公司 | 電子裝置及電子裝置的管理方法 |
| CN112433961B (zh) * | 2020-12-02 | 2022-07-08 | 海光信息技术股份有限公司 | 复合缓存目录***及其管理方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4464712A (en) * | 1981-07-06 | 1984-08-07 | International Business Machines Corporation | Second level cache replacement method and apparatus |
| US4442487A (en) * | 1981-12-31 | 1984-04-10 | International Business Machines Corporation | Three level memory hierarchy using write and share flags |
| US4493026A (en) * | 1982-05-26 | 1985-01-08 | International Business Machines Corporation | Set associative sector cache |
| US4736293A (en) * | 1984-04-11 | 1988-04-05 | American Telephone And Telegraph Company, At&T Bell Laboratories | Interleaved set-associative memory |
| US4823259A (en) * | 1984-06-29 | 1989-04-18 | International Business Machines Corporation | High speed buffer store arrangement for quick wide transfer of data |
| US4985829A (en) * | 1984-07-31 | 1991-01-15 | Texas Instruments Incorporated | Cache hierarchy design for use in a memory management unit |
| US4774654A (en) * | 1984-12-24 | 1988-09-27 | International Business Machines Corporation | Apparatus and method for prefetching subblocks from a low speed memory to a high speed memory of a memory hierarchy depending upon state of replacing bit in the low speed memory |
| US4755930A (en) * | 1985-06-27 | 1988-07-05 | Encore Computer Corporation | Hierarchical cache memory system and method |
| US4783736A (en) * | 1985-07-22 | 1988-11-08 | Alliant Computer Systems Corporation | Digital computer with multisection cache |
| US5091846A (en) * | 1986-10-03 | 1992-02-25 | Intergraph Corporation | Cache providing caching/non-caching write-through and copyback modes for virtual addresses and including bus snooping to maintain coherency |
| US5023776A (en) * | 1988-02-22 | 1991-06-11 | International Business Machines Corp. | Store queue for a tightly coupled multiple processor configuration with two-level cache buffer storage |
| US5202972A (en) * | 1988-12-29 | 1993-04-13 | International Business Machines Corporation | Store buffer apparatus in a multiprocessor system |
| US5133074A (en) * | 1989-02-08 | 1992-07-21 | Acer Incorporated | Deadlock resolution with cache snooping |
| US5072369A (en) * | 1989-04-07 | 1991-12-10 | Tektronix, Inc. | Interface between buses attached with cached modules providing address space mapped cache coherent memory access with SNOOP hit memory updates |
| US5136700A (en) * | 1989-12-22 | 1992-08-04 | Digital Equipment Corporation | Apparatus and method for reducing interference in two-level cache memories |
| US5253353A (en) * | 1990-01-02 | 1993-10-12 | Digital Equipment Corporation | System and method for efficiently supporting access to I/O devices through large direct-mapped data caches |
| US5163140A (en) * | 1990-02-26 | 1992-11-10 | Nexgen Microsystems | Two-level branch prediction cache |
-
1991
- 1991-06-14 AT AT91305422T patent/ATE170642T1/de not_active IP Right Cessation
- 1991-06-14 DE DE69130086T patent/DE69130086T2/de not_active Expired - Fee Related
- 1991-06-14 CA CA002044689A patent/CA2044689A1/en not_active Abandoned
- 1991-06-14 EP EP91305422A patent/EP0461926B1/en not_active Expired - Lifetime
- 1991-06-15 JP JP3170565A patent/JPH04233048A/ja active Pending
-
1993
- 1993-05-27 US US08/068,294 patent/US5369753A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006040175A (ja) * | 2004-07-29 | 2006-02-09 | Fujitsu Ltd | キャッシュメモリ装置およびキャッシュメモリ制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0461926A3 (en) | 1992-05-06 |
| EP0461926A2 (en) | 1991-12-18 |
| ATE170642T1 (de) | 1998-09-15 |
| US5369753A (en) | 1994-11-29 |
| EP0461926B1 (en) | 1998-09-02 |
| DE69130086D1 (de) | 1998-10-08 |
| CA2044689A1 (en) | 1991-12-16 |
| DE69130086T2 (de) | 1999-01-21 |
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