JPH04227167A - Video synthesizer - Google Patents
Video synthesizerInfo
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- JPH04227167A JPH04227167A JP2418509A JP41850990A JPH04227167A JP H04227167 A JPH04227167 A JP H04227167A JP 2418509 A JP2418509 A JP 2418509A JP 41850990 A JP41850990 A JP 41850990A JP H04227167 A JPH04227167 A JP H04227167A
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は映像合成装置に関し、特
にＣＰＵバス選択方式を改善した映像合成装置に関する
。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a video compositing device, and more particularly to a video compositing device with an improved CPU bus selection method.
【０００２】0002
【従来の技術】一般に映像合成装置は放送局、ポストプ
ロダクションにおいて使用されている。図３は従来の映
像合成装置のブロック図であり、映像合成部１はラック
側コントロール棚に設けられた複数個、ここでは３個の
中央処理装置（ＣＰＵ）２Ａ〜２Ｃと、これら中央処理
装置２Ａ〜２Ｃに夫々シリアル回線３Ａ〜３Ｃで接続さ
れて送受信を行うマイクロプロセッサ４Ａ〜４Ｃとで構
成される。又、コントロール部５は前記各マイクロプロ
セッサ４Ａ〜４Ｃに夫々ＣＰＵバス７Ａ〜７Ｃで接続さ
れたパネル６Ａ〜６Ｃで構成される。そして、これらの
パネル６Ａ〜６Ｃを操作することで、操作信号をＣＰＵ
バス７Ａ〜７Ｃを通して各マイクロプロセッサに送出し
、マイクロプロセッサではこれをシリアル信号に変換し
た上でＣＰＵ２Ａ〜２Ｃに送信し、ＣＰＵにおいて所要
の映像合成を行っている。2. Description of the Related Art Video synthesis apparatuses are generally used in broadcasting stations and post-production. FIG. 3 is a block diagram of a conventional video compositing device. The microprocessors 4A to 4C are connected to the microprocessors 2A to 2C via serial lines 3A to 3C, respectively, and perform transmission and reception. Further, the control unit 5 is composed of panels 6A to 6C connected to the respective microprocessors 4A to 4C via CPU buses 7A to 7C, respectively. By operating these panels 6A to 6C, operation signals are sent to the CPU.
The signals are sent to each microprocessor through the buses 7A to 7C, and the microprocessors convert them into serial signals and send them to the CPUs 2A to 2C, where the necessary video synthesis is performed.
【０００３】0003
【発明が解決しようとする課題】このような従来の映像
合成装置はパネルが各映像合成部に対応して複数個設け
られているため、コントロール部では同じ構成のパネル
を複数個配設する必要があり、コントロール部における
卓面の面積が大きいという問題がある。又、卓面の増大
に伴って操作を行うための範囲が広くなり、操作性が悪
いという問題もある。本発明の目的はこの問題を解消し
たＣＰＵ制御バス選択方式を提供することにある。[Problem to be Solved by the Invention] Since such a conventional video compositing device has a plurality of panels corresponding to each video compositing section, it is necessary to provide a plurality of panels with the same configuration in the control section. However, there is a problem in that the control section requires a large table surface area. Further, as the table surface increases, the range for performing operations becomes wider, resulting in a problem of poor operability. An object of the present invention is to provide a CPU control bus selection method that solves this problem.
【０００４】0004
【課題を解決するための手段】本発明の映像合成装置は
、複数個の中央処理装置を有する映像合成部と、この映
像合成部を制御するためのコントロール部とで構成され
、各中央処理装置に夫々対応して設けたマイクロプロセ
ッサにつながる複数のＣＰＵ制御バスと、コントロール
部に設けた１つのパネルとをＣＰＵバス選択部で接続し
、かつ各マイクロプロセッサとＣＰＵバス選択部とをＣ
ＰＵバス選択情報線で接続し、ＣＰＵバス選択部はＣＰ
Ｕバス選択情報線を通して入力される情報に基づいて複
数のＣＰＵ制御バスを選択してパネルに接続するように
構成する。[Means for Solving the Problems] The video synthesis device of the present invention is composed of a video synthesis section having a plurality of central processing units, and a control section for controlling the video synthesis section. A CPU bus selection section connects a plurality of CPU control buses connected to microprocessors provided correspondingly to the respective microprocessors and one panel provided in the control section, and each microprocessor and the CPU bus selection section are connected to a CPU bus selection section.
Connected by the PU bus selection information line, and the CPU bus selection section is connected to the CP
The configuration is such that a plurality of CPU control buses are selected and connected to the panel based on information input through the U bus selection information line.
【０００５】[0005]
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の映像合成装置の一実施例のブロック
図である。この映像合成装置は従来と同様に映像合成部
１とコントロール部５とを備えている。映像合成部１に
はラック側コントロール棚に設けられた複数個（３個）
の中央処理装置（ＣＰＵ）２Ａ〜２Ｃと、これらＣＰＵ
２Ａ〜２Ｃに夫々シリアル回線３Ａ〜３Ｃで接続されて
送受信を行うマイクロプロセッサ４Ａ〜４Ｃとで構成さ
れる。又、コントロール部５には１つのパネル６のみを
設けている。そして、前記３つのマイクロプロセッサ４
Ａ〜４Ｃには夫々ＣＰＵ制御バス７Ａ〜７Ｃを介して１
つのＣＰＵ制御バス選択部８を接続し、このＣＰＵ制御
バス選択部８にはＣＰＵ制御バス９を介して前記パネル
６を接続している。更に、前記各マイクロプロセッサ４
Ａ〜４ＣとＣＰＵ制御バス選択部８は夫々ＣＰＵ制御バ
ス選択情報線１１Ａ〜１１Ｃを用いて接続している。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be explained with reference to the drawings. FIG. 1 is a block diagram of an embodiment of the video synthesis apparatus of the present invention. This video compositing device includes a video compositing section 1 and a control section 5 as in the conventional case. The video synthesis unit 1 has multiple units (3 units) installed on the rack side control shelf.
central processing units (CPUs) 2A to 2C, and these CPUs.
The microprocessors 4A to 4C are connected to the microprocessors 2A to 2C via serial lines 3A to 3C, respectively, and perform transmission and reception. Further, the control section 5 is provided with only one panel 6. and the three microprocessors 4
1 to A to 4C via CPU control buses 7A to 7C, respectively.
The panel 6 is connected to the CPU control bus selection section 8 via a CPU control bus 9. Furthermore, each of the microprocessors 4
A to 4C and the CPU control bus selection section 8 are connected using CPU control bus selection information lines 11A to 11C, respectively.
【０００６】前記ＣＰＵ制御バス選択部８は、ＣＰＵ制
御バス選択情報線１１Ａ〜１１Ｃを通して入力される情
報に基づいて、３つのＣＰＵ制御バス７Ａ〜７Ｃのいず
れか１つを選択し、選択されたＣＰＵ制御バス７Ａ〜７
Ｃにつながるマイクロプロセッサ４Ａ〜４ＣをＣＰＵ制
御バス９を介してパネル６に接続することができる。The CPU control bus selection unit 8 selects one of the three CPU control buses 7A to 7C based on information input through the CPU control bus selection information lines 11A to 11C, and selects one of the three CPU control buses 7A to 7C. CPU control bus 7A~7
Microprocessors 4A-4C connected to C can be connected to panel 6 via CPU control bus 9.
【０００７】図２は図１に示した映像合成装置における
ＣＰＵ制御バス選択処理のフローチャートである。電源
がオンされ、いずれかのＣＰＵ２Ａ〜２Ｃから割り込み
が入り、マイクロプロセッサ４Ａ〜４Ｃがアサイン情報
を受信し（ステップ１１）、アサイン情報がオンか否か
を判断し（ステップ１２）、オンの場合前記ＣＰＵ制御
バス選択情報線１１Ａ〜１１Ｃをオンにし（ステップ１
３）てＣＰＵ制御バス選択部８に情報を出力する。する
と、ＣＰＵ制御バス選択部８では、この情報が出力され
たマイクロプロセッサ４Ａ〜４ＣのＣＰ制御バス７Ａ〜
７ＣをＣＰＵ制御バス９に接続し、この結果そのマイク
ロプロセッサをパネル８に接続する。その上でタリード
ライブ処理し（ステップ１４）、送信処理し（ステップ
１５）、前記ＣＰＵ制御バス選択情報線１１Ａ〜１１Ｃ
をオフにし（ステップ１６）、ＣＰＵ制御バス選択部８
によってＣＰＵ制御バス７Ａ〜７Ｃを切り離し、次の割
り込みを待つ。又、ステップ１２においてアサイン情報
がオフの場合、前記ＣＰＵ制御バス選択情報線７はオフ
にする（ステップ１７）。尚、前記実施例では３つのＣ
ＰＵを備える例について説明したが、２個或いは４個以
上のＣＰＵを備える映像合成装置においても本発明を同
様に適用することができる。FIG. 2 is a flowchart of CPU control bus selection processing in the video synthesis apparatus shown in FIG. The power is turned on, an interrupt is generated from any of the CPUs 2A to 2C, the microprocessors 4A to 4C receive the assignment information (step 11), determine whether the assignment information is on (step 12), and if it is on, the microprocessors 4A to 4C receive the assignment information (step 11). Turn on the CPU control bus selection information lines 11A to 11C (step 1).
3) The information is output to the CPU control bus selection section 8. Then, the CPU control bus selection unit 8 selects the CP control buses 7A to 4C of the microprocessors 4A to 4C to which this information has been output.
7C to the CPU control bus 9, thereby connecting its microprocessor to the panel 8. Thereafter, tally drive processing is performed (step 14), transmission processing is performed (step 15), and the CPU control bus selection information lines 11A to 11C are
is turned off (step 16), and the CPU control bus selection section 8 is turned off.
The CPU control buses 7A to 7C are disconnected from each other and the next interrupt is waited for. If the assignment information is off in step 12, the CPU control bus selection information line 7 is turned off (step 17). In addition, in the above example, three C
Although an example including a PU has been described, the present invention can be similarly applied to a video synthesis device including two or four or more CPUs.
【０００８】[0008]
【発明の効果】以上説明したように本発明は、ＣＰＵ制
御バス選択部を設けることで、映像合成部の複数個のＣ
ＰＵに繋がるＣＰＵ制御バスを選択して１つのパネルに
接続することができ、これにより１つのパネルで複数個
のＣＰＵに対するコントロールを可能にして所要の映像
処理が実現でき、卓面の面積を小さくするとともに、操
作性を向上させることができる効果がある。Effects of the Invention As explained above, the present invention provides a CPU control bus selection section to control multiple CPU control buses in the video synthesis section.
You can select the CPU control bus connected to the PU and connect it to one panel. This allows one panel to control multiple CPUs and perform the required video processing, reducing the table surface area. At the same time, it has the effect of improving operability.
【図１】本発明の映像合成装置の一実施例のブロック図
である。FIG. 1 is a block diagram of an embodiment of a video synthesis device of the present invention.
【図２】図１のＣＰＵ制御バス選択処理のフローチャー
トである。FIG. 2 is a flowchart of CPU control bus selection processing in FIG. 1;
【図３】従来の映像合成装置のブロック図である。FIG. 3 is a block diagram of a conventional video compositing device.
１ 映像合成部
２Ａ〜２Ｃ 中央処理装置（ＣＰＵ）４Ａ〜４Ｃ
マイクロプロセッサ
５ コントロール部
６，６Ａ〜６Ｃ パネル
７Ａ〜７Ｃ ＣＰＵ制御バス
８ ＣＰＵ制御バス選択部
９ ＣＰＵ制御バス1 Video synthesis unit 2A to 2C Central processing unit (CPU) 4A to 4C
Microprocessor 5 Control unit 6, 6A to 6C Panels 7A to 7C CPU control bus 8 CPU control bus selection unit 9 CPU control bus
Claims (1)
成部と、この映像合成部を制御するためのコントロール
部とで構成される映像合成装置において、前記各中央処
理装置に夫々対応して設けたマイクロプロセッサにつな
がる複数のＣＰＵ制御バスと、前記コントロール部に設
けた１つのパネルとをＣＰＵバス選択部で接続し、かつ
前記各マイクロプロセッサとＣＰＵバス選択部とをＣＰ
Ｕバス選択情報線で接続し、前記ＣＰＵバス選択部は、
前記ＣＰＵバス選択情報線を通して入力される情報に基
づいて複数のＣＰＵ制御バスを選択して前記パネルに接
続するように構成したことを特徴とする映像合成装置1. A video synthesis device comprising a video synthesis section having a plurality of central processing units, and a control section for controlling the video synthesis section, wherein a control section is provided corresponding to each of the central processing units. A CPU bus selection section connects a plurality of CPU control buses connected to microprocessors connected to the control section and one panel provided in the control section, and connects each of the microprocessors and the CPU bus selection section to the CPU bus selection section.
Connected by a U bus selection information line, the CPU bus selection section:
A video synthesis device characterized in that a plurality of CPU control buses are selected and connected to the panel based on information input through the CPU bus selection information line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2418509A JPH04227167A (en) | 1990-12-29 | 1990-12-29 | Video synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2418509A JPH04227167A (en) | 1990-12-29 | 1990-12-29 | Video synthesizer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04227167A true JPH04227167A (en) | 1992-08-17 |
Family
ID=18526342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2418509A Pending JPH04227167A (en) | 1990-12-29 | 1990-12-29 | Video synthesizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04227167A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106186658A (en) * | 2014-12-26 | 2016-12-07 | 株式会社藤仓 | The manufacture method of optical fiber cable and manufacture device |
-
1990
- 1990-12-29 JP JP2418509A patent/JPH04227167A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106186658A (en) * | 2014-12-26 | 2016-12-07 | 株式会社藤仓 | The manufacture method of optical fiber cable and manufacture device |
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