JPH04226422A - 表示パネル駆動回路 - Google Patents
表示パネル駆動回路Info
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- JPH04226422A JPH04226422A JP3116036A JP11603691A JPH04226422A JP H04226422 A JPH04226422 A JP H04226422A JP 3116036 A JP3116036 A JP 3116036A JP 11603691 A JP11603691 A JP 11603691A JP H04226422 A JPH04226422 A JP H04226422A
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- G—PHYSICS
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は表示パネルを形成する複
数の表示素子を駆動制御する表示パネル駆動回路に係り
、特にディジタル方式により多階調表示ができる表示パ
ネル駆動回路に関する。近年、画質の優れた薄膜トラン
ジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓ
ｔｏｒ）型カラー液晶表示装置が製品化されつつある。 このＴＦＴ型カラー液晶表示装置は、今後大型で表示容
量の大きなパソコン対応のマルチカラー（８／１６色）
表示、又はテレビ表示用のフルカラー表示等が望まれて
いる。
数の表示素子を駆動制御する表示パネル駆動回路に係り
、特にディジタル方式により多階調表示ができる表示パ
ネル駆動回路に関する。近年、画質の優れた薄膜トラン
ジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓ
ｔｏｒ）型カラー液晶表示装置が製品化されつつある。 このＴＦＴ型カラー液晶表示装置は、今後大型で表示容
量の大きなパソコン対応のマルチカラー（８／１６色）
表示、又はテレビ表示用のフルカラー表示等が望まれて
いる。
【０００２】この大型で表示容量が大きなカラー液晶表
示装置を駆動制御する表示パネルの駆動回路は、マルチ
カラー表示用としはＳＴＮ（Ｓｕｐｅｒ−ｔｗｉｓｔｅ
ｄ ｎｅｍａｔｉｃ ）モード用のドライバＩＣが用い
られ、またフルカラー表示用としては高機能なアナログ
ドライバＩＣが用いられている。これらのドライバＩＣ
の回路規模を小型化・簡略化できると共に、高画質の多
階調・多色表示（フルカラー）が可能な表示パネル駆動
回路が要求される。
示装置を駆動制御する表示パネルの駆動回路は、マルチ
カラー表示用としはＳＴＮ（Ｓｕｐｅｒ−ｔｗｉｓｔｅ
ｄ ｎｅｍａｔｉｃ ）モード用のドライバＩＣが用い
られ、またフルカラー表示用としては高機能なアナログ
ドライバＩＣが用いられている。これらのドライバＩＣ
の回路規模を小型化・簡略化できると共に、高画質の多
階調・多色表示（フルカラー）が可能な表示パネル駆動
回路が要求される。
【０００３】
【従来の技術】従来のこの種の表示パネル駆動回路とし
てのディジタルドライバ回路を図２０、図２１、図２２
に基づいて説明する。図２０はＴＦＴ方式のＬＣＤ（液
晶ディスプレイ）における一般的な表示パネルの全体概
略構成図、図２１は従来のディジタルドライバ回路説明
図、図２２は図２１記載回路の出力電圧特性図を示す。
てのディジタルドライバ回路を図２０、図２１、図２２
に基づいて説明する。図２０はＴＦＴ方式のＬＣＤ（液
晶ディスプレイ）における一般的な表示パネルの全体概
略構成図、図２１は従来のディジタルドライバ回路説明
図、図２２は図２１記載回路の出力電圧特性図を示す。
【０００４】前記各図において従来のディジタルドライ
バ回路は、１６階調表示が可能なＴＦＴ‐ＬＣＤ１００
を駆動する表示パネル駆動回路として設けられ（図２０
参照）、制御回路２００から出力されるクロック信号Ｃ
Ｌ１ 、ＣＬ２ に基づいて３ビットデータ信号Ｄ０
〜Ｄ２ を保持する第１、第２のラッチ回路３１、３２
と、この第１、第２のラッチ回路３１、３２から出力さ
れる３ビットデータ信号Ｄ０ 〜Ｄ２ に基づいて電源
電圧Ｖ０ 〜Ｖ７ のうちの１つを選択する電圧選択信
号Ｓ００〜Ｓ７０を出力する電圧セレクタ２と、この電
圧セレクタ２からの電圧選択信号Ｓ００〜Ｓ７０を反転
して反転選択信号＊Ｓ００〜＊Ｓ７０を出力するインバ
ータ１０Ｎ〜１７Ｎと、前記電圧選択信号Ｓ００〜Ｓ７
０及び反転選択信号＊Ｓ００〜＊Ｓ７０に基づいていず
れかが駆動するＰチャネルＭＯＳ（Ｐ‐ＭＯＳ）ＦＥＴ
及びＮチャネルＭＯＳ（Ｎ‐ＭＯＳ）ＦＥＴを並列接続
して形成される複数個のアナログスイッチ１０〜１７を
有し、このアナログスイッチ１０〜１７の駆動により前
記電源電圧Ｖ０ 〜Ｖ７ のうち一つを選択して出力端
子Ｙｎ から選択された電源電圧Ｖ０ 〜Ｖ７ を出力
するスイッチング回路１とを備える構成である。
バ回路は、１６階調表示が可能なＴＦＴ‐ＬＣＤ１００
を駆動する表示パネル駆動回路として設けられ（図２０
参照）、制御回路２００から出力されるクロック信号Ｃ
Ｌ１ 、ＣＬ２ に基づいて３ビットデータ信号Ｄ０
〜Ｄ２ を保持する第１、第２のラッチ回路３１、３２
と、この第１、第２のラッチ回路３１、３２から出力さ
れる３ビットデータ信号Ｄ０ 〜Ｄ２ に基づいて電源
電圧Ｖ０ 〜Ｖ７ のうちの１つを選択する電圧選択信
号Ｓ００〜Ｓ７０を出力する電圧セレクタ２と、この電
圧セレクタ２からの電圧選択信号Ｓ００〜Ｓ７０を反転
して反転選択信号＊Ｓ００〜＊Ｓ７０を出力するインバ
ータ１０Ｎ〜１７Ｎと、前記電圧選択信号Ｓ００〜Ｓ７
０及び反転選択信号＊Ｓ００〜＊Ｓ７０に基づいていず
れかが駆動するＰチャネルＭＯＳ（Ｐ‐ＭＯＳ）ＦＥＴ
及びＮチャネルＭＯＳ（Ｎ‐ＭＯＳ）ＦＥＴを並列接続
して形成される複数個のアナログスイッチ１０〜１７を
有し、このアナログスイッチ１０〜１７の駆動により前
記電源電圧Ｖ０ 〜Ｖ７ のうち一つを選択して出力端
子Ｙｎ から選択された電源電圧Ｖ０ 〜Ｖ７ を出力
するスイッチング回路１とを備える構成である。
【０００５】次に、前記構成に基づく従来のディジタル
ドライバ回路の動作について説明する。ＣＰＵ３００の
指令により制御回路２００からパラレル信号の４ビット
データ信号０００〜１１１及びデータクロック信号ＣＬ
１ 、ＣＬ２ 、ラッチ信号等が各々の表示パネル駆動
回路に出力される。
ドライバ回路の動作について説明する。ＣＰＵ３００の
指令により制御回路２００からパラレル信号の４ビット
データ信号０００〜１１１及びデータクロック信号ＣＬ
１ 、ＣＬ２ 、ラッチ信号等が各々の表示パネル駆動
回路に出力される。
【０００６】各表示パネル駆動回路において、第１のラ
ッチ回路３１は前記３ビットデータ信号０００〜１１１
をクロック信号ＣＬ１ に基づいて保持又は出力し、こ
の出力された３ビットデータ信号０００〜１１１を第２
のラッチ回路３２に入力してクロック信号ＣＬ２ に基
づいて保持又は出力する。前記第２のラッチ回路３２か
ら出力される３ビットデータ信号０００〜１１１が電圧
セレクタ２に入力され、この電圧セレクタ２は前記図２
２に示す出力電圧特性関係に基づいて電源電圧Ｖ０ 〜
Ｖ７ のうち１つを選択して出力するようにスイッチン
グ回路１のアナログスイッチ１０〜１７を駆動制御する
。このアナログスイッチ１０〜１７のＯＮ、ＯＦＦ動作
により電源電圧Ｖ０ 〜Ｖ７ のうちの１つが選択され
て出力端子Ｙｎ を介してＴＦＴ‐ＬＣＤ１００へ出力
されることとなり、このＴＦＴ‐ＬＣＤ１００の表示を
８階調に表示制御することとなる。なお、前記アナログ
スイッチ１０〜１７のＯＮ、ＯＦＦ動作は、接続されて
印加される電源電圧Ｖ０ 〜Ｖ７ の電位レベルに応じ
てＰ‐ＭＯＳ ＦＥＴ又はＮ‐ＭＯＳＦＥＴのいずれ
かが駆動状態となる。 上記の従来のディジタルドライバの概略構成を図２３に
示す。
ッチ回路３１は前記３ビットデータ信号０００〜１１１
をクロック信号ＣＬ１ に基づいて保持又は出力し、こ
の出力された３ビットデータ信号０００〜１１１を第２
のラッチ回路３２に入力してクロック信号ＣＬ２ に基
づいて保持又は出力する。前記第２のラッチ回路３２か
ら出力される３ビットデータ信号０００〜１１１が電圧
セレクタ２に入力され、この電圧セレクタ２は前記図２
２に示す出力電圧特性関係に基づいて電源電圧Ｖ０ 〜
Ｖ７ のうち１つを選択して出力するようにスイッチン
グ回路１のアナログスイッチ１０〜１７を駆動制御する
。このアナログスイッチ１０〜１７のＯＮ、ＯＦＦ動作
により電源電圧Ｖ０ 〜Ｖ７ のうちの１つが選択され
て出力端子Ｙｎ を介してＴＦＴ‐ＬＣＤ１００へ出力
されることとなり、このＴＦＴ‐ＬＣＤ１００の表示を
８階調に表示制御することとなる。なお、前記アナログ
スイッチ１０〜１７のＯＮ、ＯＦＦ動作は、接続されて
印加される電源電圧Ｖ０ 〜Ｖ７ の電位レベルに応じ
てＰ‐ＭＯＳ ＦＥＴ又はＮ‐ＭＯＳＦＥＴのいずれ
かが駆動状態となる。 上記の従来のディジタルドライバの概略構成を図２３に
示す。
【０００７】
【発明が解決しようとする課題】従来のアナログドライ
バ回路及びディジタルドライバ回路は以上のように構成
されていることから以下の課題を有することとなる。ま
ず、アナログドライバ回路においては、フルカラー表示
を行なう場合にはアナログ出力電圧のばらつきがＩＣチ
ップ間で大きいため実際の階調数としては１６階調程度
が限界となる。即ち、図２４に示すようにＩＣチップ間
における出力電圧のばらつきの値ΔＶ＝２００ｍＶであ
り、印加電圧における白色と黒色との電位差が３Ｖとす
ると、３Ｖ÷０．２Ｖ＝１５となり、１５階調前後とな
る。また、アナログ回路部分の占有面積が大きくなるた
め、チップ面積が大きくなりＩＣコストが高くなるとい
う課題をも有していた。
バ回路及びディジタルドライバ回路は以上のように構成
されていることから以下の課題を有することとなる。ま
ず、アナログドライバ回路においては、フルカラー表示
を行なう場合にはアナログ出力電圧のばらつきがＩＣチ
ップ間で大きいため実際の階調数としては１６階調程度
が限界となる。即ち、図２４に示すようにＩＣチップ間
における出力電圧のばらつきの値ΔＶ＝２００ｍＶであ
り、印加電圧における白色と黒色との電位差が３Ｖとす
ると、３Ｖ÷０．２Ｖ＝１５となり、１５階調前後とな
る。また、アナログ回路部分の占有面積が大きくなるた
め、チップ面積が大きくなりＩＣコストが高くなるとい
う課題をも有していた。
【０００８】他方、ディジタルドライバ回路においては
、前記アナログドライバ回路の出力電圧のばらつきは無
いものの、図２５に１６ビットの場合を例に示すように
階調数が増加すると入力電圧数とこれを選択するための
アナログスイッチ数が増加してチップ面積が急激に大き
くなるという課題を有していた。従って、ディジタルド
ライバ回路においても階調数が８階調程度が限界となっ
ていた。
、前記アナログドライバ回路の出力電圧のばらつきは無
いものの、図２５に１６ビットの場合を例に示すように
階調数が増加すると入力電圧数とこれを選択するための
アナログスイッチ数が増加してチップ面積が急激に大き
くなるという課題を有していた。従って、ディジタルド
ライバ回路においても階調数が８階調程度が限界となっ
ていた。
【０００９】また、アナログスイッチの負荷抵抗の値（
オン抵抗値）にばらつきがある場合には出力電圧にばら
つきが生じることになり、正確な階調表示ができなくな
るという課題をも有していた。このオン抵抗値のばらつ
きとしては、同一チップ内でのばらつき（±１０％）と
、入力電圧に依存するばらつきとがある。図２６にオン
抵抗値の入力電圧依存性の例を示す。図２６に示すアナ
ログスイッチでは、電源電圧が±２．５Ｖの場合、オン
抵抗値は２００Ω〜３００Ωの範囲でばらつく。
オン抵抗値）にばらつきがある場合には出力電圧にばら
つきが生じることになり、正確な階調表示ができなくな
るという課題をも有していた。このオン抵抗値のばらつ
きとしては、同一チップ内でのばらつき（±１０％）と
、入力電圧に依存するばらつきとがある。図２６にオン
抵抗値の入力電圧依存性の例を示す。図２６に示すアナ
ログスイッチでは、電源電圧が±２．５Ｖの場合、オン
抵抗値は２００Ω〜３００Ωの範囲でばらつく。
【００１０】本発明は上記課題を解決するためになされ
たもので、入力される階調レベル電圧数以上の階調レベ
ルの電圧を出力電圧のばらつき無く出力できる表示パネ
ル駆動回路を提案することを目的とする。
たもので、入力される階調レベル電圧数以上の階調レベ
ルの電圧を出力電圧のばらつき無く出力できる表示パネ
ル駆動回路を提案することを目的とする。
【００１１】
【課題を解決するための手段】図１は本発明の原理説明
図を示す。図１（Ａ）において、本発明の請求項１乃至
５に係る表示パネル駆動回路は、電位レベルの異なる複
数電源の各電圧端子（Ｖ０ 、Ｖ１ 〜Ｖｎ ）とこの
電圧端子（Ｖ０ 、Ｖ１ 〜Ｖｎ ）から印加される電
圧を表示パネル側に出力する出力端子（Ｙ）との間に、
負荷抵抗分を有するアナログスイッチ（１０、１１〜１
ｎ）を電圧端子（Ｖ０ 、Ｖ１ 〜Ｖｎ ）に対応して
複数並列接続して形成され、入力信号に基づいてアナロ
グスイッチ（１０、１１〜１ｎ）を切替え制御する表示
パネル駆動回路において、アナログスイッチ（１０、１
１〜１ｎ）の１又は複数を前記入力信号に基づいて投入
状態に選択制御する選択手段（２）を備えるものである
。
図を示す。図１（Ａ）において、本発明の請求項１乃至
５に係る表示パネル駆動回路は、電位レベルの異なる複
数電源の各電圧端子（Ｖ０ 、Ｖ１ 〜Ｖｎ ）とこの
電圧端子（Ｖ０ 、Ｖ１ 〜Ｖｎ ）から印加される電
圧を表示パネル側に出力する出力端子（Ｙ）との間に、
負荷抵抗分を有するアナログスイッチ（１０、１１〜１
ｎ）を電圧端子（Ｖ０ 、Ｖ１ 〜Ｖｎ ）に対応して
複数並列接続して形成され、入力信号に基づいてアナロ
グスイッチ（１０、１１〜１ｎ）を切替え制御する表示
パネル駆動回路において、アナログスイッチ（１０、１
１〜１ｎ）の１又は複数を前記入力信号に基づいて投入
状態に選択制御する選択手段（２）を備えるものである
。
【００１２】また、請求項６乃至８記載の発明に係る表
示パネル駆動回路は、図１（Ａ）に示すように、アナロ
グスイッチ（１０、１１〜１ｎ）に直列に付加抵抗（ｒ
０ 、ｒ１ 〜ｒｎ ）を接続して構成される。請求項
９乃至１３記載の発明に係る表示パネル駆動回路は、図
１（Ｂ）に示すように、電位レベルの異なる複数電源の
各電圧端子（（Ｖ０ 、Ｖ１ 〜Ｖｎ ）とこの電圧端
子（Ｖ０ 、Ｖ１ 〜Ｖｎ ）から印加される電圧を表
示パネル側に出力する出力端子（Ｙ）との間に、個々の
電圧端子（Ｖｉ ：ｉ は０ からｎ までの整数）ご
とに負荷抵抗分を有する複数個のアナログスイッチ（１
ｉ０〜１ｉｋ）を並列接続して形成され、入力信号に基
づいて複数個のアナログスイッチ（１００〜１ｎｋ）を
切替え制御する表示パネル駆動回路であって、複数個の
アナログスイッチ（１００〜１ｎｋ）の１又は複数を前
記入力信号に基づいて投入状態に選択制御する選択手段
（２）を備えて構成される。
示パネル駆動回路は、図１（Ａ）に示すように、アナロ
グスイッチ（１０、１１〜１ｎ）に直列に付加抵抗（ｒ
０ 、ｒ１ 〜ｒｎ ）を接続して構成される。請求項
９乃至１３記載の発明に係る表示パネル駆動回路は、図
１（Ｂ）に示すように、電位レベルの異なる複数電源の
各電圧端子（（Ｖ０ 、Ｖ１ 〜Ｖｎ ）とこの電圧端
子（Ｖ０ 、Ｖ１ 〜Ｖｎ ）から印加される電圧を表
示パネル側に出力する出力端子（Ｙ）との間に、個々の
電圧端子（Ｖｉ ：ｉ は０ からｎ までの整数）ご
とに負荷抵抗分を有する複数個のアナログスイッチ（１
ｉ０〜１ｉｋ）を並列接続して形成され、入力信号に基
づいて複数個のアナログスイッチ（１００〜１ｎｋ）を
切替え制御する表示パネル駆動回路であって、複数個の
アナログスイッチ（１００〜１ｎｋ）の１又は複数を前
記入力信号に基づいて投入状態に選択制御する選択手段
（２）を備えて構成される。
【００１３】また、請求項１４乃至１６記載の発明に係
る表示パネル駆動回路は、図１（Ｂ）に示すように、ア
ナログスイッチ（１００〜１ｎｋ）に直列に付加抵抗（
ｒ００〜ｒｎｋ）を接続して構成される。
る表示パネル駆動回路は、図１（Ｂ）に示すように、ア
ナログスイッチ（１００〜１ｎｋ）に直列に付加抵抗（
ｒ００〜ｒｎｋ）を接続して構成される。
【００１４】
【作用】上記構成を有する請求項１乃至５記載の発明に
よれば、電位レベルの異なる複数の電源電圧端子に接続
される複数のアナログスイッチの１又は複数を投入状態
に選択制御することにより、投入状態のアナログスイッ
チの負荷抵抗分により複数電源電圧が抵抗分圧されて電
源電圧の電位レベル数以上の電圧レベル数を電源電圧と
して出力できることとなり、簡略な回路構成で多階調の
表示パネル駆動を行なうことができる。
よれば、電位レベルの異なる複数の電源電圧端子に接続
される複数のアナログスイッチの１又は複数を投入状態
に選択制御することにより、投入状態のアナログスイッ
チの負荷抵抗分により複数電源電圧が抵抗分圧されて電
源電圧の電位レベル数以上の電圧レベル数を電源電圧と
して出力できることとなり、簡略な回路構成で多階調の
表示パネル駆動を行なうことができる。
【００１５】また、請求項６乃至８記載の発明によれば
、請求項１乃至５記載の発明においてアナログスイッチ
の負荷抵抗の値にばらつきや変動があっても、付加抵抗
値により出力電圧のばらつきを抑制することができる。 請求項９乃至１３記載の発明によれば、個々の電圧端子
に複数のアナログスイッチを設け、それらのアナログス
イッチの１又は複数を投入状態に選択制御することによ
り、投入状態のアナログスイッチの負荷抵抗分により複
数電源電圧が抵抗分圧されるため、請求項１乃至８記載
の発明よりも少ない電源電圧端子で従来と同様の階調駆
動を行うことができ、従来と同様の回路規模であれば従
来以上の多階調駆動が可能となる。
、請求項１乃至５記載の発明においてアナログスイッチ
の負荷抵抗の値にばらつきや変動があっても、付加抵抗
値により出力電圧のばらつきを抑制することができる。 請求項９乃至１３記載の発明によれば、個々の電圧端子
に複数のアナログスイッチを設け、それらのアナログス
イッチの１又は複数を投入状態に選択制御することによ
り、投入状態のアナログスイッチの負荷抵抗分により複
数電源電圧が抵抗分圧されるため、請求項１乃至８記載
の発明よりも少ない電源電圧端子で従来と同様の階調駆
動を行うことができ、従来と同様の回路規模であれば従
来以上の多階調駆動が可能となる。
【００１６】また、請求項１４乃至１６記載の発明によ
れば、請求項９乃至１３記載の発明においてアナログス
イッチの負荷抵抗の値にばらつきや変動があっても付加
抵抗値により出力電圧のばらつきを抑制することができ
る。このようにして、各電圧レベル間における電位のば
らつきを極力抑制し、高画質の多階調・多色表示（フル
カラー）を行うことが可能となる。
れば、請求項９乃至１３記載の発明においてアナログス
イッチの負荷抵抗の値にばらつきや変動があっても付加
抵抗値により出力電圧のばらつきを抑制することができ
る。このようにして、各電圧レベル間における電位のば
らつきを極力抑制し、高画質の多階調・多色表示（フル
カラー）を行うことが可能となる。
【００１７】
【実施例】第１実施例
以下、本発明の第１実施例を図２乃至図４に基づいて説
明する。この図２は本実施例の回路構成図、図３は本実
施例の要部動作説明図、図４は本実施例の出力電圧特性
図を示す。
明する。この図２は本実施例の回路構成図、図３は本実
施例の要部動作説明図、図４は本実施例の出力電圧特性
図を示す。
【００１８】前記各図において本実施例に係る表示パネ
ル駆動回路は、前記図２１記載の従来技術と同様に第１
及び第２のラッチ回路３１・３２、インバータ１０Ｎ〜
１７Ｎ、スイッチング回路１を備え、この構成に加え、
前記第２のラッチ回路３２からの４ビットデータ信号Ｄ
０ 〜Ｄ３ のうち二つのデータ信号Ｄ０ 、Ｄ１ を
入力して４ビット選択信号Ｓ０ 〜Ｓ３ （００〜１１
）を生成して前記スイッチング回路１のアナログスイッ
チ１０〜１３中の１つを駆動状態に選択する第１の電圧
セレクタ回路２１と、前記４ビットデータ信号Ｄ０ 〜
Ｄ３ のうち二つのデータ信号Ｄ２ 、Ｄ３ を入力し
て４ビット選択信号Ｓ４ 〜Ｓ７ （００〜１１）を生
成して前記スイッチング回路１のアナログスイッチ１４
〜１７中の１つを駆動状態に選択する第２の電圧セレク
タ回路２２と備える構成である。
ル駆動回路は、前記図２１記載の従来技術と同様に第１
及び第２のラッチ回路３１・３２、インバータ１０Ｎ〜
１７Ｎ、スイッチング回路１を備え、この構成に加え、
前記第２のラッチ回路３２からの４ビットデータ信号Ｄ
０ 〜Ｄ３ のうち二つのデータ信号Ｄ０ 、Ｄ１ を
入力して４ビット選択信号Ｓ０ 〜Ｓ３ （００〜１１
）を生成して前記スイッチング回路１のアナログスイッ
チ１０〜１３中の１つを駆動状態に選択する第１の電圧
セレクタ回路２１と、前記４ビットデータ信号Ｄ０ 〜
Ｄ３ のうち二つのデータ信号Ｄ２ 、Ｄ３ を入力し
て４ビット選択信号Ｓ４ 〜Ｓ７ （００〜１１）を生
成して前記スイッチング回路１のアナログスイッチ１４
〜１７中の１つを駆動状態に選択する第２の電圧セレク
タ回路２２と備える構成である。
【００１９】次に、前記構成に基づく本実施例回路の動
作について説明する。まず、図２０に示す従来例と同様
にＣＰＵ３００の指令に基づいて制御回路２００が各表
示パネル駆動回路に対して４ビットデータ信号及びデー
タクロック・ラッチ信号等を出力すると共に、各表示パ
ネル駆動回路に対して電源（図示を省略）から８レベル
の電源電圧Ｖ０ 〜Ｖ７ が出力される。
作について説明する。まず、図２０に示す従来例と同様
にＣＰＵ３００の指令に基づいて制御回路２００が各表
示パネル駆動回路に対して４ビットデータ信号及びデー
タクロック・ラッチ信号等を出力すると共に、各表示パ
ネル駆動回路に対して電源（図示を省略）から８レベル
の電源電圧Ｖ０ 〜Ｖ７ が出力される。
【００２０】前記各信号及び電源電圧が印加される表示
パネル駆動回路においては、図２に示すように、第２の
ラッチ回路３２からデータ信号Ｄ０ ・Ｄ１ が「００
」として第１の電圧セレクタ回路２１に入力され、この
第１の電圧セレクタ回路２１は４ビット選択信号Ｓ０
〜Ｓ３ 「１０００」をアナログスイッチ１０〜１３に
出力する。また、第２のラッチ回路３２からデータ信号
Ｄ２ ・Ｄ３ が「００」として第２の電圧セレクタ回
路２２に入力され、この第２の電圧セレクタ回路２２は
４ビット選択信号Ｓ４ 〜Ｓ７ 「１０００」をアナロ
グスイッチ１４〜１７に出力する。また、アナログスイ
ッチ１０〜１３、１４〜１７には、前記４ビット選択信
号Ｓ０ 〜Ｄ３ 、Ｓ４ 〜Ｓ７ をインバータ１０Ｎ
〜１３Ｎ、１４Ｎ〜１７Ｎで反転した反転選択信号＊Ｓ
０ 〜＊Ｓ３ 、＊Ｓ４ 〜＊Ｓ７ も入力される。
パネル駆動回路においては、図２に示すように、第２の
ラッチ回路３２からデータ信号Ｄ０ ・Ｄ１ が「００
」として第１の電圧セレクタ回路２１に入力され、この
第１の電圧セレクタ回路２１は４ビット選択信号Ｓ０
〜Ｓ３ 「１０００」をアナログスイッチ１０〜１３に
出力する。また、第２のラッチ回路３２からデータ信号
Ｄ２ ・Ｄ３ が「００」として第２の電圧セレクタ回
路２２に入力され、この第２の電圧セレクタ回路２２は
４ビット選択信号Ｓ４ 〜Ｓ７ 「１０００」をアナロ
グスイッチ１４〜１７に出力する。また、アナログスイ
ッチ１０〜１３、１４〜１７には、前記４ビット選択信
号Ｓ０ 〜Ｄ３ 、Ｓ４ 〜Ｓ７ をインバータ１０Ｎ
〜１３Ｎ、１４Ｎ〜１７Ｎで反転した反転選択信号＊Ｓ
０ 〜＊Ｓ３ 、＊Ｓ４ 〜＊Ｓ７ も入力される。
【００２１】前記の各４ビット選択信号Ｓ０ 〜Ｓ３
、Ｓ４ 〜Ｓ７ 「１０００、１０００」及び反転選択
信号＊Ｓ０ 〜＊Ｓ３ 、＊Ｓ４ 〜＊Ｓ７ 「０１１
１、０１１１」がパラレル信号として入力されたアナロ
グスイッチ１０〜１７のうちアナログスイッチ１０のＮ
‐ＭＯＳ ＦＥＴとアナログスイッチ１４のＰ‐ＭＯ
Ｓ ＦＥＴのみが投入（ＯＮ）状態となる。この投入
状態の二つのアナログスイッチ１０、１４は電源電圧Ｖ
０ 、Ｖ４ により定まる加算電圧Ｖ０ ＋Ｖ４ をア
ナログスイッチ１０、１４の負荷抵抗であるＯＮ抵抗分
ＲＯＮにより分圧し、この分圧された電圧（Ｖ０＋Ｖ４
）／２を出力端子Ｙｎ から出力する。前記アナログ
スイッチ１０、１４のＯＮ抵抗分ＲＯＮはＰ‐ＭＯＳ
ＦＥＴ、Ｎ‐ＭＯＳ ＦＥＴをディプリーション動
作させて負荷素子として定められる値である。
、Ｓ４ 〜Ｓ７ 「１０００、１０００」及び反転選択
信号＊Ｓ０ 〜＊Ｓ３ 、＊Ｓ４ 〜＊Ｓ７ 「０１１
１、０１１１」がパラレル信号として入力されたアナロ
グスイッチ１０〜１７のうちアナログスイッチ１０のＮ
‐ＭＯＳ ＦＥＴとアナログスイッチ１４のＰ‐ＭＯ
Ｓ ＦＥＴのみが投入（ＯＮ）状態となる。この投入
状態の二つのアナログスイッチ１０、１４は電源電圧Ｖ
０ 、Ｖ４ により定まる加算電圧Ｖ０ ＋Ｖ４ をア
ナログスイッチ１０、１４の負荷抵抗であるＯＮ抵抗分
ＲＯＮにより分圧し、この分圧された電圧（Ｖ０＋Ｖ４
）／２を出力端子Ｙｎ から出力する。前記アナログ
スイッチ１０、１４のＯＮ抵抗分ＲＯＮはＰ‐ＭＯＳ
ＦＥＴ、Ｎ‐ＭＯＳ ＦＥＴをディプリーション動
作させて負荷素子として定められる値である。
【００２２】このように４ビットデータ信号Ｄ０ 〜Ｄ
３ を二つのデータ信号Ｄ０ ・Ｄ１ 、Ｄ２ ・Ｄ３
に分けて各データ信号Ｄ０ ・Ｄ１ 、Ｄ２ ・Ｄ３
に基づいてアナログスイッチ１０〜１７のうち２つを
選択して投入（ＯＮ）状態とすることにより、電源電圧
Ｖ０ 〜Ｖ７ の入力数（８レベル）以上の１６レベル
の電源電圧を出力端子Ｙｎ から出力できることとなる
。
３ を二つのデータ信号Ｄ０ ・Ｄ１ 、Ｄ２ ・Ｄ３
に分けて各データ信号Ｄ０ ・Ｄ１ 、Ｄ２ ・Ｄ３
に基づいてアナログスイッチ１０〜１７のうち２つを
選択して投入（ＯＮ）状態とすることにより、電源電圧
Ｖ０ 〜Ｖ７ の入力数（８レベル）以上の１６レベル
の電源電圧を出力端子Ｙｎ から出力できることとなる
。
【００２３】なお、Ｖ０ ＝２Ｖ、Ｖ１ ＝２．４Ｖ、
Ｖ２ ＝２．８Ｖ、Ｖ３ ＝３．２Ｖ、Ｖ４ ＝２Ｖ、
Ｖ５ ＝３．６Ｖ、Ｖ６ ＝５．２Ｖ、Ｖ７ ＝６．８
Ｖとして８レベルの電位を定めると、各アナログスイッ
チ１０〜１７のＰ‐ＭＯＳＦＥＴ、Ｎ‐ＭＯＳ ＦＥ
Ｔにおける消費電力の最大、即ち大きな電流が流れるこ
とにより大熱量を発生する最悪ケースの場合を求める。
Ｖ２ ＝２．８Ｖ、Ｖ３ ＝３．２Ｖ、Ｖ４ ＝２Ｖ、
Ｖ５ ＝３．６Ｖ、Ｖ６ ＝５．２Ｖ、Ｖ７ ＝６．８
Ｖとして８レベルの電位を定めると、各アナログスイッ
チ１０〜１７のＰ‐ＭＯＳＦＥＴ、Ｎ‐ＭＯＳ ＦＥ
Ｔにおける消費電力の最大、即ち大きな電流が流れるこ
とにより大熱量を発生する最悪ケースの場合を求める。
【００２４】まず、１ビット当りの消費電力Ｐｂｉｔ
は、Ｐｂｉｔ ＝（｜Ｖ０ −Ｖ７ ｜）×（｜Ｖ０
−Ｖ７ ｜）／２ＲＯＮ ＝４．８×４．８
／（２×２．５） ≒４．６〔ｍＶ〕
…（１）次に、１チッ
プ当りの消費電力Ｐｃｈｉｐは、さらに、１インチ当り
のパネル消費電力Ｐは、となる。
は、Ｐｂｉｔ ＝（｜Ｖ０ −Ｖ７ ｜）×（｜Ｖ０
−Ｖ７ ｜）／２ＲＯＮ ＝４．８×４．８
／（２×２．５） ≒４．６〔ｍＶ〕
…（１）次に、１チッ
プ当りの消費電力Ｐｃｈｉｐは、さらに、１インチ当り
のパネル消費電力Ｐは、となる。
【００２５】第２実施例
図５は本発明の第２実施例の回路構成図を示す。図５に
おいてこの第２実施例に係る表示パネル駆動回路は、前
記図２記載の実施例の第１及び第２の電圧セレクタ回路
２１、２２及びスイッチング回路１の構成に代えて、ア
ナログスイッチ１０〜１８を備えるスイッチング回路１
Ａと、このアナログスイッチ１０〜１８のうち電源電圧
Ｖ０ 〜Ｖ７ の電位レベルが相隣る二つのアナログス
イッチ１０〜１８を投入（ＯＮ）状態に選択する電圧セ
レクタ回路２３を備える構成である。また、本実施例回
路は第１実施例のスイッチング回路１のアナログスイッ
チ１０〜１７にアナログスイッチ１８を追加すると共に
、インバータ１０Ｎ〜１７Ｎにインバータ１８Ｎを追加
してスイッチング回路１Ａを構成する。
おいてこの第２実施例に係る表示パネル駆動回路は、前
記図２記載の実施例の第１及び第２の電圧セレクタ回路
２１、２２及びスイッチング回路１の構成に代えて、ア
ナログスイッチ１０〜１８を備えるスイッチング回路１
Ａと、このアナログスイッチ１０〜１８のうち電源電圧
Ｖ０ 〜Ｖ７ の電位レベルが相隣る二つのアナログス
イッチ１０〜１８を投入（ＯＮ）状態に選択する電圧セ
レクタ回路２３を備える構成である。また、本実施例回
路は第１実施例のスイッチング回路１のアナログスイッ
チ１０〜１７にアナログスイッチ１８を追加すると共に
、インバータ１０Ｎ〜１７Ｎにインバータ１８Ｎを追加
してスイッチング回路１Ａを構成する。
【００２６】次に、前記構成に基づく第２実施例回路の
動作を説明する。まず、第１、第２の各ラッチ回路３１
、３２の動作については前記第１実施例と同様に４ビッ
トデータ信号Ｄ０ 〜Ｄ３ をクロック信号ＣＬ１、Ｃ
Ｌ２ に基づいて保持する。この保持された４ビットデ
ータ信号Ｄ０ 〜Ｄ３ に基づいて電圧セレクタ回路２
３は、予め定められた電源電圧Ｖ０ ＝２．０Ｖ、Ｖ１
＝２．４Ｖ、Ｖ２ ＝２．８Ｖ、Ｖ３ ＝３．２Ｖ、
Ｖ４ ＝３．６Ｖ、Ｖ５ ＝４．０Ｖ、Ｖ６ ＝４．４
Ｖ、Ｖ７ ＝４．８Ｖ、Ｖ８ ＝５．２Ｖの相隣る二つ
の電源電圧Ｖｍ 、Ｖｍ＋１ に接続されるアナログス
イッチｍ、ｍ＋１が投入（ＯＮ）状態となった場合の出
力電圧Ｙｎ はアナログスイッチｍ、ｍ＋１におけるＰ
‐ＭＯＳ ＦＥＴ、Ｎ‐ＭＯＳ ＦＥＴのＯＮ抵抗
ＲＯＮによる分圧され、出力電圧Ｙｎ ＝（Ｖｍ ＋Ｖ
ｍ＋１ ）／２となる（図６）。
動作を説明する。まず、第１、第２の各ラッチ回路３１
、３２の動作については前記第１実施例と同様に４ビッ
トデータ信号Ｄ０ 〜Ｄ３ をクロック信号ＣＬ１、Ｃ
Ｌ２ に基づいて保持する。この保持された４ビットデ
ータ信号Ｄ０ 〜Ｄ３ に基づいて電圧セレクタ回路２
３は、予め定められた電源電圧Ｖ０ ＝２．０Ｖ、Ｖ１
＝２．４Ｖ、Ｖ２ ＝２．８Ｖ、Ｖ３ ＝３．２Ｖ、
Ｖ４ ＝３．６Ｖ、Ｖ５ ＝４．０Ｖ、Ｖ６ ＝４．４
Ｖ、Ｖ７ ＝４．８Ｖ、Ｖ８ ＝５．２Ｖの相隣る二つ
の電源電圧Ｖｍ 、Ｖｍ＋１ に接続されるアナログス
イッチｍ、ｍ＋１が投入（ＯＮ）状態となった場合の出
力電圧Ｙｎ はアナログスイッチｍ、ｍ＋１におけるＰ
‐ＭＯＳ ＦＥＴ、Ｎ‐ＭＯＳ ＦＥＴのＯＮ抵抗
ＲＯＮによる分圧され、出力電圧Ｙｎ ＝（Ｖｍ ＋Ｖ
ｍ＋１ ）／２となる（図６）。
【００２７】このように各電源電圧Ｖ０ 〜Ｖ８ の相
隣る二つの電源電圧による出力電圧Ｙｎ は図７に示す
ように１６階調（実際には１７階調可能であるがこの内
の１６階調）に対応する出力電圧を出力できることとな
る。従って、各電源電圧Ｖ０ 〜Ｖ８ の電位差がいず
れも０．４Ｖに設定されていることから、相隣る電源電
圧Ｖ０ 〜Ｖ８ を選択することにより消費電力を最小
限に低減することができる。前記第１実施例に求めた各
消費電力（式（１）、（２）、（３）を参照）と同様に
、各消費電力を求める。１ビット当りの消費電力Ｐｂｉ
ｔ は、１チップ当りの消費電力Ｐｃｈｉｐは、１イン
チ当りのパネル消費電力１０″パネルＰは、となる。以
上のように前記実施例式（１）、（２）、（３）に比べ
て大幅に消費電力を低減することができる。図８に本実
施例の概略構成を示す。
隣る二つの電源電圧による出力電圧Ｙｎ は図７に示す
ように１６階調（実際には１７階調可能であるがこの内
の１６階調）に対応する出力電圧を出力できることとな
る。従って、各電源電圧Ｖ０ 〜Ｖ８ の電位差がいず
れも０．４Ｖに設定されていることから、相隣る電源電
圧Ｖ０ 〜Ｖ８ を選択することにより消費電力を最小
限に低減することができる。前記第１実施例に求めた各
消費電力（式（１）、（２）、（３）を参照）と同様に
、各消費電力を求める。１ビット当りの消費電力Ｐｂｉ
ｔ は、１チップ当りの消費電力Ｐｃｈｉｐは、１イン
チ当りのパネル消費電力１０″パネルＰは、となる。以
上のように前記実施例式（１）、（２）、（３）に比べ
て大幅に消費電力を低減することができる。図８に本実
施例の概略構成を示す。
【００２８】第３実施例
図９は本発明の第３実施例における電圧セレクタ回路構
成図を示す。図９において第３実施例の回路は３つのデ
ータ信号Ｄ１ 〜Ｄ３ が入力されて８ビット選択信号
を出力するデコーダ回路２３１と、当該８ビット選択信
号と他のデータ信号Ｄ０ との論理積条件を求めるＡＮ
Ｄ回路２３２と、当該ＡＮＤ回路２３２の各出力と前記
８ビット選択信号の論理和条件を求めるＯＲ回路２３３
とにより前記第２実施例の電圧セレクタ回路２３Ａを構
成するものである。
成図を示す。図９において第３実施例の回路は３つのデ
ータ信号Ｄ１ 〜Ｄ３ が入力されて８ビット選択信号
を出力するデコーダ回路２３１と、当該８ビット選択信
号と他のデータ信号Ｄ０ との論理積条件を求めるＡＮ
Ｄ回路２３２と、当該ＡＮＤ回路２３２の各出力と前記
８ビット選択信号の論理和条件を求めるＯＲ回路２３３
とにより前記第２実施例の電圧セレクタ回路２３Ａを構
成するものである。
【００２９】また、前記各実施例においては複数の電源
電圧Ｖ０ 〜Ｖ７ （あるいはＶ８ ）のうち二つを選
択して分圧出力する構成としたが、任意の複数レベルを
選択して２組又はこれを組合わせて分圧出力することに
よりさらに多階調化が可能となる。 第４実施例 次に、図１０に本発明の第４実施例である表示パネル駆
動回路の概略構成を示す。図に示すように、本実施例に
係る表示パネル駆動回路は、図８記載の第２実施例の電
源電圧Ｖ０ 〜Ｖ８ の代わりに電源電圧Ｖ０ 〜Ｖ４
を備え、各電源電圧Ｖ０ 〜Ｖ４ の各々について２
つのアナログスイッチを接続して構成される。そして、
電圧レベルの異なる電源ラインに接続されたアナログス
イッチを同時に投入（ＯＮ）状態にしてその電源電圧を
分圧して出力することにより、入力する電圧レベル数５
よりも多くの電圧レベルを出力することができるもので
ある。
電圧Ｖ０ 〜Ｖ７ （あるいはＶ８ ）のうち二つを選
択して分圧出力する構成としたが、任意の複数レベルを
選択して２組又はこれを組合わせて分圧出力することに
よりさらに多階調化が可能となる。 第４実施例 次に、図１０に本発明の第４実施例である表示パネル駆
動回路の概略構成を示す。図に示すように、本実施例に
係る表示パネル駆動回路は、図８記載の第２実施例の電
源電圧Ｖ０ 〜Ｖ８ の代わりに電源電圧Ｖ０ 〜Ｖ４
を備え、各電源電圧Ｖ０ 〜Ｖ４ の各々について２
つのアナログスイッチを接続して構成される。そして、
電圧レベルの異なる電源ラインに接続されたアナログス
イッチを同時に投入（ＯＮ）状態にしてその電源電圧を
分圧して出力することにより、入力する電圧レベル数５
よりも多くの電圧レベルを出力することができるもので
ある。
【００３０】すなわち、図１０では電源数を５個、アナ
ログスイッチを各電源に２個の計１０個のアナログスイ
ッチ１００〜１４１を接続し、そのオン抵抗値の比を１
：２（Ｒｉ０＝２Ｒｉ１＝ＲＯＮ）とした場合の動作を
説明している。図１１（Ａ）、（Ｂ）、（Ｃ）にそれぞ
れで示すように、スイッチの選択の仕事を（１個、２個
）、（１個、１個）、（２個、１個）にすることにより
、隣合った電源レベルの間を３等分（１／４、１／２、
３／４）に分割することができる。これにより、５個の
電源と１０個のアナログスイッチにより１６階調の出力
レベルが得られる。図１１において、（１／２）はＲｂ
＝Ｒａ ／２であることを示している。
ログスイッチを各電源に２個の計１０個のアナログスイ
ッチ１００〜１４１を接続し、そのオン抵抗値の比を１
：２（Ｒｉ０＝２Ｒｉ１＝ＲＯＮ）とした場合の動作を
説明している。図１１（Ａ）、（Ｂ）、（Ｃ）にそれぞ
れで示すように、スイッチの選択の仕事を（１個、２個
）、（１個、１個）、（２個、１個）にすることにより
、隣合った電源レベルの間を３等分（１／４、１／２、
３／４）に分割することができる。これにより、５個の
電源と１０個のアナログスイッチにより１６階調の出力
レベルが得られる。図１１において、（１／２）はＲｂ
＝Ｒａ ／２であることを示している。
【００３１】次に、図１１に示した５個の電源電圧と１
０個のアナログスイッチによる１６階調ドライバの入力
データと選別されるアナログスイッチおよび出力電圧の
関係（出力電圧特性）を図１２に示す。同一電源に接続
される２個のアナログスイッチのオン抵抗の値はＲａ
＝４ ｋΩとＲｂ ＝２ ｋΩとする。電源電圧のレベ
ルは、２．０Ｖ、２．８Ｖ、３．６Ｖ、４．４Ｖ、５．
２Ｖとする。これにより、白レベル（２．０Ｖ）から黒
レベル（５．０Ｖ）までの１６階調に対応した電圧レベ
ルを出力できる。図１３に液晶の透過率−電圧特性（階
調特性）を示す。このようにオン抵抗の異なるアナログ
スイッチの組合せにより、少ない電源とアナログスイッ
チにより多階調駆動が可能なディジタルドライバＩＣが
実現できる。
０個のアナログスイッチによる１６階調ドライバの入力
データと選別されるアナログスイッチおよび出力電圧の
関係（出力電圧特性）を図１２に示す。同一電源に接続
される２個のアナログスイッチのオン抵抗の値はＲａ
＝４ ｋΩとＲｂ ＝２ ｋΩとする。電源電圧のレベ
ルは、２．０Ｖ、２．８Ｖ、３．６Ｖ、４．４Ｖ、５．
２Ｖとする。これにより、白レベル（２．０Ｖ）から黒
レベル（５．０Ｖ）までの１６階調に対応した電圧レベ
ルを出力できる。図１３に液晶の透過率−電圧特性（階
調特性）を示す。このようにオン抵抗の異なるアナログ
スイッチの組合せにより、少ない電源とアナログスイッ
チにより多階調駆動が可能なディジタルドライバＩＣが
実現できる。
【００３２】上記の第４実施例では、同じ電源レベルに
オン抵抗値の異なる２個のアナログスイッチを設けた例
について説明したが、もちろん２個以上のアナログスイ
ッチを設けても構わない。また同時に選択する電圧レベ
ルも本実施例では隣り合う電圧レベルであるが任意の電
圧レベルで同時に選択し分圧しても構わない。また、こ
こでは複数のアナログスイッチのオン抵抗値の値を異な
らせた場合について説明したが、このオン抵抗値は同一
の値にして、オンにする数により合成のオン抵抗値を変
えて電源電圧を分圧しても構わない。
オン抵抗値の異なる２個のアナログスイッチを設けた例
について説明したが、もちろん２個以上のアナログスイ
ッチを設けても構わない。また同時に選択する電圧レベ
ルも本実施例では隣り合う電圧レベルであるが任意の電
圧レベルで同時に選択し分圧しても構わない。また、こ
こでは複数のアナログスイッチのオン抵抗値の値を異な
らせた場合について説明したが、このオン抵抗値は同一
の値にして、オンにする数により合成のオン抵抗値を変
えて電源電圧を分圧しても構わない。
【００３３】第５実施例
次に、図１４に本発明の第５実施例である表示パネル駆
動回路の概略構成を示す。図に示すように、本実施例に
係る表示パネル駆動回路は、図８記載の第２実施例にお
いて、各電源ライン接続点と各アナログスイッチ１０〜
１８との中間に付加抵抗ｒ０ 〜ｒ８ を直列に接続し
て構成される。
動回路の概略構成を示す。図に示すように、本実施例に
係る表示パネル駆動回路は、図８記載の第２実施例にお
いて、各電源ライン接続点と各アナログスイッチ１０〜
１８との中間に付加抵抗ｒ０ 〜ｒ８ を直列に接続し
て構成される。
【００３４】図１５によりその動作原理を説明する。図
１５は、２つのアナログスイッチを同時に選択し、出力
電圧をアナログスイッチのオン抵抗で分圧する場合の出
力電圧のばらつきについて、従来方式と本実施例とで比
較したものである。従来方式では、図１５（Ａ）に示す
ように、アナログスイッチのオン抵抗値のばらつきΔＲ
がそのまま出力のばらつきとなって現れ一方、本実施例
では、図１５（Ｂ）に示すように、付加抵抗ｒがオン抵
抗のばらつきおよび変動であるΔＲに較べて大きい場合
には、出力ののばらつきはほとんど無視できる。
１５は、２つのアナログスイッチを同時に選択し、出力
電圧をアナログスイッチのオン抵抗で分圧する場合の出
力電圧のばらつきについて、従来方式と本実施例とで比
較したものである。従来方式では、図１５（Ａ）に示す
ように、アナログスイッチのオン抵抗値のばらつきΔＲ
がそのまま出力のばらつきとなって現れ一方、本実施例
では、図１５（Ｂ）に示すように、付加抵抗ｒがオン抵
抗のばらつきおよび変動であるΔＲに較べて大きい場合
には、出力ののばらつきはほとんど無視できる。
【００３５】なお本実施例については、２つのアナログ
スイッチを選択する場合に限らず、１つのアナログスイ
ッチを選択された場合についてもオン抵抗のばらつきを
小さく抑えることができ、容量付加に対する充放電の時
間のバラツキが小さく抑えられ、電圧波形の立ち上がり
特性等のばらつきに伴う表示ムラを無くすことが可能に
なる。
スイッチを選択する場合に限らず、１つのアナログスイ
ッチを選択された場合についてもオン抵抗のばらつきを
小さく抑えることができ、容量付加に対する充放電の時
間のバラツキが小さく抑えられ、電圧波形の立ち上がり
特性等のばらつきに伴う表示ムラを無くすことが可能に
なる。
【００３６】図１４に示す第５実施例は、アナログスイ
ッチおよび電源の数が９個で１６階調を実現するドライ
バＩＣの構成を示している。各アナログスイッチには直
列に付加抵抗ｒが接続されている。例として、アナログ
スイッチのオン抵抗ＲＯＮを５ｋΩに設定する。また、
オン抵抗のばらつきおよび変動ΔＲを５０％とする。す
なわちΔＲ＝２５０Ωとする。そして、図１５において
、Ｖｉ ＝Ｖ、Ｖｊ ＝０とすると、従来の方式（図１
５（Ａ））では、 Ｙｎ ＝Ｖ×（１−ΔＲ／ＲＯＮ）／２
…（７）となり、出力のばらつきΔＹｎ
は、 ΔＹｎ ＝−（Ｖ／２）×（ΔＲ／ＲＯＮ）
…（８）となる。従って、出力のばらつきも
５０％である。一方、付加抵抗ｒのある図１５（Ｂ）の
場合は、Ｙｎ ＝Ｖ×［１−ΔＲ／（ＲＯＮ＋ｒ）］／
２ …（９）となり、出力のばらつきΔＹｎ
は、 ΔＹｎ ＝−（Ｖ／２）×［ΔＲ／（ＲＯＮ＋ｒ）］
…（１０）となるから、２５０／（５００＋５０００
）＝０．０４５より、出力のばらつきは約５％となる。
ッチおよび電源の数が９個で１６階調を実現するドライ
バＩＣの構成を示している。各アナログスイッチには直
列に付加抵抗ｒが接続されている。例として、アナログ
スイッチのオン抵抗ＲＯＮを５ｋΩに設定する。また、
オン抵抗のばらつきおよび変動ΔＲを５０％とする。す
なわちΔＲ＝２５０Ωとする。そして、図１５において
、Ｖｉ ＝Ｖ、Ｖｊ ＝０とすると、従来の方式（図１
５（Ａ））では、 Ｙｎ ＝Ｖ×（１−ΔＲ／ＲＯＮ）／２
…（７）となり、出力のばらつきΔＹｎ
は、 ΔＹｎ ＝−（Ｖ／２）×（ΔＲ／ＲＯＮ）
…（８）となる。従って、出力のばらつきも
５０％である。一方、付加抵抗ｒのある図１５（Ｂ）の
場合は、Ｙｎ ＝Ｖ×［１−ΔＲ／（ＲＯＮ＋ｒ）］／
２ …（９）となり、出力のばらつきΔＹｎ
は、 ΔＹｎ ＝−（Ｖ／２）×［ΔＲ／（ＲＯＮ＋ｒ）］
…（１０）となるから、２５０／（５００＋５０００
）＝０．０４５より、出力のばらつきは約５％となる。
【００３７】次に、この付加抵抗の形成方法について説
明する。集積回路で実現できる抵抗には半導体抵抗と薄
膜抵抗があり、半導体抵抗には拡散抵抗とイオン打込み
抵抗がある。拡散抵抗には、ベースあるいはエミッタな
どの拡散層が利用される。図１６（Ａ）に、ｎｐｎトラ
ンジスタのｐ形ベース拡散層を使った拡散抵抗の素子構
造を示す。長さＬ、幅Ｗのとき抵抗値ＲはＲ＝ｐＬ／ｘ
ｊ Ｗ
…（１１）となる。ここでｐは拡散層
の平均抵抗率、ｘｊ は接合の深さである。
明する。集積回路で実現できる抵抗には半導体抵抗と薄
膜抵抗があり、半導体抵抗には拡散抵抗とイオン打込み
抵抗がある。拡散抵抗には、ベースあるいはエミッタな
どの拡散層が利用される。図１６（Ａ）に、ｎｐｎトラ
ンジスタのｐ形ベース拡散層を使った拡散抵抗の素子構
造を示す。長さＬ、幅Ｗのとき抵抗値ＲはＲ＝ｐＬ／ｘ
ｊ Ｗ
…（１１）となる。ここでｐは拡散層
の平均抵抗率、ｘｊ は接合の深さである。
【００３８】実際の抵抗の設計では層抵抗（シート抵抗
とも呼ぶ）はＲｓ ＝ｐ／ｘｊ で示される。層抵抗は
抵抗の平面パターン上の単位正方形あたりの抵抗値であ
り、Ω／□（スクエア）の単位で表される。これを式（
１１）に代入するとＲ＝Ｒｓ （Ｌ／Ｗ）となる。Ｒｓ
の値はベース拡散層では通常５０〜２５０Ω／□であ
り、エミッタ拡散層では２〜１０Ω／□である。前者は
ｋΩオーダの抵抗、後者は数Ω〜１００Ωの抵抗とし
て用いられる。Ｒｓ はキャリアの移動度が温度ととも
に低下するため、１０００〜３０００ｐｐｍ ／℃程度
の正の温度係数を持つ。このＲｓ の温度依存性が集積
回路の温度ドリフトの原因となる。拡散抵抗は逆バイア
スのｐｎ接合で基板と分離されるので寄生効果として空
乏層容量をもつ。 高周波の等価回路は図１６（Ｂ）のように分布ＲＣ回路
になり高周波でインピーダンスが低下する。
とも呼ぶ）はＲｓ ＝ｐ／ｘｊ で示される。層抵抗は
抵抗の平面パターン上の単位正方形あたりの抵抗値であ
り、Ω／□（スクエア）の単位で表される。これを式（
１１）に代入するとＲ＝Ｒｓ （Ｌ／Ｗ）となる。Ｒｓ
の値はベース拡散層では通常５０〜２５０Ω／□であ
り、エミッタ拡散層では２〜１０Ω／□である。前者は
ｋΩオーダの抵抗、後者は数Ω〜１００Ωの抵抗とし
て用いられる。Ｒｓ はキャリアの移動度が温度ととも
に低下するため、１０００〜３０００ｐｐｍ ／℃程度
の正の温度係数を持つ。このＲｓ の温度依存性が集積
回路の温度ドリフトの原因となる。拡散抵抗は逆バイア
スのｐｎ接合で基板と分離されるので寄生効果として空
乏層容量をもつ。 高周波の等価回路は図１６（Ｂ）のように分布ＲＣ回路
になり高周波でインピーダンスが低下する。
【００３９】イオン打込み抵抗はボロンなどの不純物を
イオン打込み技術により注入して半導体表面に形成され
た層抵抗である。図１７に断面構造を示す。不純物はシ
リコン表面の標準的には０．１〜０．８μｍ程度の薄い
層の中に存在するため、厚さ２〜４μｍの拡散層に対し
て約２０倍の高い層と抵抗となり、１００ ｋΩオーダ
の高抵抗にも用いられる。
イオン打込み技術により注入して半導体表面に形成され
た層抵抗である。図１７に断面構造を示す。不純物はシ
リコン表面の標準的には０．１〜０．８μｍ程度の薄い
層の中に存在するため、厚さ２〜４μｍの拡散層に対し
て約２０倍の高い層と抵抗となり、１００ ｋΩオーダ
の高抵抗にも用いられる。
【００４０】図１８に示すように酸化膜上に形成したポ
リシリコンやニクロム薄膜が薄膜抵抗として用いられる
。層抵抗は２０〜５００Ω／□で寄生容量が小さく、電
圧依存性も小さいので使いやすい。ポリシリコンは半導
体プロセスでよく使われ、ＬＳＩとの親和性がよい。 ニクロムはレーザでトリミングするのに適しているので
、高精度を必要とするＤ−Ａ変換器の荷重抵抗などに用
いられる。
リシリコンやニクロム薄膜が薄膜抵抗として用いられる
。層抵抗は２０〜５００Ω／□で寄生容量が小さく、電
圧依存性も小さいので使いやすい。ポリシリコンは半導
体プロセスでよく使われ、ＬＳＩとの親和性がよい。 ニクロムはレーザでトリミングするのに適しているので
、高精度を必要とするＤ−Ａ変換器の荷重抵抗などに用
いられる。
【００４１】上記の拡散抵抗、イオン打込み抵抗、薄膜
抵抗のうち、どの形式のものを用いるかは、付加抵抗の
必要値および作り易さなどを考慮してプロセスを決定す
ればよい。上記の第５実施例においては、付加抵抗の配
置は電源とアナログスイッチの間あるいはアナログスイ
ッチと出力の間でも構わない。
抵抗のうち、どの形式のものを用いるかは、付加抵抗の
必要値および作り易さなどを考慮してプロセスを決定す
ればよい。上記の第５実施例においては、付加抵抗の配
置は電源とアナログスイッチの間あるいはアナログスイ
ッチと出力の間でも構わない。
【００４２】第６実施例
次に、図１９に本発明の第６実施例である表示パネル駆
動回路の概略構成を示す。図に示すように、本実施例に
係る表示パネル駆動回路は、図１０記載の第４実施例に
おいて、各電源ラインと各アナログスイッチ１００〜１
４１との中間に付加抵抗ｒａ０〜ｒｂ４を直列に接続し
て構成される。
動回路の概略構成を示す。図に示すように、本実施例に
係る表示パネル駆動回路は、図１０記載の第４実施例に
おいて、各電源ラインと各アナログスイッチ１００〜１
４１との中間に付加抵抗ｒａ０〜ｒｂ４を直列に接続し
て構成される。
【００４３】その動作原理は、前記の第５実施例と同様
であり、アナログスイッチのオン抵抗のばらつきを高抵
抗値の付加抵抗により小さく抑えるものである。
であり、アナログスイッチのオン抵抗のばらつきを高抵
抗値の付加抵抗により小さく抑えるものである。
【００４４】
【発明の効果】以上説明したように本発明においては、
電位レベルの異なる複数の電源電圧端子に接続される複
数のアナログスイッチの１又は複数を投入状態に選択制
御することにより、投入状態のアナログスイッチの負荷
抵抗分により複数電源電圧が抵抗分圧されて電源電圧の
電位レベル数以上の電圧レベル数を電源電圧として出力
できることとなり、簡略な回路構成で、あるいは従来例
と比べ回路規模を増すことなくさらに多階調の表示パネ
ル駆動ができるという効果を有する。
電位レベルの異なる複数の電源電圧端子に接続される複
数のアナログスイッチの１又は複数を投入状態に選択制
御することにより、投入状態のアナログスイッチの負荷
抵抗分により複数電源電圧が抵抗分圧されて電源電圧の
電位レベル数以上の電圧レベル数を電源電圧として出力
できることとなり、簡略な回路構成で、あるいは従来例
と比べ回路規模を増すことなくさらに多階調の表示パネ
ル駆動ができるという効果を有する。
【００４５】また、各電圧レベル間における電位のばら
つきや各アナログスイッチのオン抵抗のばらつきを極力
抑制して高画質の多階調・多色表示（フルカラー）が可
能となる効果を有する。
つきや各アナログスイッチのオン抵抗のばらつきを極力
抑制して高画質の多階調・多色表示（フルカラー）が可
能となる効果を有する。
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例の回路構成を示す図である
。
。
【図３】本発明の第１実施例の要部の動作を説明する図
である。
である。
【図４】本発明の第１実施例の出力電圧特性を示す図で
ある。
ある。
【図５】本発明の第２実施例の回路構成を示す図である
。
。
【図６】本発明の第２実施例の要部の動作を説明する図
である。
である。
【図７】本発明の第２実施例の出力電圧特性を示す図で
ある。
ある。
【図８】本発明の第２実施例の概略構成を示す図である
。
。
【図９】本発明の第３実施例における電圧セレクタ回路
の構成を示す図である。
の構成を示す図である。
【図１０】本発明の第４実施例の概略構成を示す図であ
る。
る。
【図１１】本発明の第４実施例の要部の動作を説明する
図である。
図である。
【図１２】本発明の第４実施例の出力電圧特性を示す図
である。
である。
【図１３】液晶の透過率−電圧特性を示す図である。
【図１４】本発明の第５実施例の概略構成を示す図であ
る。
る。
【図１５】本発明の第５実施例の要部の動作を説明する
図である。
図である。
【図１６】拡散抵抗を示す図である。
【図１７】イオン打込み抵抗を示す図である。
【図１８】薄膜抵抗を示す図である。
【図１９】本発明の第６実施例の概略構成を示す図であ
る。
る。
【図２０】従来の表示パネルの全体概略構成図である。
【図２１】従来のディジタルドライバ回路の構成を説明
する図である。
する図である。
【図２２】従来例の出力電圧特性を示す図である。
【図２３】従来例の概略構成を示す図である。
【図２４】液晶の印加電圧‐光透過率特性を示す図であ
る。
る。
【図２５】従来のディジタルドライバ回路の課題を説明
する図である。
する図である。
【図２６】従来例におけるアナログスイッチのオン抵抗
値の入力電圧依存性を示す図である。
値の入力電圧依存性を示す図である。
１、１Ａ…スイッチング回路
２…選択手段
１０〜１８…アナログスイッチ
１０Ｎ〜１８Ｎ…インバータ
２０〜２４…電圧セレクタ回路
３１、３２…ラッチ回路
１００〜１４１アナログスイッチ
２００…制御回路
２３１…デコーダ回路
２３２…ＡＮＤ回路
２３３…ＯＲ回路
３００…ＣＰＵ
ＲＯＮ…オン抵抗値
Claims (16)
- 【請求項１】 電位レベルの異なる複数電源の各電圧
端子（Ｖ０ 、Ｖ１ 〜Ｖｎ ）と当該電圧端子（Ｖ０
、Ｖ１ 〜Ｖｎ ）から印加される電圧を表示パネル
側に出力する出力端子（Ｙ）との間に、負荷抵抗分を有
するアナログスイッチ（１０、１１〜１ｎ）を前記電圧
端子（Ｖ０ 、Ｖ１ 〜Ｖｎ ）に対応して複数並列接
続して形成され、入力信号に基づいて前記アナログスイ
ッチ（１０、１１〜１ｎ）を切替え制御する表示パネル
駆動回路において、前記アナログスイッチ（１０、１１
〜１ｎ）の１又は複数を前記入力信号に基づいて投入状
態に選択制御する選択手段（２）を備えることを、特徴
とする表示パネル駆動回路。 - 【請求項２】 前記請求項１記載の表示パネル駆動回
路において、前記選択手段（２）は前記複数のアナログ
スイッチ（１０、１１〜１ｎ）を複数（ｍ）の組に分け
、当該複数（ｍ）の組毎に１又は複数のアナログスイッ
チを投入状態に選択制御することを、特徴とする表示パ
ネル駆動回路。 - 【請求項３】 前記請求項１記載の表示パネル駆動回
路において、前記選択手段（２）は前記複数のアナログ
スイッチ（１０、１１〜１ｎ）を複数（ｍ）の組に分け
、当該複数（ｍ）の組毎に１のアナログスイッチ又は前
記電位レベルが相隣る複数レベルの電圧が印加されるア
ナログスイッチを投入状態に選択制御することを、特徴
とする表示パネル駆動回路。 - 【請求項４】 前記請求項１記載の表示パネル駆動回
路において、前記アナログスイッチ（１０、１１〜１ｎ
）は導電形の異なる二つのトランジスタを、前記電圧端
子（Ｖ０ 、Ｖ１ 〜Ｖｎ ）と出力端子（Ｙ）との間
に並列接続して構成すると共に、前記選択手段（２）か
ら出力される電圧選択信号及び当該電圧選択信号を反転
した反転選択信号を前記導電形の異なる二つのトランジ
スタの制御端子に入力することを、特徴とする表示パネ
ル駆動回路。 - 【請求項５】 前記請求項１記載の表示パネル駆動回
路において、前記アナログスイッチ（１０、１１〜１ｎ
）はＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴ
とを、前記電圧端子（Ｖ０ 、Ｖ１ 〜Ｖｎ ）と出力
端子（Ｙ）との間に並列接続して構成すると共に、前記
選択手段（２）から出力される電圧選択信号及び当該電
圧選択信号を反転した反転選択信号を前記Ｐチャネル又
はＮチャネルの各ＭＯＳＦＥＴのゲート端子に入力する
ことを、特徴とする表示パネル駆動回路。 - 【請求項６】 前記請求項１乃至５のいずれかに記載
の表示パネル駆動回路において、前記アナログスイッチ
（１０，１１〜１ｎ）に直列に付加抵抗（ｒ０、ｒ１
〜ｒｎ ）を接続したことを特徴とする表示パネル駆動
回路。 - 【請求項７】 前記請求項６記載の表示パネル駆動回
路において、前記付加抵抗（ｒ０ 、ｒ１ 〜ｒｎ ）
の値は、前記の負荷抵抗分の値よりも高く設定したこと
を特徴とする表示パネル駆動回路。 - 【請求項８】 前記請求項６または７に記載の表示パ
ネル駆動回路において、前記付加抵抗（ｒ０ 、ｒ１
〜ｒｎ ）は、拡散抵抗方式、イオン打込み抵抗方式又
は薄膜抵抗方式により形成したことを特徴とする表示パ
ネル駆動回路。 - 【請求項９】 電位レベルの異なる複数電源の各電圧
端子（（Ｖ０ 、Ｖ１ 〜Ｖｎ ）と当該電圧端子（Ｖ
０ 、Ｖ１〜Ｖｎ ）から印加される電圧を表示パネル
側に出力する出力端子（Ｙ）との間に、個々の前記電圧
端子（Ｖｉ ：ｉ は０ からｎ までの整数）ごとに
負荷抵抗分を有する複数個のアナログスイッチ（１ｉ０
〜１ｉｋ）を並列接続して形成され、入力信号に基づい
て前記複数個のアナログスイッチ（１００〜１ｎｋ）を
切替え制御する表示パネル駆動回路であって、前記複数
個のアナログスイッチ（１００〜１ｎｋ）の１又は複数
を前記入力信号に基づいて投入状態に選択制御する選択
手段（２）を備えることを、特徴とする表示パネル駆動
回路。 - 【請求項１０】 前記請求項９記載の表示パネル駆動
回路において、前記選択手段（２）は、前記入力信号に
基づいて１つの階調レベルに対応する電圧レベルに対応
した前記アナログスイッチ（１００〜１ｎｋ）の１つを
選択するか、あるいは前記アナログスイッチ（１００〜
１ｎｋ）のうち複数の階調レベルに対応する電圧レベル
に対応した複数個のアナログスイッチを同時に選択し、
当該複数の電圧レベルの電圧差を前記アナログスイッチ
の負荷抵抗で分圧して出力することを特徴とする表示パ
ネル駆動回路。 - 【請求項１１】 前記請求項１０記載の表示パネル駆
動回路において、前記選択手段（２）は、前記入力信号
に基づいて前記アナログスイッチ（１００〜１ｎｋ）の
うち複数の階調レベルに対応する電圧レベルに対応した
複数個のアナログスイッチを同時に選択する場合に、各
階調レベルに対応する前記電圧端子（Ｖ０ 、Ｖ１ 〜
Ｖｎ ）に接続された複数個の前記アナログスイッチの
うち投入状態にする前記アナログスイッチの数を変える
ことにより、合成される負荷抵抗値を変化させ、分圧し
て出力する電圧レベルを変えて駆動することを、特徴と
する表示パネル駆動回路。 - 【請求項１２】 前記請求項９乃至１１のいずれかに
記載の表示パネル駆動回路において、 各階調レベル
に対応する電圧レベルに接続された複数個の前記アナロ
グスイッチの負荷抵抗を異ならせたことを、特徴とする
表示パネル駆動回路。 - 【請求項１３】 前記請求項１２記載の表示パネル駆
動回路において、前記複数個のアナログスイッチの数を
２個とし、その負荷抵抗の値の比を１対２とすることを
、特徴とする表示パネル駆動回路。 - 【請求項１４】 前記請求項９乃至１３のいずれかに
記載の表示パネル駆動回路において、 前記複数個の
アナログスイッチ（１００〜１ｎｋ）に直列に付加抵抗
（ｒ００〜ｒｎｋ）を接続したことを、特徴とする表示
パネル駆動回路。 - 【請求項１５】 前記請求項１４記載の表示パネル駆
動回路において、前記付加抵抗（ｒ００〜ｒｎｋ）の値
は、前記複数個のアナログスイッチ（１００〜１ｎｋ）
の負荷抵抗の値よりも高く設定したことを、特徴とする
表示パネル駆動回路。 - 【請求項１６】 前記請求項１４または１５に記載の
表示パネル駆動回路において、前記付加抵抗（ｒ００〜
ｒｎｋ）は、拡散抵抗方式、イオン打込み抵抗方式又は
薄膜抵抗方式により形成したことを、特徴とする表示パ
ネル駆動回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116036A JP2659473B2 (ja) | 1990-09-28 | 1991-05-21 | 表示パネル駆動回路 |
| DE69123533T DE69123533D1 (de) | 1990-09-28 | 1991-09-27 | Steuerschaltung für eine Flüssigkristallanzeige |
| EP91308863A EP0478371B1 (en) | 1990-09-28 | 1991-09-27 | Liquid crystal display driver circuitry |
| US07/766,132 US5196738A (en) | 1990-09-28 | 1991-09-27 | Data driver circuit of liquid crystal display for achieving digital gray-scale |
| KR1019910016970A KR960001979B1 (ko) | 1990-09-28 | 1991-09-28 | 디지탈 그레이 스케일용 액정 디스플레이 데이타 드라이버 회로 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25930090 | 1990-09-28 | ||
| JP2-259300 | 1990-09-28 | ||
| JP3116036A JP2659473B2 (ja) | 1990-09-28 | 1991-05-21 | 表示パネル駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04226422A true JPH04226422A (ja) | 1992-08-17 |
| JP2659473B2 JP2659473B2 (ja) | 1997-09-30 |
Family
ID=26454426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3116036A Expired - Fee Related JP2659473B2 (ja) | 1990-09-28 | 1991-05-21 | 表示パネル駆動回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5196738A (ja) |
| EP (1) | EP0478371B1 (ja) |
| JP (1) | JP2659473B2 (ja) |
| KR (1) | KR960001979B1 (ja) |
| DE (1) | DE69123533D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006047943A (ja) * | 2004-07-02 | 2006-02-16 | Nec Electronics Corp | 階調電圧選択回路、ドライバ回路、液晶駆動回路、液晶表示装置 |
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