JPH0422177A - 回路内蔵受光素子の製造方法 - Google Patents
回路内蔵受光素子の製造方法Info
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- JPH0422177A JPH0422177A JP2128166A JP12816690A JPH0422177A JP H0422177 A JPH0422177 A JP H0422177A JP 2128166 A JP2128166 A JP 2128166A JP 12816690 A JP12816690 A JP 12816690A JP H0422177 A JPH0422177 A JP H0422177A
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- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 abstract description 9
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- 239000013078 crystal Substances 0.000 abstract description 2
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- 238000009792 diffusion process Methods 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は高速かつ高感度の回路内蔵受光素子に関するも
のであるっ (従来の技術) 受光素子は各1の回路に使用されるが、半導体化され、
部品としての高機能化、小型化の要求に伴って周辺の信
号処理回路と一体化されて、回路内蔵受光素子として、
普及してきているっ回路内蔵受光素子は、−船釣にバイ
ポーラICと同様な工程で製造される。すなわち、例え
ば、P型半導体基板の表面にN+型埋め込み拡散層を形
成した後、その表面′F−N型エピタキンヤル層を成長
させ、その後受光素子部と信号処理回路部の素子間の分
癲層を形成した後、各部(てそれぞれの素子を形成する
。従って、受光素子としてホトダイオードを形成した場
合、その部分のエビタキ/ヤル層の厚さは、信号処理回
路のトランジスタのエビタキ/ヤル層と同じ厚さになり
、比抵抗も同じである。
のであるっ (従来の技術) 受光素子は各1の回路に使用されるが、半導体化され、
部品としての高機能化、小型化の要求に伴って周辺の信
号処理回路と一体化されて、回路内蔵受光素子として、
普及してきているっ回路内蔵受光素子は、−船釣にバイ
ポーラICと同様な工程で製造される。すなわち、例え
ば、P型半導体基板の表面にN+型埋め込み拡散層を形
成した後、その表面′F−N型エピタキンヤル層を成長
させ、その後受光素子部と信号処理回路部の素子間の分
癲層を形成した後、各部(てそれぞれの素子を形成する
。従って、受光素子としてホトダイオードを形成した場
合、その部分のエビタキ/ヤル層の厚さは、信号処理回
路のトランジスタのエビタキ/ヤル層と同じ厚さになり
、比抵抗も同じである。
回路内蔵受光素子を高速にするためには、ホトダイオー
ド部のエピタキシャル層の比抵抗を高くして容量を下げ
る必要があるが、そうすると信号処理回路部ンて設けら
れた、例えば、NPN)ランジスタのコレクタ抵抗が増
大し、コレクタ飽和電圧も増大し、回路応答速度も遅く
なるため、前記の構造の1までは高速化することが困難
であったまた、回路内蔵受光素子のホトダイオードの感
度を上げるには、エピタキシャル層を厚くする必9があ
る。しかし、単に厚くしたのでは、ホトダイオードの応
答速度の低下、及び回路部のNPNトランジスタのコレ
クタ抵抗増大による、コレクタ飽和電圧の増大及び回路
応答速度の低下という前記と同じ問題に加え、分離拡散
領域の増大によるチップサイズの拡大という問題があり
、上記の構造の′!2″!では高速化することが困難で
あった前述の問題を解決するため、本出頃人は昭和63
年8月1日出頃の特願昭63−192478号「回路内
蔵受光素子」において次のような発明を行っている。す
なわち、例えばP型の半導体基板の一方の面に凹部を設
け、次にその表面の全面にわたりN型の低比抵抗のエピ
タキシャル層を形成し、さらにその表面の全面に高比抵
抗のN型のエピタキシャル層を形成し、その後表面を工
、ノチング又は研磨により平坦化し、凹部に対応する厚
いエピタキシャル層の部分に受光素子を形成し、凹部を
形成しなかっ九平坦部に対応する薄いエピタキシャル層
VCNPNトランジスタを形成する方法である。
ド部のエピタキシャル層の比抵抗を高くして容量を下げ
る必要があるが、そうすると信号処理回路部ンて設けら
れた、例えば、NPN)ランジスタのコレクタ抵抗が増
大し、コレクタ飽和電圧も増大し、回路応答速度も遅く
なるため、前記の構造の1までは高速化することが困難
であったまた、回路内蔵受光素子のホトダイオードの感
度を上げるには、エピタキシャル層を厚くする必9があ
る。しかし、単に厚くしたのでは、ホトダイオードの応
答速度の低下、及び回路部のNPNトランジスタのコレ
クタ抵抗増大による、コレクタ飽和電圧の増大及び回路
応答速度の低下という前記と同じ問題に加え、分離拡散
領域の増大によるチップサイズの拡大という問題があり
、上記の構造の′!2″!では高速化することが困難で
あった前述の問題を解決するため、本出頃人は昭和63
年8月1日出頃の特願昭63−192478号「回路内
蔵受光素子」において次のような発明を行っている。す
なわち、例えばP型の半導体基板の一方の面に凹部を設
け、次にその表面の全面にわたりN型の低比抵抗のエピ
タキシャル層を形成し、さらにその表面の全面に高比抵
抗のN型のエピタキシャル層を形成し、その後表面を工
、ノチング又は研磨により平坦化し、凹部に対応する厚
いエピタキシャル層の部分に受光素子を形成し、凹部を
形成しなかっ九平坦部に対応する薄いエピタキシャル層
VCNPNトランジスタを形成する方法である。
(発明が解決しようとする課題)
前述の特願昭6g−192473号による方法では、制
比抵抗の例えばN型のエビタそゾヤル層を平坦化すると
き、エツチングによる平坦化技術では、半導体基板の表
面を均一に平坦化することは困難で、半導体基板の表面
VCは突起が残留する。−また、研磨技術による平坦化
においては、高比抵抗エピタキシャル層及び低比抵抗エ
ピタキシャル層の厚さを精度良く研磨することが困難で
あった。
比抵抗の例えばN型のエビタそゾヤル層を平坦化すると
き、エツチングによる平坦化技術では、半導体基板の表
面を均一に平坦化することは困難で、半導体基板の表面
VCは突起が残留する。−また、研磨技術による平坦化
においては、高比抵抗エピタキシャル層及び低比抵抗エ
ピタキシャル層の厚さを精度良く研磨することが困難で
あった。
(課題を解決するだめの手段)
本発明においては前述の課題を解決するため、まず、第
一の導電型の半導体基板の一方の面に凹部を設け、次に
この表面の全面に第二の導電型の低比抵抗のエピタキシ
ャル層を形成し、その後前記の凹部に選択エピタキシャ
ル技術により第二の導電型の高比抵抗のエピタキシャル
層を形成し、低比抵抗エピタキシャル層の表面を含む部
分に信号処理回路を形成し、高比抵抗エピタキシャル層
の表面を含む部分に受光素子を形成した。
一の導電型の半導体基板の一方の面に凹部を設け、次に
この表面の全面に第二の導電型の低比抵抗のエピタキシ
ャル層を形成し、その後前記の凹部に選択エピタキシャ
ル技術により第二の導電型の高比抵抗のエピタキシャル
層を形成し、低比抵抗エピタキシャル層の表面を含む部
分に信号処理回路を形成し、高比抵抗エピタキシャル層
の表面を含む部分に受光素子を形成した。
(作 用)
本発明によれば、エピタキシャル層を平坦化するために
、エツチング又は研磨を行う必要がなく、また、高比抵
抗エピタキシャル層及び低比抵抗エピタキシャル層の精
度を落すことなく、平坦な半導体基板の表面を形成する
ことができる。
、エツチング又は研磨を行う必要がなく、また、高比抵
抗エピタキシャル層及び低比抵抗エピタキシャル層の精
度を落すことなく、平坦な半導体基板の表面を形成する
ことができる。
(実施例)
第1図乃至第5図は本発明の一実施例の各工程を示す略
断面図である。第6図(a)は第5図の次の工程におけ
る要部の略平面図であり、第6図(b’lは第6図(a
)のA−A’断面を含む断面図である。第7図は最終の
工程の略断面図である。
断面図である。第6図(a)は第5図の次の工程におけ
る要部の略平面図であり、第6図(b’lは第6図(a
)のA−A’断面を含む断面図である。第7図は最終の
工程の略断面図である。
まず、第1図に示すように、第一の導電型、例えばP型
の半導体基板lの表面を、例えばS i02膜2及び5
iBN4嗅3により被覆し、凹部形成予定領域の表面部
分20及び信号処理回路形成予定領域の表面部分21の
Si3N4膜8をフォトエツチングにより取り除き、さ
らに凹部形成予定領域の表面部分における5i02膜2
もフォトエツチングにより取り除く。
の半導体基板lの表面を、例えばS i02膜2及び5
iBN4嗅3により被覆し、凹部形成予定領域の表面部
分20及び信号処理回路形成予定領域の表面部分21の
Si3N4膜8をフォトエツチングにより取り除き、さ
らに凹部形成予定領域の表面部分における5i02膜2
もフォトエツチングにより取り除く。
次に第2図に示されるように、凹部形成予定領域に異方
性エツチングを施し、凹部4を形成するっこのときのエ
ツチング深さは、ホトダイオード部の最適のエピタキシ
ャル層の厚さと略々等しくされるう 次に第3図に示されるように、Si3N4膜3をマスク
にして信号処理回路形成予定領域の表面部分21の5i
02膜2をエツチングにより除去し、この部分及び凹部
4の表面KN+型埋め込み拡散層5を形成する。
性エツチングを施し、凹部4を形成するっこのときのエ
ツチング深さは、ホトダイオード部の最適のエピタキシ
ャル層の厚さと略々等しくされるう 次に第3図に示されるように、Si3N4膜3をマスク
にして信号処理回路形成予定領域の表面部分21の5i
02膜2をエツチングにより除去し、この部分及び凹部
4の表面KN+型埋め込み拡散層5を形成する。
次に第4図に示されるよって、S’ i 02嗅2及び
Si3N4膜3をエツチングにより除去した後、全面に
わたりN型低比抵抗エピタキシャル層6を、トランジス
タに最適な条件(例えば、比抵抗lrLL−Mで厚さ3
μm)に形成するっ 次に第5図に示されるよって、表面の全面にわたり5i
02膜7全形成した後、凹部4の底部の5i02膜7を
、異方性エツチングにより除去するっ次に第6図(b)
に示されるように、凹′@4てN型高比抵抗エピタキシ
ャル層8を、選択エピタキシャル成長により形成する。
Si3N4膜3をエツチングにより除去した後、全面に
わたりN型低比抵抗エピタキシャル層6を、トランジス
タに最適な条件(例えば、比抵抗lrLL−Mで厚さ3
μm)に形成するっ 次に第5図に示されるよって、表面の全面にわたり5i
02膜7全形成した後、凹部4の底部の5i02膜7を
、異方性エツチングにより除去するっ次に第6図(b)
に示されるように、凹′@4てN型高比抵抗エピタキシ
ャル層8を、選択エピタキシャル成長により形成する。
その時の条件はホトダイオード部に最適のものとする。
例えば、比抵抗+50ΩGで、厚さはホトダイオード部
に最適な厚さからトランジスタ部に最適な厚さ(N型低
比抵抗エピタキシャル層6の厚さ)を減じたものに略々
等しくされる。このときN型低比抵抗エピタキシャル層
8を成長させた部分の周辺を含む領域の平面図は第6図
(a)のようになる。この第6図(a)のA−A’断面
に沿った部分を含むものが第6図(b)である。この成
長の際、後の工程での全項配線時の段差被覆性向上のた
め、第6図(a)lc示されるような向きに、ファセッ
ト97%発生するように、エピタキシャル成長条件及び
半導体基板Iの結晶面方位を選定するっ 次に第7図に示されるように、平坦部及び7アセツト9
の周辺の5i02膜7をエツチングにより除去し、平坦
部の上部のN型低比抵抗エピタキシャル層6の部分にP
散拡散層12を形成し、さらにその表面にN散拡散層I
3を形成し、NPN)ランジスタを形成する。また、N
型高比抵抗エピタキシャル層8の表面にもP散拡散層1
2を形成する。これはホトダイオードのアノードとなる
。
に最適な厚さからトランジスタ部に最適な厚さ(N型低
比抵抗エピタキシャル層6の厚さ)を減じたものに略々
等しくされる。このときN型低比抵抗エピタキシャル層
8を成長させた部分の周辺を含む領域の平面図は第6図
(a)のようになる。この第6図(a)のA−A’断面
に沿った部分を含むものが第6図(b)である。この成
長の際、後の工程での全項配線時の段差被覆性向上のた
め、第6図(a)lc示されるような向きに、ファセッ
ト97%発生するように、エピタキシャル成長条件及び
半導体基板Iの結晶面方位を選定するっ 次に第7図に示されるように、平坦部及び7アセツト9
の周辺の5i02膜7をエツチングにより除去し、平坦
部の上部のN型低比抵抗エピタキシャル層6の部分にP
散拡散層12を形成し、さらにその表面にN散拡散層I
3を形成し、NPN)ランジスタを形成する。また、N
型高比抵抗エピタキシャル層8の表面にもP散拡散層1
2を形成する。これはホトダイオードのアノードとなる
。
同図においてN型低比抵抗エピタキシャル層6の各素子
間に設けられたP型分離拡散層10.10は、各素子間
を分離し、信号処理回路部及びホトダイオード部のN十
型埋め込み拡散層5からはN型低比抵抗エピタキシャル
層6の表面に達するN型補償拡散層11が形成されてい
る。これらは通常のバイポーラIC製造工程と同様であ
る。このとき、ホトダイオード部のN十型埋め込み拡散
層5の端部のエピタキシャル層表面からの深さは、信号
処理回路部のN十型埋め込み拡散層のエピタキシャル層
表面からの深さと同等であるため、N型補償拡散層11
の形成のための熱処理は、通常のバイポーラICの熱処
理と同等で良い。また素子分離工程の熱処理も同様であ
る。
間に設けられたP型分離拡散層10.10は、各素子間
を分離し、信号処理回路部及びホトダイオード部のN十
型埋め込み拡散層5からはN型低比抵抗エピタキシャル
層6の表面に達するN型補償拡散層11が形成されてい
る。これらは通常のバイポーラIC製造工程と同様であ
る。このとき、ホトダイオード部のN十型埋め込み拡散
層5の端部のエピタキシャル層表面からの深さは、信号
処理回路部のN十型埋め込み拡散層のエピタキシャル層
表面からの深さと同等であるため、N型補償拡散層11
の形成のための熱処理は、通常のバイポーラICの熱処
理と同等で良い。また素子分離工程の熱処理も同様であ
る。
なお、各エピタキシャル層の比抵抗及び厚さは、受光素
子及び信号処理回路の必要とする、それぞれの特性に応
じて適切なものを使用する。
子及び信号処理回路の必要とする、それぞれの特性に応
じて適切なものを使用する。
(発明の効果)
本発明は以上のような構成であるから、エピタキシャル
層を平坦化する必要がないので、半導体基板の表面に突
起を生ずることなく、また低比抵抗及び高比抵抗エピタ
キシャル層のそれぞれの厚さの精変を落すことなく、受
光素子及び信号処理回路の双方に適切な比抵抗及び厚さ
のエピタキシャル層を利用することができる−従って、
高速かつ高感度の回路内蔵受光素子を安定して製造する
ことができる。
層を平坦化する必要がないので、半導体基板の表面に突
起を生ずることなく、また低比抵抗及び高比抵抗エピタ
キシャル層のそれぞれの厚さの精変を落すことなく、受
光素子及び信号処理回路の双方に適切な比抵抗及び厚さ
のエピタキシャル層を利用することができる−従って、
高速かつ高感度の回路内蔵受光素子を安定して製造する
ことができる。
第1図乃至第5図は本発明の一実施例の各工程を示す略
断面図である。第6図(a)は第5図の次の工程におけ
る要部の略平面図であり、第6図(b)は第6図(a)
のA−A’断面を含む略断面図、第7図は最終工程の略
断面図である。 1・・・半導体基板、 2・・5i02膜、3・・・
Si3N4膜、 4 ・凹部、 5・・・N十型埋
め込み拡散層、6 ・低比抵抗N型エピタキシャル層、
7・・・5i02摸、 8・・高比抵抗N型エピタキ
シャル層、9・・7アセソト、 ・P型分離拡散層、 買 !・・・N型補償拡散層、 ■ P型拡散層、 2寸型拡散;― 代1人 福 士 愛 ? 第 ! 図 I 第 第 図 1$5図 第 図 (b)
断面図である。第6図(a)は第5図の次の工程におけ
る要部の略平面図であり、第6図(b)は第6図(a)
のA−A’断面を含む略断面図、第7図は最終工程の略
断面図である。 1・・・半導体基板、 2・・5i02膜、3・・・
Si3N4膜、 4 ・凹部、 5・・・N十型埋
め込み拡散層、6 ・低比抵抗N型エピタキシャル層、
7・・・5i02摸、 8・・高比抵抗N型エピタキ
シャル層、9・・7アセソト、 ・P型分離拡散層、 買 !・・・N型補償拡散層、 ■ P型拡散層、 2寸型拡散;― 代1人 福 士 愛 ? 第 ! 図 I 第 第 図 1$5図 第 図 (b)
Claims (1)
- 1 第一の導電型の半導体基板の一方の表面に凹部を形
成し、凹部と凹部以外の平坦部の全面に第二の導電型の
低比抵抗エピタキシャル層を形成し、凹部の前記のエピ
タキシャル層の表面に第二の導電型の高比抵抗エピタキ
シャル層を形成し、低比抵抗エピタキシャル層の表面を
含む部分に信号処理回路を形成し、高比抵抗のエピタキ
シャル層の表面を含む部分に受光素子を形成することを
特徴とする回路内蔵受光素子の製造方法
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2128166A JPH0422177A (ja) | 1990-05-17 | 1990-05-17 | 回路内蔵受光素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2128166A JPH0422177A (ja) | 1990-05-17 | 1990-05-17 | 回路内蔵受光素子の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0422177A true JPH0422177A (ja) | 1992-01-27 |
Family
ID=14978031
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2128166A Pending JPH0422177A (ja) | 1990-05-17 | 1990-05-17 | 回路内蔵受光素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0422177A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0774384A (ja) * | 1993-07-08 | 1995-03-17 | Sumitomo Electric Ind Ltd | 光電子集積回路及びその製造方法 |
JP2008306155A (ja) * | 2007-06-08 | 2008-12-18 | Dongbu Hitek Co Ltd | イメージセンサ及びその製造方法 |
US7973326B2 (en) | 2007-06-29 | 2011-07-05 | Huga Optotech Inc. | Semiconductor structure combination for epitaxy of semiconductor optoelectronic device |
-
1990
- 1990-05-17 JP JP2128166A patent/JPH0422177A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0774384A (ja) * | 1993-07-08 | 1995-03-17 | Sumitomo Electric Ind Ltd | 光電子集積回路及びその製造方法 |
JP2008306155A (ja) * | 2007-06-08 | 2008-12-18 | Dongbu Hitek Co Ltd | イメージセンサ及びその製造方法 |
US7973326B2 (en) | 2007-06-29 | 2011-07-05 | Huga Optotech Inc. | Semiconductor structure combination for epitaxy of semiconductor optoelectronic device |
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