JPH04220729A - Information processor - Google Patents
Information processorInfo
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- JPH04220729A JPH04220729A JP2412395A JP41239590A JPH04220729A JP H04220729 A JPH04220729 A JP H04220729A JP 2412395 A JP2412395 A JP 2412395A JP 41239590 A JP41239590 A JP 41239590A JP H04220729 A JPH04220729 A JP H04220729A
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- JP
- Japan
- Prior art keywords
- data
- register
- write
- address
- register file
- Prior art date
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- 230000010365 information processing Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 2
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- Retry When Errors Occur (AREA)
Abstract
Description
【0001】0001
【技術分野】本発明は情報処理装置に関し、特に情報処
理装置において用いられるレジスタファイルに格納され
たデータのエラーチェックに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus, and more particularly to error checking of data stored in a register file used in an information processing apparatus.
【0002】0002
【従来技術】従来、情報処理装置においては、レジスタ
ファイルに格納されたデータの正当性が、該データのレ
ジスタファイルからの読出し時に実行されるパリティチ
ェックによってのみ保証されていた。2. Description of the Related Art Conventionally, in an information processing apparatus, the validity of data stored in a register file has been guaranteed only by a parity check executed when the data is read from the register file.
【0003】このような従来の情報処理装置では、レジ
スタファイルから読出されたデータにパリティエラーが
検出されても、そのエラーが該データのレジスタファイ
ルへの書込み時に起きた故障に原因するものであっても
、該データをレジスタファイルに書込んでから時間が経
過しているために故障を起こしたときの状態が分からな
い。そのため、故障が起きた原因を究明することが困難
となり、原因究明に時間がかかるという欠点がある。In such conventional information processing devices, even if a parity error is detected in data read from a register file, the error is not caused by a failure that occurred when the data was written to the register file. However, since some time has passed since the data was written to the register file, the state at the time of the failure is unknown. Therefore, it becomes difficult to investigate the cause of the failure, and there is a drawback that it takes time to investigate the cause.
【0004】0004
【発明の目的】本発明は上記のような従来のものの欠点
を除去すべくなされたもので、レジスタファイルへのデ
ータの書込み時に発生した故障を早期に検出することが
でき、故障原因の解析を容易に行うことができる情報処
理装置の提供を目的とする。[Object of the Invention] The present invention has been made in order to eliminate the above-mentioned drawbacks of the conventional system, and it is possible to detect failures that occur when writing data to a register file at an early stage, and to analyze the cause of the failure. The purpose of the present invention is to provide an information processing device that can easily perform processing.
【0005】[0005]
【発明の構成】本発明による情報処理装置は、レジスタ
ファイルにデータが書込まれるとき、前記データを保持
するデータ保持手段と、前記レジスタファイルに前記デ
ータが書込まれるとき、前記データの書込みアドレスを
保持するアドレス保持手段と、前記レジスタファイルに
前記データが書込まれた直後に、前記アドレス保持手段
に保持された前記書込みアドレスによって前記レジスタ
ファイルから読出されたデータと、前記データ保持手段
に保持された前記データとを比較する比較手段とを有す
ることを特徴とする。SUMMARY OF THE INVENTION An information processing apparatus according to the present invention includes a data holding means for holding the data when the data is written to the register file, and a write address of the data when the data is written to the register file. address holding means for holding the data; immediately after the data is written in the register file, data read from the register file by the write address held in the address holding means; and data held in the data holding means. and comparing means for comparing the data with the data obtained.
【0006】[0006]
【実施例】次に、本発明の一実施例について図面を参照
して説明する。[Embodiment] Next, an embodiment of the present invention will be described with reference to the drawings.
【0007】図1は本発明の一実施例の構成を示すブロ
ック図である。図において、レジスタファイル8にデー
タを書込むときには、書込みデータ100 が書込みデ
ータレジスタ1に、書込みアドレス101 が書込みア
ドレスレジスタ2に、書込み指示103 が書込み指示
レジスタ4に夫々保持される。また、レジスタファイル
8からデータを読出すときには、読出しアドレス102
が読出しアドレスレジスタ3に保持される。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In the figure, when writing data to register file 8, write data 100 is held in write data register 1, write address 101 is held in write address register 2, and write instruction 103 is held in write instruction register 4, respectively. Furthermore, when reading data from the register file 8, the read address 102
is held in the read address register 3.
【0008】読出しアドレスレジスタ5は書込みアドレ
スレジスタ2からの書込みアドレス105 を保持し、
そのアドレスを次のクロックサイクルで読出しアドレス
108 としてレジスタファイル8に出力する。また、
書込み指示レジスタ6は書込み指示レジスタ4からの書
込み指示107 を保持し、その保持内容を次のクロッ
クサイクルで書込み指示109 としてマスク付き比較
器9に出力する。
さらに、書込みデータレジスタ7は書込みデータレジス
タ1からの書込みデータ104 を保持し、そのデータ
を次のクロックサイクルで書込みデータ110 として
マスク付き比較器9に出力する。The read address register 5 holds the write address 105 from the write address register 2,
The address is output to the register file 8 as a read address 108 in the next clock cycle. Also,
The write instruction register 6 holds the write instruction 107 from the write instruction register 4, and outputs the held contents to the masked comparator 9 as a write instruction 109 in the next clock cycle. Furthermore, write data register 7 holds write data 104 from write data register 1, and outputs the data as write data 110 to masked comparator 9 in the next clock cycle.
【0009】レジスタファイル8は書込み指示レジスタ
4から書込み指示107 が入力されると、書込みアド
レスレジスタ2からの書込みアドレス105 が示す番
地に書込みデータレジスタ1からの書込みデータ104
を書込む。
また、レジスタファイル8は読出しアドレスレジスタ3
から読出しアドレス106 が入力されると、該アドレ
スによって指定された番地から読出されたデータを読出
しデータ112 として外部に送出する。一方、レジス
タファイル8は読出しアドレジスタ5から読出しアドレ
ス108 が入力されると、該アドレスによって指定さ
れた番地から読出されたデータを読出しデータ111
としてマスク付き比較器9に送出する。When the write instruction 107 is input from the write instruction register 4, the register file 8 writes the write data 104 from the write data register 1 to the address indicated by the write address 105 from the write address register 2.
Write. Also, the register file 8 is the read address register 3.
When a read address 106 is input from , the data read from the address specified by the address is sent to the outside as read data 112 . On the other hand, when the register file 8 receives the read address 108 from the read address register 5, it reads the data read from the address specified by the address and reads the read data 111.
It is sent to the masked comparator 9 as
【0010】マスク付き比較器9は読出しアドレスレジ
スタ5からの読出しアドレス108 によってレジスタ
ファイル8から読出された読出しデータ111 と、書
込みデータレジスタ7からの書込みデータ110 とを
比較し、その比較結果113 を読出しアドレスレジス
タ5と書込み指示レジスタ6と書込みデータレジスタ7
とに夫々出力する。The masked comparator 9 compares the read data 111 read from the register file 8 according to the read address 108 from the read address register 5 with the write data 110 from the write data register 7, and reads the comparison result 113. Read address register 5, write instruction register 6, and write data register 7
Output each.
【0011】次に、図1を用いて本発明の一実施例の動
作について説明する。まず、書込みデータレジスタ1に
書込みデータ100 が、書込みアドレスレジスタ2に
書込みアドレス101 が、書込み指示レジスタ4に論
理“1”が夫々セットされてクロックが供給されると、
書込みアドレスレジスタ2からの書込みアドレス105
が示すレジスタファイル8の番地に書込みデータレジ
スタ1からの書込みデータ104 が書込まれる。Next, the operation of one embodiment of the present invention will be explained using FIG. First, when write data 100 is set in write data register 1, write address 101 is set in write address register 2, and logic "1" is set in write instruction register 4, a clock is supplied.
Write address 105 from write address register 2
Write data 104 from write data register 1 is written to the address of register file 8 indicated by .
【0012】このとき同時に、書込みデータレジスタ1
からの書込みデータ104 が書込みデータレジスタ7
に、書込みアドレスレジスタ2からの書込みアドレス1
05 が読出しアドレスレジスタ5に、書込み指示レジ
スタ4からの書込み指示107 が書込み指示レジスタ
6に夫々保持される。At the same time, write data register 1
Write data 104 from write data register 7
, write address 1 from write address register 2
05 is held in the read address register 5, and the write instruction 107 from the write instruction register 4 is held in the write instruction register 6.
【0013】書込みデータレジスタ1からの書込みデー
タ104 がレジスタファイル8に書込まれた次のクロ
ックサイクルでは、読出しアドレスレジスタ5からの読
出しアドレス108 がレジスタファイル8に出力され
る。これにより、レジスタファイル8からデータが読出
され、読出しデータ111 としてマスク付き比較器9
に送出される。同時に、書込みデータレジスタ7からマ
スク付き比較器9に書込みデータ110 が送出される
ので、マスク付き比較器9ではレジスタファイル8から
の読出しデータ111 と書込みデータレジスタ7から
の書込みデータ110 とを比較する。すなわち、マス
ク付き比較器9ではレジスタファイル8に書込んでから
直ぐに読出された読出しデータ111 と、レジスタフ
ァイル8に書込まれた書込みデータ100 とが比較さ
れることになる。In the next clock cycle after write data 104 from write data register 1 is written to register file 8, read address 108 from read address register 5 is output to register file 8. As a result, data is read from the register file 8, and as read data 111, the masked comparator 9
sent to. At the same time, the write data 110 is sent from the write data register 7 to the masked comparator 9, so the masked comparator 9 compares the read data 111 from the register file 8 with the write data 110 from the write data register 7. . That is, the masked comparator 9 compares the read data 111 that is read immediately after being written to the register file 8 and the write data 100 written to the register file 8.
【0014】マスク付き比較器9ではその比較結果が不
一致を示し、かつ書込み指示レジスタ6からの書込み指
示109 が論理“1”であれば、比較結果113 と
して論理“1”を読出しアドレスレジスタ5と書込み指
示レジスタ6と書込みデータレジスタ7とに夫々出力す
る。これにより、読出しアドレスレジスタ5にはマスク
付き比較器9で不一致が検出された書込みアドレス10
1 がホールドされる。また、書込み指示レジスタ6に
はマスク付き比較器9で不一致が検出された書込み指示
103 がホールドされる。さらに、書込みデータレジ
スタ7にはマスク付き比較器9で不一致が検出された書
込みデータ100 がホールドされる。In the masked comparator 9, if the comparison result shows a mismatch and the write instruction 109 from the write instruction register 6 is logic "1", a logic "1" is read out as the comparison result 113 and the address register 5 and the write instruction 109 are logic "1". It is output to write instruction register 6 and write data register 7, respectively. As a result, the read address register 5 stores the write address 10 where the masked comparator 9 detected a mismatch.
1 is held. Further, the write instruction register 6 holds the write instruction 103 whose mismatch is detected by the masked comparator 9. Further, the write data register 7 holds the write data 100 whose mismatch is detected by the masked comparator 9.
【0015】よって、マスク付き比較器9の比較結果に
よって、レジスタファイル8にデータが書込まれた際の
故障を早期に検出することができる。また、読出しアド
レスレジスタ5と書込み指示レジスタ6と書込みデータ
レジスタ7とに夫々ホールドされた内容によって、故障
原因の解析を容易に行うことができる。Therefore, based on the comparison result of the masked comparator 9, a failure when data is written to the register file 8 can be detected at an early stage. Furthermore, the cause of the failure can be easily analyzed based on the contents held in the read address register 5, write instruction register 6, and write data register 7, respectively.
【0016】このように、レジスタファイル8に書込ま
れ、かつ書込みデータレジスタ7に保持されたデータと
、レジスタファイル8に書込まれた直後に同じアドレス
から読出されたデータとをマスク付き比較器9で比較す
るようにすることによって、レジスタファイル8へのデ
ータの書込み時に発生した故障を早期に検出することが
でき、故障原因の解析を容易に行うことができる。In this way, the data written to the register file 8 and held in the write data register 7 and the data read from the same address immediately after being written to the register file 8 are compared using a masked comparator. 9, a failure that occurs when writing data to the register file 8 can be detected early, and the cause of the failure can be easily analyzed.
【0017】[0017]
【発明の効果】以上説明したように本発明によれば、レ
ジスタファイルにデータを書込んだ次のクロックサイク
ルで該データを読出し、該データとレジスタファイルに
書込んだデータとを比較するようにすることによって、
レジスタファイルへのデータの書込み時に発生した故障
を早期に検出することができ、故障原因の解析を容易に
行うことができるという効果がある。[Effects of the Invention] As explained above, according to the present invention, data is read out in the next clock cycle after data is written to the register file, and the data is compared with the data written to the register file. By,
This has the advantage that a failure that occurs when writing data to a register file can be detected early, and the cause of the failure can be easily analyzed.
【図1】本発明の一実施例の構成を示すブロック図であ
る。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
5 読出しアドレスレジスタ 6 書込み指示レジスタ 7 書込みデータレジスタ 8 レジスタファイル 9 マスク付き比較器 5 Read address register 6 Write instruction register 7 Write data register 8 Register file 9 Comparator with mask
Claims (1)
るとき、前記データを保持するデータ保持手段と、前記
レジスタファイルに前記データが書込まれるとき、前記
データの書込みアドレスを保持するアドレス保持手段と
、前記レジスタファイルに前記データが書込まれた直後
に、前記アドレス保持手段に保持された前記書込みアド
レスによって前記レジスタファイルから読出されたデー
タと、前記データ保持手段に保持された前記データとを
比較する比較手段とを有することを特徴とする情報処理
装置。1. Data holding means for holding the data when the data is written to the register file; and address holding means for holding the write address of the data when the data is written to the register file. Immediately after the data is written to the register file, the data read from the register file by the write address held in the address holding means is compared with the data held in the data holding means. An information processing device comprising: comparison means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2412395A JPH04220729A (en) | 1990-12-20 | 1990-12-20 | Information processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2412395A JPH04220729A (en) | 1990-12-20 | 1990-12-20 | Information processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04220729A true JPH04220729A (en) | 1992-08-11 |
Family
ID=18521239
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2412395A Pending JPH04220729A (en) | 1990-12-20 | 1990-12-20 | Information processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04220729A (en) |
-
1990
- 1990-12-20 JP JP2412395A patent/JPH04220729A/en active Pending
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