JPH03139738A - Information processor - Google Patents
Information processorInfo
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- JPH03139738A JPH03139738A JP1278955A JP27895589A JPH03139738A JP H03139738 A JPH03139738 A JP H03139738A JP 1278955 A JP1278955 A JP 1278955A JP 27895589 A JP27895589 A JP 27895589A JP H03139738 A JPH03139738 A JP H03139738A
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- address
- absolute
- logical address
- range
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- Pending
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- 238000001514 detection method Methods 0.000 claims description 14
- 230000010365 information processing Effects 0.000 claims description 9
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
Abstract
Description
【発明の詳細な説明】
技術分野
本発明は情報処理装置に関し、特に情報処理装置のデバ
グ機能に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field The present invention relates to an information processing device, and particularly to a debug function of the information processing device.
従来技術
従来、この種の情報処理装置においては、ソフトウェア
やファームウェアの誤りを検出するために、その誤りか
ら予想される論理アドレスの範囲をデバグ開始論理アド
レスレジスタとデバグ終端論理アドレスレジスタとに設
定し、データの論理アドレスレジスタの内容をそれらア
ト・レスレジスタの内容と比較し、
デバグ開始論理アドレス
≦論理アドレス≦
デバグ終端論理アドレス
であれば、デバグ検出信号を発生していた。Prior Art Conventionally, in this type of information processing device, in order to detect errors in software or firmware, a range of logical addresses expected from the error is set in a debug start logical address register and a debug end logical address register. The contents of the logical address register of the data are compared with the contents of these address registers, and if the debug start logical address ≦ logical address ≦ debug end logical address, a debug detection signal is generated.
このような従来の情報処理装置では、ソフトウェアやフ
ァームウェアの誤りを検出するためのアドレスの範囲を
論理アドレスにより設定していたので、メモリ上にある
データの誤りや、アドレス変換回路のファームウェアの
誤りが発生するｉｉＪ能性があるときでも、絶対アドレ
スの範囲を設定して比較することができなかったため、
デバグ機能の範囲が狭いという欠点がある。In such conventional information processing devices, the address range for detecting errors in software or firmware is set using logical addresses, so errors in data in memory or errors in the firmware of the address conversion circuit are detected. Even when there was a possibility of occurrence, it was not possible to set a range of absolute addresses and compare them.
The drawback is that the range of debugging functions is narrow.
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、デバグ機能の範囲を広げることができる
情報処理装置の提供を目的とする。OBJECTS OF THE INVENTION The present invention has been made to eliminate the above-mentioned drawbacks of the conventional devices, and an object of the present invention is to provide an information processing device that can widen the range of debugging functions.
発明の構成
本発明による情報処理装置は、デバグを行う範囲を示す
論理アドレスを保持する第１および第２の論理アドレス
保持手段と、実行される命令の論理アドレスが前記第１
および第２の論理アドレス保持手段に保持された論理ア
ドレスにより示される範囲内にあるか否かを検出する第
１の検出手段とを有する情報処理装置であって、前記デ
バグを行う範囲を示す絶対アドレスを保持する第１およ
び第２の絶対アドレス保持手段と、前記実行される命令
の論理アドレスから変換された絶対アドレスが前記第１
および第２の絶対アドレス保持手段に保持された絶対ア
ドレスにより示される範囲内にあるか否かを検出する第
２の検出手段と、前記第１および第２の検出手段に各々
前記デバグを行う範囲内にあるか否かの検出を指示する
モードレジスタとを設け、前記モードレジスタの内容に
応じて前記第１および第２の検出手段により前記実行さ
れる命令が前記デバグを行う範囲内にあるか否かを検出
するようにしたことを特徴とする。Structure of the Invention The information processing apparatus according to the present invention includes first and second logical address holding means that hold logical addresses indicating a range to be debugged, and a logical address of an instruction to be executed that is stored in the first and second logical address holding means.
and a first detection means for detecting whether or not the logical address is within the range indicated by the logical address held in the second logical address holding means, the information processing apparatus having an absolute value indicating the range to be debugged. first and second absolute address holding means for holding addresses, and an absolute address converted from the logical address of the instruction to be executed is stored in the first
and a second detection means for detecting whether or not the absolute address is within the range indicated by the absolute address held in the second absolute address holding means, and a range for performing the debugging on each of the first and second detection means. a mode register for instructing detection of whether or not the instruction is within the debugging range; It is characterized in that it detects whether or not it is.
実施例
次に、本発明の一実施例について図面を参照して説明す
る。Embodiment Next, an embodiment of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、論理アドレス作成回路１は命令語１０
１よりデータの論理アドレス＋０２を作成し、論理アド
レスレジスタ２に送出する。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In the figure, the logical address generation circuit 1 has an instruction word 10
A data logical address +02 is created from 1 and sent to the logical address register 2.
論理アドレスレジスタ２は論理アドレス作成回路１から
の論理アドレス１０２を保持し、それを論理アドレス１
０３として論理アドレス比較回路５およびアドレス変換
回路６に送出する。The logical address register 2 holds the logical address 102 from the logical address generation circuit 1 and assigns it to the logical address 1.
03 to the logical address comparison circuit 5 and address conversion circuit 6.
デバグ開始論理アドレスレジスタ３には図示せぬスキャ
ンパスによりデバグ開始論理アドレスが設定され、この
デバグ開始論理アドレス２０１は論理アドレス比較回路
５に送られる。A debug start logical address is set in the debug start logical address register 3 by a scan path (not shown), and this debug start logical address 201 is sent to the logical address comparison circuit 5.
デバグ終端論理アドレスレジスタ４にはスキャンパスに
よりデバグ終端論理アドレスが設定され、このデバグ終
端論理アドレス２０２は論理アドレス比較回路５に送ら
れる。A debug end logical address is set in the debug end logical address register 4 by the scan path, and this debug end logical address 202 is sent to the logical address comparison circuit 5.
論理アドレス比較回路５はデバグモードレジスタ１１か
ら論理アドレスモード信号２０５が入力されたとき、論
理アドレスレジスタ２からの論理アドレス１０３がデバ
グ開始論理アドレスレジスタ３に設定されたデバグ開始
論理アドレス２０１ と、デバグ終端論理アドレスレジ
スタ４に設定されたデバグ終端論理アドレス２０２とに
より示される範囲内にあるか否かを検出し、その検出結
果をデバグ検出信号３０１として出力する。When the logical address mode signal 205 is input from the debug mode register 11, the logical address comparison circuit 5 compares the logical address 103 from the logical address register 2 with the debug start logical address 201 set in the debug start logical address register 3, and debugs. It is detected whether or not it is within the range indicated by the debug end logical address 202 set in the end logical address register 4, and the detection result is output as a debug detection signal 301.
アドレス変換回路６は論理アドレスレジスタ２からの論
理アドレス１０３より絶対アドレス＋０４を作成して絶
対アドレスレジスタ７に送出する。The address conversion circuit 6 creates an absolute address +04 from the logical address 103 from the logical address register 2 and sends it to the absolute address register 7.
絶対アドレスレジスタ７はアドレス変換回路６で作成さ
れた絶対アドレス１０４を保持し、これを絶対アドレス
［０５として絶対アドレス比較回路１０に送出する。The absolute address register 7 holds the absolute address 104 created by the address conversion circuit 6, and sends it to the absolute address comparison circuit 10 as the absolute address [05.
デバグ開始絶対アドレスレジスタ８にはスキャンパスに
よりデバグ開始絶対アドレスが設定され、このデバグ開
始絶対アドレス２０３は絶対アドレス比較回路１０に送
られる。A debug start absolute address is set in the debug start absolute address register 8 by the scan path, and this debug start absolute address 203 is sent to the absolute address comparison circuit 10.
デバグ終端絶対アドレスレジスタ９はスキャンパスによ
りデバグ終端絶対アドレスが設定され、このデバグ終端
絶対アドレス２０４は絶対アドレス比較回路１０に送ら
れる。A debug end absolute address is set in the debug end absolute address register 9 by the scan path, and this debug end absolute address 204 is sent to the absolute address comparison circuit 10.
絶対アドレス比較回路１０はデバグモードレジスタ１１
から絶対アドレスモード信号２０６が入力されたとき、
絶対アドレスレジスタ７からの絶対アドレス１０５がデ
バグ開始絶対アドレスレジスタ８に設定されたデバグ開
始絶対アドレス２０３と、デバク終端絶対アドレスレジ
スタ９に設定されたデバグ終端絶対アドレス２０４とに
より示される範囲内にあるか否かを検出し、その検出結
果をデバグ検出信号３０２として出力する。The absolute address comparison circuit 10 is a debug mode register 11
When the absolute address mode signal 206 is input from
The absolute address 105 from the absolute address register 7 is within the range indicated by the debug start absolute address 203 set in the debug start absolute address register 8 and the debug end absolute address 204 set in the debug end absolute address register 9. The detection result is output as a debug detection signal 302.
デバグモードレジスタ１１にはデバグ機能が有効か否か
を制御するためのモード情報がスキャンパスにより設定
され、論理アドレスで比較する場合には論理アドレスモ
ードが設定され、絶対アドレスで比較する場合には絶対
アドレスモードが設定され、論理アドレスおよび絶対ア
ドレスモードの両方で比較する場合には論理アドレスモ
ードおよび絶対アドレスモードの両方が設定される。Mode information for controlling whether the debug function is enabled or not is set in the debug mode register 11 by the scan path, and a logical address mode is set when comparing by logical address, and when comparing by absolute address, the mode information is set by the scan path. Absolute address mode is set, and when comparing in both logical address mode and absolute address mode, both logical address mode and absolute address mode are set.
次に、第１図を用いて本発明の一実施例の動作について
説明する。Next, the operation of one embodiment of the present invention will be explained using FIG.
命令語１０１が人力されると、論理アドレス作成回路１
はデータの論理アドレス１０２を作成し、その論理アド
レス１０２を論理アドレスレジスタ２に格納する。When the command word 101 is input manually, the logical address generation circuit 1
creates a logical address 102 for data and stores the logical address 102 in the logical address register 2.
このとき、スキャンパスによりデバグモードレジスタ１
１に論理アドレスモードが設定されている場合には論理
アドレス比較回路５に論理アドレスモード信号２０５が
出力されるので、論理アドレス比較回路５は論理アドレ
スレジスタ２からの論理アドレス１０３と、デバグ開始
論理アドレスレジスタ３のデバグ開始論理アドレス２０
１と、デバグ終端論理アドレスレジスタ４のデバグ終端
論理アドレス２０２とを比較し、
デバグ開始論理アドレス２０１
≦論理アドレス１０３≦
デバグ終端論理アドレス２０２
であれば、デバグ検出信号３０１を発生する。At this time, depending on the scan path, debug mode register 1
When the logical address mode is set to 1, the logical address mode signal 205 is output to the logical address comparison circuit 5, so the logical address comparison circuit 5 receives the logical address 103 from the logical address register 2 and the debug start logic. Debugging start logical address 20 of address register 3
1 and the debug end logical address 202 of the debug end logical address register 4, and if debug start logical address 201≦logical address 103≦debug end logical address 202, a debug detection signal 301 is generated.
その後、論理アドレスレジスタ２からの論理アドレス１
０８はアドレス変換回路６により絶対アドレス１０４に
変換され、この絶対アドレス［０４は絶対アドレスレジ
スタ７に格納される。Then logical address 1 from logical address register 2
08 is converted into an absolute address 104 by the address conversion circuit 6, and this absolute address [04 is stored in the absolute address register 7.
このとき、スキャンパスによりデバグモードレジスタ１
１に絶対アドレスモードが設定されている場合には、絶
対アドレス比較回路１０に絶対アドレスモード信号２０
６が出力されるので、絶対アドレス比較回路１０は絶対
アドレスレジスタ７からの絶対アドレス１０５と、デバ
グ開始絶対アドレスレジスタ８のデバグ開始絶対アドレ
ス２０３と、デバグ終端絶対アドレスレジスタ９のデバ
グＰ［絶対アドレス２０４とを比較し、
デバグ開始絶対アドレス２０３
≦絶対アドレス同５≦
デバグ終端絶対アドレス２０４
であれば、デバグ検出信号３０２を発生する。At this time, depending on the scan path, debug mode register 1
If the absolute address mode is set to 1, the absolute address comparison circuit 10 receives the absolute address mode signal 20.
6 is output, the absolute address comparison circuit 10 outputs the absolute address 105 from the absolute address register 7, the debug start absolute address 203 of the debug start absolute address register 8, and the debug P [absolute address] of the debug end absolute address register 9. 204, and if debug start absolute address 203≦absolute address 5≦debug end absolute address 204, a debug detection signal 302 is generated.
このように、ソフトウェアやファームウェアの誤りを検
出するために絶対アドレスで比較する必要があれば、デ
バグ開始絶対アドレスレジスタ８およびデバグ終端絶対
アドレスレジスタ９に絶対アドレスの範囲を設定し、か
つデバグモードレジスタ１１に絶対アドレスモードを設
定して絶対アドレス比較回路１０でその絶対アドレスの
範囲内にあるか否かを検出するようにすることによって
、メモリ（図示せず）上にあるデータの誤りや、アドレ
ス変換回路６のファームウェアの誤りが発生する可能性
があるときても、論理アドレスの範囲の設定と同様に絶
対アドレスの範囲を設定することができるので、デバグ
機能の範囲を広げることかできる。In this way, if it is necessary to compare absolute addresses to detect software or firmware errors, set the absolute address range in the debug start absolute address register 8 and the debug end absolute address register 9, and set the absolute address range in the debug mode register. By setting the absolute address mode to 11 and having the absolute address comparison circuit 10 detect whether or not the address is within the range of the absolute address, errors in data on the memory (not shown) and address Even when there is a possibility that an error may occur in the firmware of the conversion circuit 6, the range of absolute addresses can be set in the same way as the range of logical addresses, so the range of debugging functions can be expanded.
発明の詳細
な説明したように本発明によれば、ソフトウェアやファ
ームウェアの誤りを検出するために絶対アドレスで比較
する必要があるときには、絶対アドレスでも範囲を設定
できるようにすることにより、デバグ機能の範囲を広げ
ることができるという効果がある。DETAILED DESCRIPTION OF THE INVENTION According to the present invention, when it is necessary to compare absolute addresses to detect errors in software or firmware, the debug function can be improved by making it possible to set a range using absolute addresses. This has the effect of expanding the range.
第１図は本発明の一実施例の構成を示すブロック図であ
る。
主要部分の符号の説明
１・・・・・・論理アドレス作成回路
３・・・・・・デバグ開始論理アドレスレジスタ４・・
・・・・デバグ終端論理アドレスレジスタ５・・・・・
・論理アドレス比較回路
６・・・・・・アドレス変換回路
８・・・・・・デバグ開始絶対アドレスレジスタ９・・
・・・・デバグ終端絶対アドレスレジスタ０
１
Ｏ・・・・・・絶対ア
ドレス比較回路
１・・・・・・デバグモードレジスタFIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. Explanation of symbols of main parts 1...Logical address creation circuit 3...Debug start logical address register 4...
...Debug termination logical address register 5...
・Logical address comparison circuit 6...Address conversion circuit 8...Debug start absolute address register 9...
...Debug end absolute address register 0 1 O ...Absolute address comparison circuit 1 ...Debug mode register
Claims (1)
第１および第２の論理アドレス保持手段と、実行される
命令の論理アドレスが前記第１および第２の論理アドレ
ス保持手段に保持された論理アドレスにより示される範
囲内にあるか否かを検出する第１の検出手段とを有する
情報処理装置であって、前記デバグを行う範囲を示す絶
対アドレスを保持する第１および第２の絶対アドレス保
持手段と、前記実行される命令の論理アドレスから変換
された絶対アドレスが前記第１および第２の絶対アドレ
ス保持手段に保持された絶対アドレスにより示される範
囲内にあるか否かを検出する第２の検出手段と、前記第
１および第２の検出手段に各々前記デバグを行う範囲内
にあるか否かの検出を指示するモードレジスタとを設け
、前記モードレジスタの内容に応じて前記第１および第
２の検出手段により前記実行される命令が前記デバグを
行う範囲内にあるか否かを検出するようにしたことを特
徴とする情報処理装置。(1) First and second logical address holding means that hold a logical address indicating the range to be debugged, and logic in which the logical address of an instruction to be executed is held in the first and second logical address holding means. an information processing device having first detection means for detecting whether or not the address is within a range indicated by the address, first and second absolute address holding means for holding an absolute address indicating the range in which the debugging is performed; means for detecting whether the absolute address converted from the logical address of the instruction to be executed is within a range indicated by the absolute addresses held in the first and second absolute address holding means; and a mode register for instructing the first and second detection means to detect whether or not the debugging range is within the debugging range. An information processing apparatus characterized in that a second detection means detects whether or not the executed instruction is within the debugging range.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278955A JPH03139738A (en) | 1989-10-26 | 1989-10-26 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278955A JPH03139738A (en) | 1989-10-26 | 1989-10-26 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03139738A true JPH03139738A (en) | 1991-06-13 |
Family
ID=17604392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1278955A Pending JPH03139738A (en) | 1989-10-26 | 1989-10-26 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03139738A (en) |
-
1989
- 1989-10-26 JP JP1278955A patent/JPH03139738A/en active Pending
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