JPH04218974A - 一体のセレクトトランジスタを有する三次元メモリセル - Google Patents
一体のセレクトトランジスタを有する三次元メモリセルInfo
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- JPH04218974A JPH04218974A JP3057656A JP5765691A JPH04218974A JP H04218974 A JPH04218974 A JP H04218974A JP 3057656 A JP3057656 A JP 3057656A JP 5765691 A JP5765691 A JP 5765691A JP H04218974 A JPH04218974 A JP H04218974A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、フローティングゲート
を採用する半導体メモリデバイス及びその製造方法の分
野に関し、特に、一体のセレクトトランジスタを組み込
んだデバイスに関する。
を採用する半導体メモリデバイス及びその製造方法の分
野に関し、特に、一体のセレクトトランジスタを組み込
んだデバイスに関する。
【０００２】
【従来の技術及び発明が解決しようとする問題点】二酸
化シリコンなどの絶縁層により完全に包囲されたフロー
ティングゲートを採用する不揮発性半導体メモリセルは
、従来の技術では良く知られている。通常、フローティ
ングゲートを形成する材料として多結晶シリコン（ポリ
シリコン）層を使用する。電荷は電子なだれ注入，チャ
ネル注入，トンネリングなどの様々なメカニズムを経て
フローティングゲートへ移動する。
化シリコンなどの絶縁層により完全に包囲されたフロー
ティングゲートを採用する不揮発性半導体メモリセルは
、従来の技術では良く知られている。通常、フローティ
ングゲートを形成する材料として多結晶シリコン（ポリ
シリコン）層を使用する。電荷は電子なだれ注入，チャ
ネル注入，トンネリングなどの様々なメカニズムを経て
フローティングゲートへ移動する。
【０００３】フローティングゲートの電荷はセルの表面
チャネル導電率に影響を与える。導電率があるレベル以
上である場合、セルは一方の２進状態にプログラムされ
たと考えられ、また、導電率が別のレベル以下である場
合には、セルは逆の２進状態にプログラムされたと考え
られる。従来、このようなセルをＥＰＲＯＭ，ＥＥＰＲ
ＯＭ，フラッシュＥＰＲＯＭ及びフラッシュＥＥＰＲＯ
Ｍという。
チャネル導電率に影響を与える。導電率があるレベル以
上である場合、セルは一方の２進状態にプログラムされ
たと考えられ、また、導電率が別のレベル以下である場
合には、セルは逆の２進状態にプログラムされたと考え
られる。従来、このようなセルをＥＰＲＯＭ，ＥＥＰＲ
ＯＭ，フラッシュＥＰＲＯＭ及びフラッシュＥＥＰＲＯ
Ｍという。
【０００４】通常、ＥＰＲＯＭ又はＥＥＰＲＯＭは、相
互間にチャネルを規定するソース領域とドレイン領域を
含むシリコン基板から構成される。チャネルの上方には
ポリシリコンフローティングゲートが配置され、このフ
ローティングゲートは相対的に薄いゲート絶縁層により
基板から分離されている。制御ゲートはフローティング
ゲートの上方にあり、フローティングゲートからは絶縁
されている。制御ゲートもポリシリコンから製造される
のが一般的である。この種のデバイスの１例は米国特許
第３，５００，１４２号及び米国特許第４，２０３，１
５８号に示されている。
互間にチャネルを規定するソース領域とドレイン領域を
含むシリコン基板から構成される。チャネルの上方には
ポリシリコンフローティングゲートが配置され、このフ
ローティングゲートは相対的に薄いゲート絶縁層により
基板から分離されている。制御ゲートはフローティング
ゲートの上方にあり、フローティングゲートからは絶縁
されている。制御ゲートもポリシリコンから製造される
のが一般的である。この種のデバイスの１例は米国特許
第３，５００，１４２号及び米国特許第４，２０３，１
５８号に示されている。
【０００５】フラッシュＥＥＰＲＯＭセルの場合、電子
（すなわち電荷）はフローティングゲートに容量性によ
って蓄積される。このデバイスでは、メモリセルは唯一
のデバイスから成り、メモリアレイ全体が一度に消去さ
れる。すなわち、現在のＥＥＰＲＯＭにおいては、個々
のセル又は個々のセル群を別個に消去することは不可能
である。フラッシュＥＥＰＲＯＭデバイス又はフラッシ
ュＥＰＲＯＭデバイスは、１９８８年１０月５日に「Ｌ
ｏｗ Ｖｏｌｔａｇｅ ＥＥＰＲＯＭ Ｃｅｌｌ 」と
いう名称で出願され且つ本発明の譲受人に譲渡されてい
る同時係属出願第０７／２５３，７７５号に記載されて
いる。Ｍｕｋｈｅｒｊｅｅ 他の米国特許第４，６９８
，７８７号も、チャネルからフローティングゲートへの
ホットエレクトロン注入によりプログラムされ、フロー
ティングゲートから基板へのファウラー・ノルトハイム
トンネリングによって消去される電気的消去可能プログ
ラム可能メモリデバイスを開示している。
（すなわち電荷）はフローティングゲートに容量性によ
って蓄積される。このデバイスでは、メモリセルは唯一
のデバイスから成り、メモリアレイ全体が一度に消去さ
れる。すなわち、現在のＥＥＰＲＯＭにおいては、個々
のセル又は個々のセル群を別個に消去することは不可能
である。フラッシュＥＥＰＲＯＭデバイス又はフラッシ
ュＥＰＲＯＭデバイスは、１９８８年１０月５日に「Ｌ
ｏｗ Ｖｏｌｔａｇｅ ＥＥＰＲＯＭ Ｃｅｌｌ 」と
いう名称で出願され且つ本発明の譲受人に譲渡されてい
る同時係属出願第０７／２５３，７７５号に記載されて
いる。Ｍｕｋｈｅｒｊｅｅ 他の米国特許第４，６９８
，７８７号も、チャネルからフローティングゲートへの
ホットエレクトロン注入によりプログラムされ、フロー
ティングゲートから基板へのファウラー・ノルトハイム
トンネリングによって消去される電気的消去可能プログ
ラム可能メモリデバイスを開示している。
【０００６】近年、フラッシュＥＥＰＲＯＭの一種とし
て、無接点の電気的プログラム可能，電気的消去可能メ
モリセルアレイが注目を集めている。無接点アレイでは
、セルは「埋め込みビット線」と呼ばれることもある複
数の細長いソース／ドレイン領域を使用する。このセル
は、感知及びプログラミングのために仮想接地回路を必
要とする場合が多い。この種のアレイと、その製造方法
の１例は、出願時に本発明の譲受人に譲渡されている米
国特許第４，７８０，４２４号に記載されている。場合
によっては、ドレイン領域はソース領域と比べて浅く、
ソース領域はドレイン領域より段差のある接合部を有す
る。フローティングゲートは、ソース領域とドレイン領
域との間に位置するトンネル酸化物を覆うように形成さ
れる。ワード線は、一般に、ソース領域及びドレイン領
域に対して垂直に配置されている。
て、無接点の電気的プログラム可能，電気的消去可能メ
モリセルアレイが注目を集めている。無接点アレイでは
、セルは「埋め込みビット線」と呼ばれることもある複
数の細長いソース／ドレイン領域を使用する。このセル
は、感知及びプログラミングのために仮想接地回路を必
要とする場合が多い。この種のアレイと、その製造方法
の１例は、出願時に本発明の譲受人に譲渡されている米
国特許第４，７８０，４２４号に記載されている。場合
によっては、ドレイン領域はソース領域と比べて浅く、
ソース領域はドレイン領域より段差のある接合部を有す
る。フローティングゲートは、ソース領域とドレイン領
域との間に位置するトンネル酸化物を覆うように形成さ
れる。ワード線は、一般に、ソース領域及びドレイン領
域に対して垂直に配置されている。
【０００７】このようなＥＥＰＲＯＭセルの動作原理は
、電子（すなわち電荷）がフローティングゲートに容量
性によって蓄積されるというものである。たとえば、Ｅ
ＥＰＲＯＭデバイスのプログラミング中、通常、制御ゲ
ートは１２ボルトから２０ボルトの範囲の高い正電位に
引き上げられる。ソースは接地し、ドレインは約７ボル
トの中間電位をとる。その結果、ドレインに最も近いチ
ャネル領域の中には高い側方向電界が発生する。この高
い側方向電界は電子をチャネル領域に沿って、それらが
「ホット」になる地点まで加速する。それらのホットエ
レクトロンは衝突イオン化を経てさらに多くの電子−正
孔対を発生させる。多数のそのような電子は制御ゲート
の高い電位によってフローティングゲートへ引き寄せら
れる。
、電子（すなわち電荷）がフローティングゲートに容量
性によって蓄積されるというものである。たとえば、Ｅ
ＥＰＲＯＭデバイスのプログラミング中、通常、制御ゲ
ートは１２ボルトから２０ボルトの範囲の高い正電位に
引き上げられる。ソースは接地し、ドレインは約７ボル
トの中間電位をとる。その結果、ドレインに最も近いチ
ャネル領域の中には高い側方向電界が発生する。この高
い側方向電界は電子をチャネル領域に沿って、それらが
「ホット」になる地点まで加速する。それらのホットエ
レクトロンは衝突イオン化を経てさらに多くの電子−正
孔対を発生させる。多数のそのような電子は制御ゲート
の高い電位によってフローティングゲートへ引き寄せら
れる。
【０００８】ＥＰＲＯＭデバイスの消去中には、制御ゲ
ートを接地し、ドレインは接続しないままにしておくの
が普通である。ソースは高い正電位に引き上げられるの
で、ソースから制御ゲートに向かって高い垂直方向の電
界が発生する。そのような電界が存在するところで電子
がソース領域と、フローティングゲートとの間のゲート
酸化物領域を通過するというファウラー・ノルトハイム
トンネリングのメカニズムにより、電荷はフローティン
グゲートから消去される。
ートを接地し、ドレインは接続しないままにしておくの
が普通である。ソースは高い正電位に引き上げられるの
で、ソースから制御ゲートに向かって高い垂直方向の電
界が発生する。そのような電界が存在するところで電子
がソース領域と、フローティングゲートとの間のゲート
酸化物領域を通過するというファウラー・ノルトハイム
トンネリングのメカニズムにより、電荷はフローティン
グゲートから消去される。
【０００９】従来のメモリセルと関連する問題の１つは
、フローティングゲートを繰り返し消去した後、読み取
り動作中にメモリセルの閾値がゲートバイアス以下とな
ったときに電流が流れる空乏モードデバイスとしてデバ
イスが機能してしまう可能性があるということである。 言いかえれば、ゲートを頻繁に消去していると、電圧閾
値が低下する（すなわち、負電圧になる）結果となる。 負の閾値電圧になるということは、アレイ内の１つの列
の線全体を完全にディスエーブルするおそれがあるとい
う点で問題である。
、フローティングゲートを繰り返し消去した後、読み取
り動作中にメモリセルの閾値がゲートバイアス以下とな
ったときに電流が流れる空乏モードデバイスとしてデバ
イスが機能してしまう可能性があるということである。 言いかえれば、ゲートを頻繁に消去していると、電圧閾
値が低下する（すなわち、負電圧になる）結果となる。 負の閾値電圧になるということは、アレイ内の１つの列
の線全体を完全にディスエーブルするおそれがあるとい
う点で問題である。
【００１０】この問題に対処するため、従来のセルの中
には、フローティングゲートが繰り返し消去された後に
ソース領域とドレイン領域との間の電流の流れを抑止す
ることを目的として、基本メモリセル構成にセレクトト
ランジスタを取り入れたものがある。この構成は、読み
取り状態の間に過度消去されたメモリセルにおけるソー
スとドレインとの間の電流の流れを抑止する。すなわち
、フローティングゲートが繰り返し消去されて、空乏モ
ードデバイスのように動作するようになっても、電流は
流れないのである。そのようなＥＥＰＲＯＭセルは、１
９８７年２月２日に「ＥＥＰＲＯＭ Ｃｅｌｌ ｗｉｔ
ｈ Ｉｎｔｅｇｒａｌ Ｓｅｌｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒ」 という名称で出願され且つ本発明の譲受人に
譲渡されている同時係属米国特許出願第１７／００９，
９９８号に示されている。セレクトゲート構造を取り入
れた他のメモリセルは米国特許第４，０８７，７９５号
、第４，４１２，３１１号、第４，５９０，５０３号、
第４，３２８，５６５号、第４，６２２，６５６号及び
第４，２５８，３７８号に記載されている。
には、フローティングゲートが繰り返し消去された後に
ソース領域とドレイン領域との間の電流の流れを抑止す
ることを目的として、基本メモリセル構成にセレクトト
ランジスタを取り入れたものがある。この構成は、読み
取り状態の間に過度消去されたメモリセルにおけるソー
スとドレインとの間の電流の流れを抑止する。すなわち
、フローティングゲートが繰り返し消去されて、空乏モ
ードデバイスのように動作するようになっても、電流は
流れないのである。そのようなＥＥＰＲＯＭセルは、１
９８７年２月２日に「ＥＥＰＲＯＭ Ｃｅｌｌ ｗｉｔ
ｈ Ｉｎｔｅｇｒａｌ Ｓｅｌｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒ」 という名称で出願され且つ本発明の譲受人に
譲渡されている同時係属米国特許出願第１７／００９，
９９８号に示されている。セレクトゲート構造を取り入
れた他のメモリセルは米国特許第４，０８７，７９５号
、第４，４１２，３１１号、第４，５９０，５０３号、
第４，３２８，５６５号、第４，６２２，６５６号及び
第４，２５８，３７８号に記載されている。
【００１１】以下の説明からわかるであろうが、本発明
は、一体のセレクトトランジスタを有する電気的消去可
能、電気的プログラム可能メモリセルから成る。セレク
トトランジスタは、トランジスタを２個含むメモリセル
の面積をできる限り小さくするために、チャネル領域の
垂直方向寸法に沿って製造される。本発明により達成で
きるセル密度は、従来のメモリアレイのセル密度の２倍
を越える。
は、一体のセレクトトランジスタを有する電気的消去可
能、電気的プログラム可能メモリセルから成る。セレク
トトランジスタは、トランジスタを２個含むメモリセル
の面積をできる限り小さくするために、チャネル領域の
垂直方向寸法に沿って製造される。本発明により達成で
きるセル密度は、従来のメモリアレイのセル密度の２倍
を越える。
【００１２】
【問題点を解決するための手段】一体のセレクトトラン
ジスタを含む三次元フローティングゲートメモリセルを
開示する。一実施例では、第１の導電型の基板の中に、
互いに離間する第２の導電型の第１の領域及び第２の領
域を形成する。第２の領域は、基板の本体の中へエッチ
ングされた溝穴の下方に形成される。このように、第１
の領域と第２の領域との間に規定されるチャネルは水平
部分と、垂直部分とを有する。水平部分は第１の領域の
縁部から始まり、基板の上面とほぼ平行に伸び、溝穴の
縁部で終わる。一方、垂直部分は溝穴の上縁部から始ま
って、ほぼ垂直下向きに伸び、第２の領域の縁部に至る
。セルは三次元のものであるので、電流は第１の領域か
ら水平部分と、垂直部分の双方を通って第２の領域へ流
れる。
ジスタを含む三次元フローティングゲートメモリセルを
開示する。一実施例では、第１の導電型の基板の中に、
互いに離間する第２の導電型の第１の領域及び第２の領
域を形成する。第２の領域は、基板の本体の中へエッチ
ングされた溝穴の下方に形成される。このように、第１
の領域と第２の領域との間に規定されるチャネルは水平
部分と、垂直部分とを有する。水平部分は第１の領域の
縁部から始まり、基板の上面とほぼ平行に伸び、溝穴の
縁部で終わる。一方、垂直部分は溝穴の上縁部から始ま
って、ほぼ垂直下向きに伸び、第２の領域の縁部に至る
。セルは三次元のものであるので、電流は第１の領域か
ら水平部分と、垂直部分の双方を通って第２の領域へ流
れる。
【００１３】セルは、絶縁体で完全に包囲された第１の
ゲート部材をさらに含む。第１のゲート部材は少なくと
も第１の領域の縁部から延出して、チャネルの水平領域
を覆っている。周知の動作原理に従えば、第１のゲート
部材は、チャネルの水平部分の中の導電率に影響を与え
る電荷を蓄積する。
ゲート部材をさらに含む。第１のゲート部材は少なくと
も第１の領域の縁部から延出して、チャネルの水平領域
を覆っている。周知の動作原理に従えば、第１のゲート
部材は、チャネルの水平部分の中の導電率に影響を与え
る電荷を蓄積する。
【００１４】メモリセルのプログラミングと消去を制御
するために使用される第２のゲート部材は、第１のゲー
ト部材の上方で絶縁され且つそれを覆うように延出して
いる。第２のゲート部材は、また、溝穴の中のチャネル
の垂直部分の上方で絶縁され且つそれをも覆うように延
出している。このため、第２のゲート部材はチャネルの
垂直部分を流れる電流を調整することができる。すなわ
ち、第２のゲート部材と、チャネルの垂直部分とは一体
のセレクトトランジスタを形成するのである。
するために使用される第２のゲート部材は、第１のゲー
ト部材の上方で絶縁され且つそれを覆うように延出して
いる。第２のゲート部材は、また、溝穴の中のチャネル
の垂直部分の上方で絶縁され且つそれをも覆うように延
出している。このため、第２のゲート部材はチャネルの
垂直部分を流れる電流を調整することができる。すなわ
ち、第２のゲート部材と、チャネルの垂直部分とは一体
のセレクトトランジスタを形成するのである。
【００１５】アレイとして製造する場合、第２のゲート
部材はアレイの個々の行に完全にまたがって延出する複
数組の連続するワード線の形態をとる。この種の実施例
の場合、第１の領域と第２の領域は、同様にアレイの個
々の列にまたがって延出する複数の互いに離間した、平
行で細長いビット線として形成される。各ワード線は、
平行なソース領域及びドレイン領域に対してほぼ垂直と
なるようにパターン規定される。
部材はアレイの個々の行に完全にまたがって延出する複
数組の連続するワード線の形態をとる。この種の実施例
の場合、第１の領域と第２の領域は、同様にアレイの個
々の列にまたがって延出する複数の互いに離間した、平
行で細長いビット線として形成される。各ワード線は、
平行なソース領域及びドレイン領域に対してほぼ垂直と
なるようにパターン規定される。
【００１６】本発明の重要な特徴の１つは、不揮発性メ
モリセルにセレクトトランジスタを一体に組み込んでも
、それに伴ってセルの側方向の寸法が大きくならないと
いう点である。さらに、第１のポリシリコン層を十分に
厚く形成することにより、第１のゲート部材の水平の面
と、垂直の面の双方に沿った第２のゲート部材への容量
結合は見かけ上小さく設定できる。言いかえれば、フロ
ーティングゲートの垂直方向寸法を、第１のゲート部材
と第２のゲート部材との間の総容量結合面積に含めるこ
とができるのである。
モリセルにセレクトトランジスタを一体に組み込んでも
、それに伴ってセルの側方向の寸法が大きくならないと
いう点である。さらに、第１のポリシリコン層を十分に
厚く形成することにより、第１のゲート部材の水平の面
と、垂直の面の双方に沿った第２のゲート部材への容量
結合は見かけ上小さく設定できる。言いかえれば、フロ
ーティングゲートの垂直方向寸法を、第１のゲート部材
と第２のゲート部材との間の総容量結合面積に含めるこ
とができるのである。
【００１７】本発明の新規な特徴と考えられる特徴は特
許請求の範囲に記載されているが、本発明自体、並びに
本発明の他の特徴及び利点は、以下の詳細な説明を添付
の図面と関連させながら参照することにより最も良く理
解されるであろう。
許請求の範囲に記載されているが、本発明自体、並びに
本発明の他の特徴及び利点は、以下の詳細な説明を添付
の図面と関連させながら参照することにより最も良く理
解されるであろう。
【００１８】
【実施例】メモリセルをセレクトデバイスとできる限り
狭い面積の中で集積するために垂直方向のゲート寸法と
、平面のゲート寸法の双方を利用する新規な三次元不揮
発性メモリデバイスを開示する。以下の説明中、本発明
を完全に理解させるために、特定の不純物添加レベル、
寸法などの数多くの事項を特定して詳細に挙げるが、本
発明を実施するに際してそのような特定の詳細な事項を
採用しなくとも差し支えないことは当業者には自明であ
ろう。また、場合によっては、本発明を無用にあいまい
にするのを避けるため、周知の処理工程を詳細に説明し
ないこともある。
狭い面積の中で集積するために垂直方向のゲート寸法と
、平面のゲート寸法の双方を利用する新規な三次元不揮
発性メモリデバイスを開示する。以下の説明中、本発明
を完全に理解させるために、特定の不純物添加レベル、
寸法などの数多くの事項を特定して詳細に挙げるが、本
発明を実施するに際してそのような特定の詳細な事項を
採用しなくとも差し支えないことは当業者には自明であ
ろう。また、場合によっては、本発明を無用にあいまい
にするのを避けるため、周知の処理工程を詳細に説明し
ないこともある。
【００１９】本発明のメモリセルは標準の金属酸化物半
導体（ＭＯＳ）処理を使用して製造される。一般に好ま
しい実施例では、セルを含むアレイはｎチャネルデバイ
スから製造される。周辺回路はｎチャネルデバイス又は
相補形ＭＯＳデバイスのいずれかを採用することができ
る。
導体（ＭＯＳ）処理を使用して製造される。一般に好ま
しい実施例では、セルを含むアレイはｎチャネルデバイ
スから製造される。周辺回路はｎチャネルデバイス又は
相補形ＭＯＳデバイスのいずれかを採用することができ
る。
【００２０】図一に関して説明すると、まず、基板全体
を熱酸化サイクルの下に置き、ｐ型単結晶シリコン基板
１０の上にゲート酸化物１１を成長させる。ゲート酸化
物１１は、一般に好ましい実施例では約１１０Åの厚さ
を有する上質の熱酸化物である。尚、この厚さはフラッ
シュデバイスに適用する場合の代表的な値であり、他の
種類のデバイス構造又は他の用途に対しては別の値を採
用して良い。
を熱酸化サイクルの下に置き、ｐ型単結晶シリコン基板
１０の上にゲート酸化物１１を成長させる。ゲート酸化
物１１は、一般に好ましい実施例では約１１０Åの厚さ
を有する上質の熱酸化物である。尚、この厚さはフラッ
シュデバイスに適用する場合の代表的な値であり、他の
種類のデバイス構造又は他の用途に対しては別の値を採
用して良い。
【００２１】ゲート酸化物（トンネル酸化物としても知
られている）をプロセスの始めに成長させることにより
、従来の方法と比べて消去動作は改善される。従来のセ
ルでは、通常、電界酸化領域の形成後又はソース／ドレ
イン注入実施後にトンネル酸化物を形成させていたが、
それらの方法は共にゲート酸化物の品質を劣化させるお
それがある。たとえば、電界酸化物領域を成長させるた
めに高温熱酸化サイクルを実施すると、隣接するゲート
酸化物領域に大量のストレスが発生するのが普通である
。また、電界酸化物の成長はアクティブ領域の端部で基
板表面の平面性を失わせてしまう。
られている）をプロセスの始めに成長させることにより
、従来の方法と比べて消去動作は改善される。従来のセ
ルでは、通常、電界酸化領域の形成後又はソース／ドレ
イン注入実施後にトンネル酸化物を形成させていたが、
それらの方法は共にゲート酸化物の品質を劣化させるお
それがある。たとえば、電界酸化物領域を成長させるた
めに高温熱酸化サイクルを実施すると、隣接するゲート
酸化物領域に大量のストレスが発生するのが普通である
。また、電界酸化物の成長はアクティブ領域の端部で基
板表面の平面性を失わせてしまう。
【００２２】ゲート酸化物１１の成長に先立って、電圧
閾値調整のための注入を任意に実施しても良い。この閾
値調整のための注入は低エネルギーのボロン注入と、高
エネルギーのボロン注入の組み合わせによって行われる
のが通常の方法である。
閾値調整のための注入を任意に実施しても良い。この閾
値調整のための注入は低エネルギーのボロン注入と、高
エネルギーのボロン注入の組み合わせによって行われる
のが通常の方法である。
【００２３】ゲート酸化物を形成した後、基板上にポリ
シリコン層２を蒸着する。一般に好ましい実施例では、
ポリシリコン層１２の厚さは２０００Åであるが、特定
の設計条件に応じてさらに厚い（たとえば、７５００Å
）ポリシリコン層を蒸着しても良い。後にさらに詳細に
論じるが、制御ゲートに対する容量結合を増すために、
第１のポリシリコン層１２を厚くしても良い。
シリコン層２を蒸着する。一般に好ましい実施例では、
ポリシリコン層１２の厚さは２０００Åであるが、特定
の設計条件に応じてさらに厚い（たとえば、７５００Å
）ポリシリコン層を蒸着しても良い。後にさらに詳細に
論じるが、制御ゲートに対する容量結合を増すために、
第１のポリシリコン層１２を厚くしても良い。
【００２４】次に、第１のポリシリコン層１２の上面に
化学蒸着法（ＣＶＤ）により窒化シリコン層１３を形成
する。この窒化物層の厚さは一般に５００Åである。窒
化シリコン層１３は、後に続く処理工程の間に下方のポ
リシリコン層１２が不純物の侵入を受ける又はエッチン
グされるのを防止することを目的として形成される。
化学蒸着法（ＣＶＤ）により窒化シリコン層１３を形成
する。この窒化物層の厚さは一般に５００Åである。窒
化シリコン層１３は、後に続く処理工程の間に下方のポ
リシリコン層１２が不純物の侵入を受ける又はエッチン
グされるのを防止することを目的として形成される。
【００２５】次に、図２に関して説明する。単一のフォ
トレジストマスク層１５は、アレイ内でデバイスのアク
ティブチャネル領域を規定するために使用される。窒化
シリコン層１３及びポリシリコン層１２の、フォトレジ
ストマスク層１５で覆われていない部分を、異方性エッ
チングにより除去する。エッチング工程の間、マスク部
材１５の下方にあるポリシリコン領域は保護されるので
、エッチングの結果、ゲート酸化物１１の上には、複数
の互いに離間した平行で細長いポリ１条片１２が形成さ
れることになる。
トレジストマスク層１５は、アレイ内でデバイスのアク
ティブチャネル領域を規定するために使用される。窒化
シリコン層１３及びポリシリコン層１２の、フォトレジ
ストマスク層１５で覆われていない部分を、異方性エッ
チングにより除去する。エッチング工程の間、マスク部
材１５の下方にあるポリシリコン領域は保護されるので
、エッチングの結果、ゲート酸化物１１の上には、複数
の互いに離間した平行で細長いポリ１条片１２が形成さ
れることになる。
【００２６】フォトレジストマスク層１５を除去した後
、図３に示すように、新たなフォトレジストマスク層２
０を使用して基板１０に溝穴２１を形成する。再び異方
性プラズマエッチングを実施して、マスク部材２０又は
窒化シリコン層１３のいずれかで保護されていないゲー
ト酸化物１１及びその下方の基板１０を除去する。溝穴
の縦の深さは基板１０の上面から約０．３ミクロンであ
るのが好ましいが、溝穴２１の深さが所望の特定のデバ
イスパラメータによって異なることは明白である。
、図３に示すように、新たなフォトレジストマスク層２
０を使用して基板１０に溝穴２１を形成する。再び異方
性プラズマエッチングを実施して、マスク部材２０又は
窒化シリコン層１３のいずれかで保護されていないゲー
ト酸化物１１及びその下方の基板１０を除去する。溝穴
の縦の深さは基板１０の上面から約０．３ミクロンであ
るのが好ましいが、溝穴２１の深さが所望の特定のデバ
イスパラメータによって異なることは明白である。
【００２７】フォトレジストマスク部材２０を除去した
後、図４に矢印２２で指示するように、基板１０に対し
てヒ素を注入する。注入されたヒ素はトンネル酸化物層
１１を通ってｐ型基板１０には浸透するが、窒化シリコ
ン部材１３により保護されているポリシリコン条片又は
その下方に位置する基板領域には侵入しない。一般に好
ましい実施例では、ヒ素は１×１０１５／ｃｍ２ から
５×１０１５・ｃｍ２ のレベルに注入される。注入さ
れたヒ素は基板中に複数の互いに離間した平行で細長い
不純物添加領域２４及び２５（すなわち、ソース２４と
、ドレイン２５）を形成する。尚、窒化シリコン部材１
３はアクティブチャネル規定用マスクとしてのみならず
、ポリシリコンフローティングゲート用マスクとしての
役割も果たすことに注意すべきである。これにより、プ
ロセスの流れの中で重要な１つのマスクが節約されると
共に、マスクを使用する工程間で起こりうる重ね合わせ
ミスの危険もなくなるのである。
後、図４に矢印２２で指示するように、基板１０に対し
てヒ素を注入する。注入されたヒ素はトンネル酸化物層
１１を通ってｐ型基板１０には浸透するが、窒化シリコ
ン部材１３により保護されているポリシリコン条片又は
その下方に位置する基板領域には侵入しない。一般に好
ましい実施例では、ヒ素は１×１０１５／ｃｍ２ から
５×１０１５・ｃｍ２ のレベルに注入される。注入さ
れたヒ素は基板中に複数の互いに離間した平行で細長い
不純物添加領域２４及び２５（すなわち、ソース２４と
、ドレイン２５）を形成する。尚、窒化シリコン部材１
３はアクティブチャネル規定用マスクとしてのみならず
、ポリシリコンフローティングゲート用マスクとしての
役割も果たすことに注意すべきである。これにより、プ
ロセスの流れの中で重要な１つのマスクが節約されると
共に、マスクを使用する工程間で起こりうる重ね合わせ
ミスの危険もなくなるのである。
【００２８】次に、図５に示すようにポリシリコン部材
１２の間の細長い領域を１つおきにフォトレジストマス
ク部材２７で覆うことにより、溝穴２１と、その下方の
ドレイン領域２５とを続く注入工程の間の露出から保護
する。次に、矢印２８で指示するように、ソース領域２
４に対してさらにリンを注入する。一般に好ましい実施
例では、領域２４には約０．５×１０１５／ｃｍ２ か
ら１×１０１５／ｃｍ２ のレベルにリンを注入される
。（ただし、この追加のリン注入２１は任意の工程であ
り、一般にはフラッシュ形メモリを製造する場合にのみ
要求され、通常のＥＰＲＯＭ又はＥＥＰＲＯＭについて
は省いても良い。）
１２の間の細長い領域を１つおきにフォトレジストマス
ク部材２７で覆うことにより、溝穴２１と、その下方の
ドレイン領域２５とを続く注入工程の間の露出から保護
する。次に、矢印２８で指示するように、ソース領域２
４に対してさらにリンを注入する。一般に好ましい実施
例では、領域２４には約０．５×１０１５／ｃｍ２ か
ら１×１０１５／ｃｍ２ のレベルにリンを注入される
。（ただし、この追加のリン注入２１は任意の工程であ
り、一般にはフラッシュ形メモリを製造する場合にのみ
要求され、通常のＥＰＲＯＭ又はＥＥＰＲＯＭについて
は省いても良い。）
【００２９】リンは急速に拡散する特性を有しているた
め、この追加注入によって、ソース領域には、ドレイン
領域と比べて相対的に深く且つ高レベルの不純物が添加
されることになる。また、リンの注入後、各ソース領域
の一部はそれぞれ対応するフローティングゲート部材１
２の下方まで延出する。その結果、消去動作中のフロー
ティングゲート１２からソース領域２４への電子のトン
ネリングは容易になる。
め、この追加注入によって、ソース領域には、ドレイン
領域と比べて相対的に深く且つ高レベルの不純物が添加
されることになる。また、リンの注入後、各ソース領域
の一部はそれぞれ対応するフローティングゲート部材１
２の下方まで延出する。その結果、消去動作中のフロー
ティングゲート１２からソース領域２４への電子のトン
ネリングは容易になる。
【００３０】リン注入後、窒化シリコン層１３と共にフ
ォトレジストマスク部材２７を除去する。図６はプロセ
スのこの時点までに製造された２つの隣接するセルを示
す。
ォトレジストマスク部材２７を除去する。図６はプロセ
スのこの時点までに製造された２つの隣接するセルを示
す。
【００３１】次に、図７に示すように、二酸化シリコン
層、又は好ましくは二酸化シリコン／窒化シリコン／二
酸化シリコン（ＯＮＯ）の積層構造から成るポリ間誘電
体層３０をフローティングゲート１２の上に蒸着する。 尚、この誘電体層３０はフローティングゲート１２から
垂直の側壁部分３５を経てドレイン領域２５を覆うよう
に連続している。一般に好ましい実施例では、ポリ間誘
電体層３０の厚さは約２００Åである。
層、又は好ましくは二酸化シリコン／窒化シリコン／二
酸化シリコン（ＯＮＯ）の積層構造から成るポリ間誘電
体層３０をフローティングゲート１２の上に蒸着する。 尚、この誘電体層３０はフローティングゲート１２から
垂直の側壁部分３５を経てドレイン領域２５を覆うよう
に連続している。一般に好ましい実施例では、ポリ間誘
電体層３０の厚さは約２００Åである。
【００３２】ポリ間誘電体層３０を形成した後、第２の
ポリシリコン層３１を基板上に約３０００Åの好ましい
厚さまで形状に沿って蒸着する。この第２のポリシリコ
ン（ポリ２）層をマスクで覆い、層３１，３０及び１２
をエッチングして、アレイの制御ゲートと、フローティ
ングゲートとを規定する。このエッチング工程はポリ２
層３１をフローティングゲートを完全に被覆するワード
線の形状に有効にパターン規定する。図９は一対のデバ
イスの斜視図であり、ビット線（たとえば、ソース領域
２４及びドレイン領域）と、ワード線３１との相対的位
置関係を明瞭に示している。ワード線３１は、アレイの
１つの行の全長にわたり延出する一方で、下方に位置す
るビット線に対してほぼ垂直となるようにパターン規定
される。次に、通常の方法のように平面化，パッシベー
ション，接点形成及び金属線形成の各工程を実施して、
メモリアレイを完成する。
ポリシリコン層３１を基板上に約３０００Åの好ましい
厚さまで形状に沿って蒸着する。この第２のポリシリコ
ン（ポリ２）層をマスクで覆い、層３１，３０及び１２
をエッチングして、アレイの制御ゲートと、フローティ
ングゲートとを規定する。このエッチング工程はポリ２
層３１をフローティングゲートを完全に被覆するワード
線の形状に有効にパターン規定する。図９は一対のデバ
イスの斜視図であり、ビット線（たとえば、ソース領域
２４及びドレイン領域）と、ワード線３１との相対的位
置関係を明瞭に示している。ワード線３１は、アレイの
１つの行の全長にわたり延出する一方で、下方に位置す
るビット線に対してほぼ垂直となるようにパターン規定
される。次に、通常の方法のように平面化，パッシベー
ション，接点形成及び金属線形成の各工程を実施して、
メモリアレイを完成する。
【００３３】図７に戻って説明すると、本発明の主要な
特徴は、各デバイスのチャネルが２つの別個の領域、す
なわち、水平領域３４と、溝穴２１の側壁に沿って位置
する垂直領域３５とに分割されていることである。垂直
領域３５の導電率がゲート３１により変調されるのに対
し、水平領域３４の導電率はフローティングゲート１２
にある電荷によって変調（すなわち制御）される。
特徴は、各デバイスのチャネルが２つの別個の領域、す
なわち、水平領域３４と、溝穴２１の側壁に沿って位置
する垂直領域３５とに分割されていることである。垂直
領域３５の導電率がゲート３１により変調されるのに対
し、水平領域３４の導電率はフローティングゲート１２
にある電荷によって変調（すなわち制御）される。
【００３４】図８は、図７に示すデバイスの１つの等価
回路図である。基本的には、制御ゲート３１と、垂直チ
ャネル領域３５との組み合わせは、制御ゲート３１，フ
ローティングゲート１２及び水平チャネル領域３４によ
り形成される基本メモリデバイス３７と直列に結合する
通常のｎチャネル電界効果トランジスタ３８を形成する
。図８に見られる通り、ソース領域２４からドレイン領
域２５に向かう電流の流れはトランジスタ３７及び３８
を通過する。
回路図である。基本的には、制御ゲート３１と、垂直チ
ャネル領域３５との組み合わせは、制御ゲート３１，フ
ローティングゲート１２及び水平チャネル領域３４によ
り形成される基本メモリデバイス３７と直列に結合する
通常のｎチャネル電界効果トランジスタ３８を形成する
。図８に見られる通り、ソース領域２４からドレイン領
域２５に向かう電流の流れはトランジスタ３７及び３８
を通過する。
【００３５】動作中、トランジスタ３８は「セレクト」
トランジスタとして機能する。すなわち、メモリトラン
ジスタ３７が空乏のような状態になったという条件の下
で、ソース領域とドレイン領域との間の電流の流れを阻
止する。先に述べたように、フローティングゲートを繰
り返し消去した後では、メモリセルは読取り動作中にソ
ースからドレインへ電流が流れる空乏モードデバイスの
ように動作することがある。この状態を「過度消去」と
呼ぶときもある。トランジスタ３８を基本メモリ設計に
取り入れることにより、制御ゲート３１が０ボルト（以
下）の電位に維持されている限り、チャネル内の電流の
流れを阻止できる。従って、本発明は過度消去の問題を
軽減し、セレクトトランジスタを採用していない従来の
メモリセルと比べて重大な利点をもたらしている。
トランジスタとして機能する。すなわち、メモリトラン
ジスタ３７が空乏のような状態になったという条件の下
で、ソース領域とドレイン領域との間の電流の流れを阻
止する。先に述べたように、フローティングゲートを繰
り返し消去した後では、メモリセルは読取り動作中にソ
ースからドレインへ電流が流れる空乏モードデバイスの
ように動作することがある。この状態を「過度消去」と
呼ぶときもある。トランジスタ３８を基本メモリ設計に
取り入れることにより、制御ゲート３１が０ボルト（以
下）の電位に維持されている限り、チャネル内の電流の
流れを阻止できる。従って、本発明は過度消去の問題を
軽減し、セレクトトランジスタを採用していない従来の
メモリセルと比べて重大な利点をもたらしている。
【００３６】驚くべきことに、この利点は、トランジス
タを１つしか含まない多くのメモリセルのデバイス面積
より狭いセル全体の面積において得られる。これは、セ
レクトトランジスタが水平ではなく、垂直にセルに集積
されているためである。（尚、トランジスタ３７及び３
８の組み合わせ面積を構成しているのは本発明の個々の
メモリセルである。）実際には、デバイスのドレイン領
域を凹部として形成することにより、水平方向の幾何学
的寸法が小さくとも有効チャネル長さを従来より大きく
とることができるのである。有効チャネルの長さが増す
ということは、ソースとドレインが基板内の異なる高さ
，すなわち異なる平面にあるという点で、デバイスがさ
らに厳しい突き抜け条件に耐えられることにもなる。 （突き抜け電流経路を図９に矢印４１により示してある
。）
タを１つしか含まない多くのメモリセルのデバイス面積
より狭いセル全体の面積において得られる。これは、セ
レクトトランジスタが水平ではなく、垂直にセルに集積
されているためである。（尚、トランジスタ３７及び３
８の組み合わせ面積を構成しているのは本発明の個々の
メモリセルである。）実際には、デバイスのドレイン領
域を凹部として形成することにより、水平方向の幾何学
的寸法が小さくとも有効チャネル長さを従来より大きく
とることができるのである。有効チャネルの長さが増す
ということは、ソースとドレインが基板内の異なる高さ
，すなわち異なる平面にあるという点で、デバイスがさ
らに厳しい突き抜け条件に耐えられることにもなる。 （突き抜け電流経路を図９に矢印４１により示してある
。）
【００３７】ポリシリコンフローティングゲート１２の
垂直領域４０がセルの水平方向寸法を大きくせずにフロ
ーティングゲートと制御ゲートとの容量結合を有効に増
加させていることは当業者には明白であろう。好ましい
実施例では、この垂直領域の寸法は、通常、約２０００
Åである。しかしながら、フローティングゲート１２の
垂直方向の厚みをさらに増すことにより、デバイスの側
方向寸法を相応して大きくせずに、容量結合を向上させ
ることができる。それにより、セル全体としての密度は
大きく改善される。
垂直領域４０がセルの水平方向寸法を大きくせずにフロ
ーティングゲートと制御ゲートとの容量結合を有効に増
加させていることは当業者には明白であろう。好ましい
実施例では、この垂直領域の寸法は、通常、約２０００
Åである。しかしながら、フローティングゲート１２の
垂直方向の厚みをさらに増すことにより、デバイスの側
方向寸法を相応して大きくせずに、容量結合を向上させ
ることができる。それにより、セル全体としての密度は
大きく改善される。
【００３８】図７のアレイのもう１つの特徴は、アレイ
内の個々のデバイスを分離する電界酸化物又は他の厚い
酸化物領域（たとえば、一般には「ＳＡＴＯ」として知
られている厚い自己整合酸化物領域）がないことである
。従来の技術では、第１のポリシリコン（ポリ１）から
ソース／ドレインへのキャパシタンスをできる限り小さ
くするために厚い酸化物領域が必要である。しかしなが
ら、第１のポリシリコンの側方向の寸法を大きくとらな
くても良いので、それに対応して、厚い酸化物分離領域
も不要になるのである。当然のことながら、電界酸化物
の形態をとる分離はアレイの中心部では不要であっても
、周辺のセルでは依然として要求されるであろう。
内の個々のデバイスを分離する電界酸化物又は他の厚い
酸化物領域（たとえば、一般には「ＳＡＴＯ」として知
られている厚い自己整合酸化物領域）がないことである
。従来の技術では、第１のポリシリコン（ポリ１）から
ソース／ドレインへのキャパシタンスをできる限り小さ
くするために厚い酸化物領域が必要である。しかしなが
ら、第１のポリシリコンの側方向の寸法を大きくとらな
くても良いので、それに対応して、厚い酸化物分離領域
も不要になるのである。当然のことながら、電界酸化物
の形態をとる分離はアレイの中心部では不要であっても
、周辺のセルでは依然として要求されるであろう。
【００３９】また、アレイ内部では、隣接するセルが共
通のビット線を共用していることにも注意すべきである
。１例を挙げると、図７の場合、隣接するメモリセルは
共通するｎ＋型ドレイン領域２５を共用する。このため
、各メモリセルは別個に１組の接点を必要としない。 すなわち、本発明によるメモリセル及びアレイは「無接
点」と呼ばれる。アレイの周囲に沿って、それぞれのワ
ード線とビット線への接続のために金属接点が必要であ
ることは言うまでもない。この点で、本発明セルを取り
入れたメモリアレイを提供する。
通のビット線を共用していることにも注意すべきである
。１例を挙げると、図７の場合、隣接するメモリセルは
共通するｎ＋型ドレイン領域２５を共用する。このため
、各メモリセルは別個に１組の接点を必要としない。 すなわち、本発明によるメモリセル及びアレイは「無接
点」と呼ばれる。アレイの周囲に沿って、それぞれのワ
ード線とビット線への接続のために金属接点が必要であ
ることは言うまでもない。この点で、本発明セルを取り
入れたメモリアレイを提供する。
【００４０】プロセスの中で、単に第１のポリシリコン
部材１２の垂直法条寸法を大きくするという方法により
フローティングゲート部材と制御ゲート部材との容量結
合を増加させても良い。先に説明した通り、容量結合の
向上は相応してデバイスの側方向寸法を大きくせずに達
成される。一般に好ましい実施例では、個々のメモリセ
ルについての総チャネル幅（垂直方向成分と水平方向成
分との和）は１．０ミクロン幅である。さらに、本発明
のメモリから電界酸化物領域をなくしたことによって、
トンネル酸化物領域におけるストレスは著しく減少する
。その結果、優れたプログラミング・消去性能が得られ
る。
部材１２の垂直法条寸法を大きくするという方法により
フローティングゲート部材と制御ゲート部材との容量結
合を増加させても良い。先に説明した通り、容量結合の
向上は相応してデバイスの側方向寸法を大きくせずに達
成される。一般に好ましい実施例では、個々のメモリセ
ルについての総チャネル幅（垂直方向成分と水平方向成
分との和）は１．０ミクロン幅である。さらに、本発明
のメモリから電界酸化物領域をなくしたことによって、
トンネル酸化物領域におけるストレスは著しく減少する
。その結果、優れたプログラミング・消去性能が得られ
る。
【００４１】動作中、本発明のＥＥＰＲＯＭセルのプロ
グラミングは、ドレイン領域２５及び制御ゲート３１を
ソース領域２４の電位より高い所定の電位に上げること
により実行される。好ましい実施例では、ドレインと制
御ゲートを通常は１２ボルトまで上げ、ソースを接地す
る。この条件の下で、ソースとドレインとの間に起こる
高い側方向電界のためにホットエレクトロンが発生する
。それらの多数の電子はゲート酸化物１１をわたって加
速されて、フローティングゲート１２に達する。注入は
、通常、領域３４及び３５の交わる箇所により形成され
るゲート酸化物１１の部分で起こる（図７を参照）。
グラミングは、ドレイン領域２５及び制御ゲート３１を
ソース領域２４の電位より高い所定の電位に上げること
により実行される。好ましい実施例では、ドレインと制
御ゲートを通常は１２ボルトまで上げ、ソースを接地す
る。この条件の下で、ソースとドレインとの間に起こる
高い側方向電界のためにホットエレクトロンが発生する
。それらの多数の電子はゲート酸化物１１をわたって加
速されて、フローティングゲート１２に達する。注入は
、通常、領域３４及び３５の交わる箇所により形成され
るゲート酸化物１１の部分で起こる（図７を参照）。
【００４２】消去は、通常通りに、ドレインをフロート
させる一方で制御ゲートを接地し且つソースを所定の正
電位（好ましい実施例では１２ボルト）に引き上げるこ
とにより実行される。このような条件の下では、フロー
ティングゲート１２と、ソース拡散領域のうち、フロー
ティングゲートの下方に位置する部分との間にファウラ
ー・ノルトハイムトンネンリグが起こる。消去によって
、セルの閾値電圧は約０ボルトまで低下する。
させる一方で制御ゲートを接地し且つソースを所定の正
電位（好ましい実施例では１２ボルト）に引き上げるこ
とにより実行される。このような条件の下では、フロー
ティングゲート１２と、ソース拡散領域のうち、フロー
ティングゲートの下方に位置する部分との間にファウラ
ー・ノルトハイムトンネンリグが起こる。消去によって
、セルの閾値電圧は約０ボルトまで低下する。
【００４３】以下の説明を読めば、当業者には本発明の
数多くの代替え構成や変形が明白となるのは無論のこと
であろうが、図示し且つ説明した特定の実施例は単なる
１例であり、限定的な意味をもつものと考えてはならな
いことをここで理解しておくべきである。たとえば、別
の構成では、第２のポリシリコン層３１（すなわち、制
御ゲート）はフローティングゲートを覆ってから溝穴２
１の垂直の側壁部分のみにかかり、ドレイン領域を全く
覆わないように延出していても良い。従って、好ましい
実施例の詳細を挙げることは特許請求の範囲に示す範囲
を限定しようとするものではなく、また、特許請求の範
囲自体も、本発明に不可決であるとみなされる特徴のみ
を列挙しているにすぎないのである。以上、セレクトト
ランジスタを一体化した三次元無接点不揮発性メモリデ
バイスを説明した。
数多くの代替え構成や変形が明白となるのは無論のこと
であろうが、図示し且つ説明した特定の実施例は単なる
１例であり、限定的な意味をもつものと考えてはならな
いことをここで理解しておくべきである。たとえば、別
の構成では、第２のポリシリコン層３１（すなわち、制
御ゲート）はフローティングゲートを覆ってから溝穴２
１の垂直の側壁部分のみにかかり、ドレイン領域を全く
覆わないように延出していても良い。従って、好ましい
実施例の詳細を挙げることは特許請求の範囲に示す範囲
を限定しようとするものではなく、また、特許請求の範
囲自体も、本発明に不可決であるとみなされる特徴のみ
を列挙しているにすぎないのである。以上、セレクトト
ランジスタを一体化した三次元無接点不揮発性メモリデ
バイスを説明した。
【図１】ゲート酸化物を含み、その上にポリシリコン層
と、追加の窒化物層とが蒸着されている基板の横断面図
。
と、追加の窒化物層とが蒸着されている基板の横断面図
。
【図２】フォトレジストマスク部材を形成し、その下方
にある窒化物／ポリシリコン層をエッチングした後の図
１の基板を示す横断面図。
にある窒化物／ポリシリコン層をエッチングした後の図
１の基板を示す横断面図。
【図３】隣接するメモリセルの間に溝穴を形成するため
に下方の基板をエッチングした後の図２の基板を示す横
断面図。
に下方の基板をエッチングした後の図２の基板を示す横
断面図。
【図４】デバイスのソース／ドレイン領域にヒ素をイオ
ン注入した後の図３の基板を示す横断面図。
ン注入した後の図３の基板を示す横断面図。
【図５】ソース領域にさらにリンをイオン注入した後の
図４の基板を示す横断面図。
図４の基板を示す横断面図。
【図６】フォトレジストマスク層及び窒化物層を除去し
た後の図５の基板を示す横断面図。
た後の図５の基板を示す横断面図。
【図７】ポリ間誘電体層及び第２のポリシリコン層を蒸
着した後の図６の基板を示す横断面図。
着した後の図６の基板を示す横断面図。
【図８】図７に示すデバイスの等価概略図。
【図９】ビット線と、ワード線の位置を示す図４の横断
面図の斜視図である。
面図の斜視図である。
１０ シリコン基板
１１ ゲート酸化物
１２ 第１のポリシリコン層
１３ 窒化シリコン層
１５ フォトレジストマスク層
２０ フォトレジストマスク層
２１ 溝穴
２４ ソース領域
２５ ドレイン領域
２７ フォトレジストマスク部材
３０ ポリ間誘電体層
３１ 第２のポリシリコン層
３４ 水平領域
３５ 垂直領域
Claims (5)
- 【請求項１】 第１の導電型のシリコン基板に形成さ
れる電気的にプログラム可能で且つ電気的に消去可能な
メモリセルにおいて、前記シリコン基板内に形成される
第１の領域と、前記シリコン基板内に形成され、前記第
１の領域と共にチャネルを規定し、このチャネルが水平
領域と垂直領域の双方を含むように、前記シリコン基板
に凹部として形成された溝穴の下方に形成され、前記第
１の領域から離間する第２の領域と；絶縁体により包囲
され、前記第１の領域の少なくとも縁部から前記チャネ
ルの前記水平領域を覆うまで延出し、前記水平領域の内
部の導電率に影響を与える電荷を蓄積する第１のゲート
部材と；前記第１のゲート部材を覆うように延出して、
前記セルのプログラミング及び消去を制御し、さらに、
前記チャネルの前記垂直領域の上方で絶縁され且つそれ
を覆うように延出することにより、前記垂直領域を渡っ
て流れる電流を制御する第２のゲート部材とを具備する
メモリセル。 - 【請求項２】 電気的にプログラム可能で且つ電気的
に消去可能なメモリセルにおいて、ほぼ平坦な上面と、
第１及び第２の側壁が前記上面に対しほぼ垂直であるが
、底面が前記平坦な上面から下方へ、しかもそれとほぼ
平行にくぼんでいるように形成された溝穴とを有するシ
リコン基板と；前記シリコン基板で、前記底面の下方に
形成されたドレイン領域と；前記シリコン基板で、前記
上面の下方に形成され、前記ドレイン領域から離間して
配置されて、前記ドレイン領域との間に、前記上面の下
方の水平部分と、前記第１の側壁の近くの垂直部分とを
有するチャネルを規定するソース領域と；絶縁体により
包囲され、前記ソース領域の少なくとも縁部から前記チ
ャネルの前記水平部分を覆うまで延出し、前記水平部分
の内部の導電率に影響を与える電荷を蓄積するポリシリ
コンフローティングゲートと；少なくとも前記フローテ
ィングゲートと、前記溝穴の前記第１の側壁とを覆うよ
うに形成され、前記フローティングゲートとの間の前記
電荷の移動を有効に制御するために前記フローティング
ゲート及び前記第１の側壁から絶縁されており、前記垂
直部分と共に、前記垂直部分を横切って流れる電流を制
御する垂直セレクトデバイスを一体に形成するポリシリ
コン制御ゲートとを具備するメモリセル。 - 【請求項３】 半導体本体に形成される不揮発性メモ
リセルにおいて、前記メモリセルは前記半導体本体から
絶縁層を経てフローティングゲート部材に至る電子の注
入によりプログラムされ、前記フローティングゲート部
材から前記絶縁層を経て前記半導体本体に至る電子のフ
ァウラー・ノルトハイムトンネリングにより消去される
ような構成であり、前記メモリセルは前記半導体本体の
中に形成されるソース領域及びドレイン領域を含み、前
記ソース領域は前記半導体本体の上面から下方へくぼま
せて形成されることにより、相互間に水平部分と、垂直
部分とに分割されるチャネルを規定しており、前記メモ
リセルは、前記フローティングゲート部材及び前記チャ
ネルの前記垂直部分を覆うように延出する制御ゲート部
材をさらに含み、前記制御ゲート部材は、前記フローテ
ィングゲート部材のプログラミング及び消去を制御する
と共に、前記垂直部分と共に一体の垂直セレクトトラン
ジスタを形成するように、前記フローティングゲート部
材及び前記垂直部分から絶縁されており、前記垂直部分
の導電率が前記制御ゲートにより変調される一方、前記
水平部分の導電率は前記フローティングゲート部材によ
り変調されるメモリセル。 - 【請求項４】 一体のセレクトトランジスタを有する
フローティングゲートメモリセルのアレイを基板上に製
造する方法において、前記基板上にゲート酸化物を形成
する工程と；前記ゲート酸化物上に第１のポリシリコン
層から複数の第１のゲート部材を形成する工程と；前記
基板で、１つおきの対の前記第１のゲート部材の間に複
数の溝穴を形成する工程と；前記第１のゲート部材と整
合している複数の互いに離間した平行で細長いソース領
域及びドレイン領域を、前記ドレイン領域が前記溝穴の
下方に位置するような状態で形成するために、前記基板
にドーパントを導入する工程と；前記第１のゲート部材
及び前記溝穴を覆い且つそれから絶縁されている複数の
細長い第２のゲート部材を第２のポリシリコン層から形
成する工程とからなる方法。 - 【請求項５】 一体のセレクトトランジスタを有する
フローティングゲートメモリセルのアレイをシリコン基
板上に製造する方法において、 （ａ） 前記シリコン基板上にゲート酸化物を形成す
る工程と； （ｂ） 前記ゲート酸化物の上に第１のポリシリコン
層を蒸着する工程と； （ｃ） 前記第１のポリシリコン層の上にマスク層を
蒸着する工程と； （ｄ） 複数の第１のゲート部材を形成するために、
前記第１のポリシリコン層をエッチングする工程と；（
ｅ） 前記シリコン基板で、１つおきの対の前記第１
のゲート部材の間に、底面と、１対の側壁面とをそれぞ
れ有する複数の溝穴を形成する工程と；（ｆ） 前記
第１のゲート部材と整合する複数の互いに離間した平行
で細長いソース領域及びドレイン領域を、前記ドレイン
領域が前記溝穴の前記底面の下方に位置するように形成
するために、前記シリコン基板にドーパントを注入する
工程と； （ｇ） 前記第１のゲート部材及び前記溝穴を覆い且
つそれらから絶縁されている複数の第２のゲート部材を
第２のポリシリコン層から形成し、前記第２のゲート部
材及び前記側壁面が前記セレクトトランジスタを形成す
るようにする工程とから成る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US491,226 | 1990-03-09 | ||
| US07/491,226 US4964080A (en) | 1990-03-09 | 1990-03-09 | Three-dimensional memory cell with integral select transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04218974A true JPH04218974A (ja) | 1992-08-10 |
| JP3000116B2 JP3000116B2 (ja) | 2000-01-17 |
Family
ID=23951291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3057656A Expired - Fee Related JP3000116B2 (ja) | 1990-03-09 | 1991-03-01 | 一体のセレクトトランジスタを有する三次元メモリセル |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4964080A (ja) |
| JP (1) | JP3000116B2 (ja) |
| GB (1) | GB2241825B (ja) |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2861243B2 (ja) * | 1990-04-27 | 1999-02-24 | 日本電気株式会社 | ダイナミック型ランダムアクセスメモリセル |
| JP2790362B2 (ja) * | 1990-06-04 | 1998-08-27 | キヤノン株式会社 | 半導体装置 |
| US5078498A (en) * | 1990-06-29 | 1992-01-07 | Texas Instruments Incorporated | Two-transistor programmable memory cell with a vertical floating gate transistor |
| TW199237B (ja) * | 1990-07-03 | 1993-02-01 | Siemens Ag | |
| JP2830447B2 (ja) * | 1990-10-15 | 1998-12-02 | 日本電気株式会社 | 半導体不揮発性記憶装置 |
| US5102814A (en) * | 1990-11-02 | 1992-04-07 | Intel Corporation | Method for improving device scalability of buried bit line flash EPROM devices having short reoxidation beaks and shallower junctions |
| JP2622425B2 (ja) * | 1990-11-20 | 1997-06-18 | シャープ株式会社 | 半導体装置の製造方法 |
| JP2612969B2 (ja) * | 1991-02-08 | 1997-05-21 | シャープ株式会社 | 半導体装置の製造方法 |
| US5278439A (en) * | 1991-08-29 | 1994-01-11 | Ma Yueh Y | Self-aligned dual-bit split gate (DSG) flash EEPROM cell |
| US5315142A (en) * | 1992-03-23 | 1994-05-24 | International Business Machines Corporation | High performance trench EEPROM cell |
| US5297082A (en) * | 1992-11-12 | 1994-03-22 | Micron Semiconductor, Inc. | Shallow trench source eprom cell |
| JP3159850B2 (ja) * | 1993-11-08 | 2001-04-23 | シャープ株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| DE69523743T2 (de) * | 1994-03-03 | 2002-08-01 | Rohm Corp | Überlöschungsdetektion in einer niederspannungs-eintransistor-flash-eeprom-zelle unter verwendung von fowler-nordheim-programmierung und -löschung |
| US5945705A (en) * | 1995-08-01 | 1999-08-31 | Advanced Micro Devices, Inc. | Three-dimensional non-volatile memory |
| US5672524A (en) * | 1995-08-01 | 1997-09-30 | Advanced Micro Devices, Inc. | Three-dimensional complementary field effect transistor process |
| US6897520B2 (en) * | 1996-05-29 | 2005-05-24 | Madhukar B. Vora | Vertically integrated flash EEPROM for greater density and lower cost |
| JP2000515684A (ja) * | 1996-07-19 | 2000-11-21 | シリコニックス・インコーポレイテッド | トレンチ底部注入領域を有する高密度トレンチｄｍｏｓトランジスタ |
| US5703388A (en) * | 1996-07-19 | 1997-12-30 | Mosel Vitelic Inc. | Double-poly monos flash EEPROM cell |
| US5930631A (en) * | 1996-07-19 | 1999-07-27 | Mosel Vitelic Inc. | Method of making double-poly MONOS flash EEPROM cell |
| US6034389A (en) * | 1997-01-22 | 2000-03-07 | International Business Machines Corporation | Self-aligned diffused source vertical transistors with deep trench capacitors in a 4F-square memory cell array |
| US5874760A (en) * | 1997-01-22 | 1999-02-23 | International Business Machines Corporation | 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation |
| US5990509A (en) * | 1997-01-22 | 1999-11-23 | International Business Machines Corporation | 2F-square memory cell for gigabit memory applications |
| US5929477A (en) * | 1997-01-22 | 1999-07-27 | International Business Machines Corporation | Self-aligned diffused source vertical transistors with stack capacitors in a 4F-square memory cell array |
| JPH11204782A (ja) * | 1998-01-08 | 1999-07-30 | Toshiba Corp | 半導体装置およびその製造方法 |
| US6137128A (en) * | 1998-06-09 | 2000-10-24 | International Business Machines Corporation | Self-isolated and self-aligned 4F-square vertical fet-trench dram cells |
| US6368919B2 (en) * | 1999-01-19 | 2002-04-09 | Micron Technology, Inc. | Method and composite for decreasing charge leakage |
| US6188105B1 (en) * | 1999-04-01 | 2001-02-13 | Intersil Corporation | High density MOS-gated power device and process for forming same |
| US6759707B2 (en) | 2001-03-08 | 2004-07-06 | Micron Technology, Inc. | 2F2 memory device system |
| US7005338B2 (en) * | 2002-09-19 | 2006-02-28 | Promos Technologies Inc. | Nonvolatile memory cell with a floating gate at least partially located in a trench in a semiconductor substrate |
| JP2004247436A (ja) * | 2003-02-12 | 2004-09-02 | Sharp Corp | 半導体記憶装置、表示装置及び携帯電子機器 |
| US6979857B2 (en) * | 2003-07-01 | 2005-12-27 | Micron Technology, Inc. | Apparatus and method for split gate NROM memory |
| KR100553712B1 (ko) * | 2004-05-04 | 2006-02-24 | 삼성전자주식회사 | 리세스 채널을 가지는 선택 트랜지스터가 구비된 비휘발성메모리 소자 및 그 제조방법 |
| US7395191B2 (en) | 2004-07-28 | 2008-07-01 | Blueridge Analytic, Inc. | Computer-implemented land planning system and method designed to generate at least one conceptual fit solution to a user-defined land development problem |
| KR100702014B1 (ko) * | 2005-05-03 | 2007-03-30 | 삼성전자주식회사 | 수직 채널 트랜지스터 구조를 갖는 단일 트랜지스터 플로팅바디 디램 소자들 및 그 제조방법들 |
| US7538384B2 (en) * | 2005-12-05 | 2009-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-volatile memory array structure |
| KR100672718B1 (ko) * | 2005-12-29 | 2007-01-22 | 동부일렉트로닉스 주식회사 | 플래쉬 메모리 및 이의 제조방법 |
| JP4856488B2 (ja) * | 2006-07-27 | 2012-01-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US20080029803A1 (en) * | 2006-08-02 | 2008-02-07 | Infineon Technologies Ag | Programmable non-volatile memory cell |
| KR100882797B1 (ko) * | 2006-10-20 | 2009-02-10 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US7768812B2 (en) | 2008-01-15 | 2010-08-03 | Micron Technology, Inc. | Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices |
| US7898857B2 (en) | 2008-03-20 | 2011-03-01 | Micron Technology, Inc. | Memory structure having volatile and non-volatile memory portions |
| US8034655B2 (en) | 2008-04-08 | 2011-10-11 | Micron Technology, Inc. | Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays |
| US8211743B2 (en) | 2008-05-02 | 2012-07-03 | Micron Technology, Inc. | Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes |
| US8134137B2 (en) | 2008-06-18 | 2012-03-13 | Micron Technology, Inc. | Memory device constructions, memory cell forming methods, and semiconductor construction forming methods |
| US9343665B2 (en) | 2008-07-02 | 2016-05-17 | Micron Technology, Inc. | Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array |
| KR20110083858A (ko) * | 2010-01-15 | 2011-07-21 | 삼성전자주식회사 | 반도체 셀 어레이 영역의 형성방법, 상기 반도체 셀 어레이 영역을 포함하는 반도체 장치의 형성방법, 및 상기 반도체 장치를 포함하는 반도체 모듈의 형성방법 |
| US8427859B2 (en) | 2010-04-22 | 2013-04-23 | Micron Technology, Inc. | Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells |
| US8411477B2 (en) | 2010-04-22 | 2013-04-02 | Micron Technology, Inc. | Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells |
| US8289763B2 (en) | 2010-06-07 | 2012-10-16 | Micron Technology, Inc. | Memory arrays |
| US8351242B2 (en) | 2010-09-29 | 2013-01-08 | Micron Technology, Inc. | Electronic devices, memory devices and memory arrays |
| US8759809B2 (en) | 2010-10-21 | 2014-06-24 | Micron Technology, Inc. | Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer |
| US8526213B2 (en) | 2010-11-01 | 2013-09-03 | Micron Technology, Inc. | Memory cells, methods of programming memory cells, and methods of forming memory cells |
| US8796661B2 (en) | 2010-11-01 | 2014-08-05 | Micron Technology, Inc. | Nonvolatile memory cells and methods of forming nonvolatile memory cell |
| US9454997B2 (en) | 2010-12-02 | 2016-09-27 | Micron Technology, Inc. | Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells |
| US8431458B2 (en) | 2010-12-27 | 2013-04-30 | Micron Technology, Inc. | Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells |
| US8791447B2 (en) | 2011-01-20 | 2014-07-29 | Micron Technology, Inc. | Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells |
| US8488365B2 (en) | 2011-02-24 | 2013-07-16 | Micron Technology, Inc. | Memory cells |
| US8537592B2 (en) | 2011-04-15 | 2013-09-17 | Micron Technology, Inc. | Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4290078A (en) * | 1979-05-30 | 1981-09-15 | Xerox Corporation | High voltage MOSFET without field plate structure |
| US4364074A (en) * | 1980-06-12 | 1982-12-14 | International Business Machines Corporation | V-MOS Device with self-aligned multiple electrodes |
| US4542396A (en) * | 1982-09-23 | 1985-09-17 | Eaton Corporation | Trapped charge bidirectional power FET |
| JPS6025269A (ja) * | 1983-07-21 | 1985-02-08 | Hitachi Ltd | 半導体記憶素子 |
| IT1213218B (it) * | 1984-09-25 | 1989-12-14 | Ates Componenti Elettron | Processo per la fabbricazione di una cella di memoria non volatile con area di ossido sottile di dimensioni molto piccole, e cella ottenuta con il processo suddetto. |
| JPS61150366A (ja) * | 1984-12-25 | 1986-07-09 | Nec Corp | Ｍｉｓ型メモリ−セル |
| US4774556A (en) * | 1985-07-25 | 1988-09-27 | Nippondenso Co., Ltd. | Non-volatile semiconductor memory device |
| US4835741A (en) * | 1986-06-02 | 1989-05-30 | Texas Instruments Incorporated | Frasable electrically programmable read only memory cell using a three dimensional trench floating gate |
| US4763181A (en) * | 1986-12-08 | 1988-08-09 | Motorola, Inc. | High density non-charge-sensing DRAM cell |
| US4801985A (en) * | 1987-05-19 | 1989-01-31 | General Electric Company | Monolithically integrated semiconductor device and process for fabrication |
| JP2735193B2 (ja) * | 1987-08-25 | 1998-04-02 | 株式会社東芝 | 不揮発性半導体装置及びその製造方法 |
| US4861730A (en) * | 1988-01-25 | 1989-08-29 | Catalyst Semiconductor, Inc. | Process for making a high density split gate nonvolatile memory cell |
-
1990
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