JP3129750B2

JP3129750B2 - 半導体記憶装置及びその製造方法

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Publication number: JP3129750B2
Application number: JP03044969A
Authority: JP
Inventors: 克彦稗田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-09-27
Filing date: 1991-03-11
Publication date: 2001-01-31
Anticipated expiration: 2016-01-31
Also published as: JPH04212451A

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】本発明は、一個のＭＯＳトランジ
スタと一個のキャパシタによりメモリセルを構成するダ
イナミック型の半導体記憶装置（ＤＲＡＭ）およびその
製造方法に関する。

【０００３】

【従来の技術】近年、ＤＲＡＭの高集積化は目覚ましい
ものがある。ＤＲＡＭの更なる高集積化を図るためのメ
モリセル構造として、半導体基板に溝を掘りこの溝の内
壁を利用してキャパシタを形成するものが各種提案され
ている。この種のメモリセルの中で、基板を共通電極と
し、溝内に各キャパシタ毎に独立のキャパシタ電極を埋
め込み形成するものは、記憶ノードが基板から分離され
るために耐ソフトエラー特性が優れたものとして注目さ
れる（例えば、ＩＥＤＭ８５；ｐ．７１０〜７１３）。

【０００４】第１従来例として、図２２はその様なメモ
リセル構造を示す平面図とそのＡ−Ａ´断面図であり、
隣接する２ビット分を示している。Ｐ⁺型Ｓｉ基板２１
にＰ型層２２をエピタキシャル成長させたウェハーが用
いられ、フィールド絶縁膜３１で素子分離された各メモ
リセル領域にキャパシタとＭＯＳトランジスタからなる
メモリセルが形成されている。即ち各メモリセル領域内
に溝２３が形成され、この溝２３内にキャパシタ絶縁膜
２４を介してキャパシタ電極２５が埋め込み形成されて
いる。キャパシタ領域に隣接する領域に、ゲート絶縁膜
２６を介して第３層多結晶シリコン膜によるゲート電極
２７が形成され、これをマスクとして不純物をドープし
てソース、ドレイン拡散層２８₁，２８₂が形成され
て、ＭＯＳトランジスタが構成されている。ゲート電極
２７は基板の一方向に複数のメモリセルに連続的に配設
されて、ワード線となる。ここでキャパシタ電極２５
は、溝２３の途中まで埋め込んだ第１層多結晶シリコン
膜電極２５₁とこの上に重ねた第２層多結晶シリコン膜
電極２５₂とからなる。第２層多結晶シリコン膜電極２
５₂は、基板上面に形成された孔を介して基板に接続さ
れている。そして第２層多結晶シリコン膜電極２５₂の
不純物が基板に拡散され、この拡散層はゲート電極２７
をマスクとして形成される拡散層２８₁と一体のものと
なる。こうしてキャパシタ電極２５は基板上面でＭＯＳ
トランジスタの拡散層と電気的に接続され、これが記憶
ノードとなる。Ｐ⁺型Ｓｉ基板２１は従来のセルプレー
トに代わって全キャパシタの共通電極となる。素子形成
された基板上はＣＶＤの絶縁膜２９が覆われ、これにコ
ンタクト孔が開けられて、ＭＯＳトランジスタの一方の
拡散層２８₂と電気的に接続されるビット線３０が配設
される。

【０００５】ところが、この基板電極型のメモリセル構
造は、基板に１／２Ｖｃｃの正の電圧をかける事ができ
ず（かけるとＰ−Ｎ接合に順方向バイアスをかける事に
なり異常電流が流れる）通常は０Ｖを印加する。この場
合１／２Ｖｃｃ方式の時にくらべて、キャパシタ絶縁膜
に倍の電界がかかり、キャパシタ絶縁膜の破壊がおこり
やすくなるという信頼性上の大きな問題がある。

【０００６】一方、ＭＯＳ型ＤＲＡＭの高集積化に伴っ
て、情報を記憶するキャパシタの面積が減少し、この減
少と共に蓄積される電荷量が減少する結果を招いてい
る。

【０００７】そのため、メモリ内容が誤って読み出さ
れ、あるいはα線等の放射線によりメモリ内容が破壊さ
れるといった問題が生じている。

【０００８】このような問題を解決するため、ＭＯＳキ
ャパシタの領域に溝（トレンチ）を掘り、ＭＯＳキャパ
シタの占有面積を拡大すること無く実質的に表面積を大
きくしてＭＯＳキャパシタ容量を増大させ、これにより
電荷の蓄積容量を増大させる方法が提案されている。

【０００９】以下に、第２の従来例であるＤＲＡＭ４０
０を図２３に示す。

【００１０】ＤＥＡＭ４００は、半導体基板４０１内に
掘られた溝に形成されるキャパシタ部４０２と、該キャ
パシタ部４０２間に形成されるＭＯＳトランジスタ部４
０３とを備える。

【００１１】前記キャパシタ部４０２は、溝の周囲に拡
散する拡散層４０４と、前記基板４０１表面を覆う絶縁
性のＳｉＯ₂膜４０５と、該ＳｉＯ₂膜４０５及び前記
拡散層４０４表面上に形成された絶縁性のキャパシタ絶
縁膜４０６と、前記溝を埋めて前記キャパシタ絶縁膜４
０６を介して前記拡散層４０４との間で電荷を保持する
プレート電極４０７と、該プレート電極４０７表面を覆
ってキャパシタ部４０２を保護及び絶縁する酸化膜４０
８とから構成される。

【００１２】前記ＭＯＳトランジスタ部４０３は、前記
基板４０１表面を覆う絶縁性のゲート絶縁膜４０９を介
して前記基板４０１上に設けられワード線を構成するゲ
ート電極４０１と、該ゲート電極４１０間及びゲート電
極４１０と前記キャパシタ部４０２との間をゲート絶縁
膜４０９を介して前記基板４０１上部に設けられたｎ型
層４１１とから構成される。

【００１３】さらに、ＤＲＡＭ４００は、ゲート電極４
１０及び酸化膜４０８上方にＣＶＤ絶縁膜４１２と、該
ＣＶＤ絶縁膜４１２上方に配線され、かつゲート電極４
１０間のｎ型層４１１に電気的に接触するビット線４１
３と、該ビット線４１３表面を覆う保護膜４１４とを備
える。

【００１４】以上の従来のＤＲＡＭ４００の構成におい
て、ワード線を構成するゲート電極４１０に電荷が印加
されると、ゲート電極４１０とｎ型層４１１との間及び
ゲート電極４１０と拡散層４０４との間が導通する。次
いで、ビット線４１３を介してＤＲＡＭ４００へ信号が
送られると、その信号が有する電荷がｎ型層４１１及び
拡散層４０４を介してキャパシタ部４０２に蓄積され
る。つまり、外部から送られてきた上記信号はキャパシ
タ部４０２に書き込まれる。また、逆に、ゲート電極４
１０に電荷が印加されると、キャパシタ部４０２に蓄積
された電荷は信号としてビット線４１３を介して外部へ
読み出される。

【００１５】従って、従来のＲＡＭ４００において、信
号の書き込み及び読み出しが自在に行われる。

【００１６】

【発明が解決しようとする課題】以上のように第１従来
例で提案されている基板電極型の溝掘りキャパシタ構造
のメモリセルはキャパシタ絶縁膜にかかる電界が増加
し、信頼性上大きな問題が発生する。

【００１７】また、第２の従来例では、以下のような問
題があった。

【００１８】第１に、キャパシタ部４０２の溝の底の形
状が不均一になるので、溝底部の一部で絶縁性能が損な
われ、キャパシタ耐圧の劣化を招くことになる。

【００１９】第２に、キャパシタ部４０２を構成する各
部材は熱膨脹率が異なるので、溝の底部に熱応力が集中
して結晶欠陥をもたらし、キャパシタ部４０２から基板
４０１へのリーク電流が増加することになる。

【００２０】第３に、溝はその形成時のエッチングによ
って格子欠陥などのダメージを被むる。このエッチング
ダメージの除去は困難であるため、溝底部に形成される
酸化膜の膜質が劣化し、第２の問題と同様にリーク電流
が増加することになる。

【００２１】そこで、本発明の第１の目的は、キャパシ
タ絶縁膜に印加される電界を小さくでき、信頼性を向上
させることができる基板電極型の溝掘りキャパシタ構造
をもつ半導体記憶装置及びその製造方法を提供すること
にある。

【００２２】本発明の第２の目的は、溝の内部でキャパ
シタ耐圧の劣化を招くことなく、かつリーク電流の発生
を最小限に押さえることができる半導体記憶装置及びそ
の製造方法を提供することにある。

【００２３】［発明の構成］

【００２４】

【課題を解決するための手段】上記目的を達成するため
請求項１記載の半導体記憶装置は、基板電極型の溝掘り
キャパシタ構造を有し、ＭＯＳトランジスタを形成する
領域は基板と完全に分離されており、基板を用いたキャ
パシタ共通電極は例えば＋１．５Ｖなどの任意の電圧を
印加する事ができる構造となっている事を特徴とする。

【００２５】さらに、請求項２記載の半導体記憶装置
は、導電膜が、第１の導電膜と第２の導電膜とから構成
され、第２の導電膜が、第２の半導体基板の側面を介し
て、ＭＯＳ型トランジスタのソース又はドレインのいず
れか一方と電気的に接続されていることを特徴とする。

【００２６】また、請求項５記載の半導体記憶装置の製
造方法は、半導体基板内の一定深さ部分に絶縁膜層を形
成する工程と、前記基板表面から前記一定深さの絶縁膜
層へ達し、かつ前記絶縁膜層との境界面が平坦である溝
を形成する工程と、前記溝の上部内壁を介してのみ直接
前記基板に電気的に接触する蓄積電極を前記溝の内壁に
形成する工程と、前記蓄積電極に接するように絶縁性の
キャパシタ絶縁膜を形成する工程と、ＭＯＳトランジス
タを、そのソース又はドレインの拡散層の一方が前記溝
の上部内壁を介して前記蓄積電極に電気的に接触するよ
うに、前記溝に隣接する前記基板内に形成する工程とを
含むことを特徴とする。

【００２７】また、請求項６記載の半導体記憶装置は、
半導体基板内の一定深さ部分に形成された絶縁膜層と、
前記基板表面から前記一定深さの絶縁膜層へ達し、かつ
前記絶縁膜層との境界面が平坦な溝と、前記溝の上部内
壁を介してのみ前記基板に電気的に接触する蓄積電極
と、前記蓄積電極に接して溝の中に形成されたキャパシ
タ絶縁膜と、前記溝に隣接する前記基板内に形成された
ＭＯＳトランジスタとを少なくとも具備し、ＭＯＳ型ト
ランジスタのソース又はドレインの拡散層の一方は、前
記溝の上部内壁を介して、前記蓄積電極と電気的に接触
することを特徴とする。

【００２８】

【作用】請求項１乃至３記載のＤＲＡＭ構造では、共通
キャパシタ電極がＭＯＳトランジスタ基板と完全に分離
されているので基板共通電極型にもかかわらず、基板共
通電極に正の電圧を印加することができるようになり、
これにより、従来のメモリセルと同じ１／２Ｖｃｃ方式
が使える。よってキャパシタ絶縁膜にかかる電解は０Ｖ
しか印加できなかった場合にくれべて約半分となり、キ
ャパシタ絶縁膜の信頼性を向上させることができる。ま
た、この事により薄いキャパシタ絶縁膜を使うことがで
きる事を示しておりセルの蓄積容量（Ｃｓ）を大きくで
きる。

【００２９】また基板共通電極方式であるので、基板上
に大きな段差が飛び出さないので、次工程の加工がやり
易くなり、製造工程の安定化が図れる。また基板共通電
極を形成するためのマスク工程、及びエッチング工程が
不要であるから工程の簡略化が達成できる。

【００３０】また基板共通電極となっており、又ＭＯＳ
トランジスタ部は基板と完全に絶縁分離されているので
α線等によるソフトエラーに非常に強い。

【００３１】またＭＯＳトランジスタは基板と完全に絶
縁分離された薄膜シリコン層に作られるので、パンチス
ルーがおこりにくく、ショートチャネル効果が抑えられ
る。

【００３２】また、請求項４記載の方法では各メモリセ
ル毎のキャパシタ電極は溝内に完全に埋め込まれている
ので特別のマスク工程は必要なく、工程の簡略化ができ
る。

【００３３】また、ＭＯＳトランジスタを形成する絶縁
膜上のシリコン基板が薄いので薄膜基板をエッチング
し、絶縁膜を埋め込むだけで完全な素子分離を行なう事
ができ工程が簡略化される。

【００３４】請求項５記載の半導体記憶装置の製造方法
では、半導体基板内の一定深さ部分に絶縁膜層が形成さ
れるので、各溝の深さは半導体基板表面から絶縁膜層ま
での距離になる。従って、蓄積電極、キャパシタ絶縁
膜、及びプレート電極によって形成されるキャパシタ領
域の蓄積容量は一定値に容易に設定され得る。

【００３５】また、半導体基板内に形成される溝は、そ
の底は絶縁膜層に沿って形成されるので、絶縁膜層との
境界面において平坦な構造を有することになる。従っ
て、エッチング条件の変動などが生じても、溝の底部は
鋭利な形状に成ることはなく、キャパシタ耐圧の劣化を
招かない。

【００３６】また、溝の底部は平坦な構造であるため、
溝形成後に熱応力が生じても結晶欠陥の発生を防ぐこと
ができる。従って、リーク電流の発生を押さえることが
できる。

【００３７】また、溝の底部に比較的厚い絶縁膜が存在
するため、絶縁膜がエッチングダメージを被っても、絶
縁膜の絶縁性能は安定である。従って、安定した高品質
の絶縁膜を溝内壁面に形成できる。

【００３８】また、ＭＯＳトランジスタ及びキャパシタ
領域は絶縁膜層によって該絶縁膜層下部の基板と分離さ
れているため、α線などにより上記基板内１０〜２０μ
ｍ程度の深さ部分に発生する２次電子の影響を防ぐこと
ができる。従って、ソフトエラーの発生を大幅に減少で
きる。

【００３９】請求項６記載の半導体記憶装置は、上述の
製造方法で製造されるので、キャパシタ耐圧の劣化を招
くことなく、かつリーク電流の発生を最小限に抑えるこ
とができる。

【００４０】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。

【００４１】請求項１記載の半導体記憶装置の第１の実
施例として、図１（ａ），図１（ｂ），図１（ｃ）に基
板電極型トレンチ構造のＤＲＡＭを示す平面図、そのＡ
−Ａ´断面図、およびＢ−Ｂ´断面図を示す。

【００４２】このＤＲＡＭでは、Ｎ型シリコン基板１上
に絶縁膜層２が設けてあり、その上にＰ型シリコン層３
がある、いわゆるＳ０Ｉ基板を用い、フィールド絶縁膜
４で素子分離された領域がそれぞれのメモリセル領域で
ある。各メモリセル領域には、Ｎ型Ｓｉ基板１内に所定
深さ食い込む溝６が形成され、この溝６内にキャパシタ
絶縁膜７を介してキャパシタ電極８が埋め込まれてい
る。キャパシタ領域の溝に隣接する領域にゲート絶縁膜
１３を介してワード線となるゲート電極１４が形成さ
れ、このゲート電極１４に自己整合的にソース，ドレイ
ンのｎ型拡散層１５が形成されて、ＭＯＳトランジスタ
が構成されている。キャパシタ電極は溝の途中まで埋め
込まれた第１の多結晶シリコン膜８とこの上に重ねて埋
め込まれた第２の多結晶シリコン膜１０からなる。キャ
パシタ絶縁膜７のうち、第１の多結晶シリコン８より上
の部分は除去されてＭＯＳトランジスタ形成のための基
板の側面領域が露出され、ここから第２の多結晶シリコ
ン膜１０の中の不純物が拡散されて、ｎ型拡散層１５と
一体化されるｎ型拡散層１１が形成されている。即ち、
キャパシタ電極８は、溝６の上部側面でＭＯＳトランジ
スタの拡散層１５，１１と電気的に接続される。１６は
ＣＶＤ絶縁膜であり、これにコンタクト孔１７が開けら
れてＭＯＳトランジスタの拡散層１５₁，１５₄に接続
されるビット線１８が配設されている。１９は保護膜で
ある。

【００４３】次にこのＤＲＡＭの製造工程について説明
する。図２（ａ），（ｂ），（ｃ）〜図９（ａ），
（ｂ），（ｃ）は、このＤＲＡＭの製造工程を示す図１
（ａ），（ｂ），（ｃ）に対応する断面図である。

【００４４】具体的にその製造工程を説明すると、不純
物濃度１×１０¹⁹／cm³程度のＮ⁺型Ｓｉ基板１上に厚
さ２００nm程度のＳｉＯ₂膜層２をもち、その上に厚さ
１００nm程度で不純物濃度５×１０¹⁵／cm³程度のＰ型
Ｓｉ層３をもつ積層構造基板を用意する（図２（ａ），
（ｂ），（ｃ））。この様な積層構造基板を用意するに
は、いくつかの方法があるが、ここではその中の代表的
な方法を示す。

【００４５】まず第１の方法として、図１２に示すよう
に例えば１７０KeVで１．０×１０¹⁸cm^-2程度酸素イオ
ンをイオン注入し、１２７５℃程度で１６時間程度アニ
ールすることにより絶縁膜層１０３を形成することがで
きる。この時あらかじめ、Ｎ型基板１０１の上に膜厚４
００nm程度のＰ型層１０２をエピタキシャル成長させて
おく。

【００４６】次に第２の方法は図１３に示すようにウェ
ハ張り合わせ法を用いるものである。まず２枚のウェハ
ー（シリコン基板２０１，２０３）を用意し、そのうち
１枚２０３はＮ型で高濃度（１×１０¹⁹／cm³）のもの
とする。このＮ型ウェハーはキャパシタの基板側共通電
極とするものである。またエピタキシャル成長により通
常濃度のＮ基板の上に高濃度Ｎ型層を成長しても良い。
この方法も容易に均一な濃度の膜を厚く形成できる。Ｐ
型（１００）基板２０１の上には、例えばＮ^-型のエピ
タキシャル成長層２０２を例えば約１００nm程度成長す
る。次にＰ型（１００）基板２０１及びＮ型（１００）
基板２０３の表面にはＨ2 ＋Ｏ2 雰囲気の熱酸化により
厚さ５０nmから１μｍ（ここでは例えば２００nm程度）
の酸化膜２０４₁，２０４₂を形成する。この後、この
ようにして表面に酸化膜２を形成した２枚のシリコン基
板２０１，２０３を図１３（ｂ）に示すような支持用の
シリコン基板２０３と重ね合わせるが、その際酸化膜２
０４どうしを重ね合わせｎ型エピタキシャル層２０２が
内側になるようにする。このように２枚の基板の表面を
重ね合わせる際、例えばこれらシリコン基板２０１，２
０３の間にパルス状の電圧（±１００〜±５００Ｖ）を
加え、例えば１０^-1Ｐａ程度に減圧して接着する。この
とき基板は最大８００℃程度まで加熱する。またこの後
さらに通常の熱処理（例えば１１００℃，Ｎ₂中で３０
分）を行なっても良い。このようにして２枚のシリコン
基板２０１，２０３を接着した後、図１３（ｃ）に示す
ようにシリコン基板２０１の側から通常の研磨を行ない
薄膜化する。研磨には通常の物理研磨とエッチング液と
してフッ酸，硝酸，酢酸液の混合液を用いたエッチング
法等による化学的研磨とを組み合わせて行なっても良
い。またＰ型とＮ型の差を用いてエッチングストップ作
用をもたせて化学的研磨を行なって良い。そして、通常
のシリコン基板と同じようにして表面の鏡面の研磨を行
ない。図２に示すようなＮ型シリコン基板１上に酸化膜
２、ｎ^-型不純物層３が順次積層された積層構造のＳｉ
基板を得ることができる。

【００４７】さらにまた、レーザーアニール法等を用い
ても良い。図１４はその例を示したものである。まず基
板３０１の表面に酸化膜３０２を形成し、素子分離を行
なう領域や溝を形成する領域の少なくとも一部の領域の
酸化膜を除去し，基板３０１を露出させる。次に全面に
例えば多結晶シリコンを堆積し、レーザーアニールを行
なう事により単結晶化させる（図１４（ｂ））。

【００４８】次にこのようにして形成された積層基板の
フィールド絶縁膜形成領域の例えば厚さ１００nmのＳｉ
基板３を異方性エッチングによりエッチング除去し、下
部の例えば厚さ４００nmの絶縁膜（ここでは酸化膜とす
る）２を露出させる。さらに、例えばＣＶＤ法により酸
化膜を全面に堆積し、レジスト等の平坦化膜を用いたい
わゆるエッチバック法を用いてフィールド領域にのみ酸
化膜４を埋め込む（図３）。（尚，図１４の例ではこの
ようにして埋め込まれた酸化膜を３０４，溝形成マスク
を３０５で示す）この後、ＮＭＯＳトランジスタ領域に
はＰＷｅｌｌ層の形成、ＰＭＯＳトランジスタ領域には
Ｎ^-Ｗｅｌｌの形成を行なっても良いが、この工程は後
の各々のハアニジスタのチャネルイオン注入工程で兼ね
ても良い。この後、例えば５０nm厚のＣＶＤ酸化膜５₁
と例えば１００nm厚のシリコン窒化膜５₂と例えば２０
０nm厚のＣＶＤ酸化膜５₃を順次積層堆積し、溝を形成
するためのレジストパターンを形成し、まず異方性エッ
チングにより前記積層膜（５₁，５₂，５₃）および埋
め込み酸化膜４をエッチングする。次に残る積層膜（５
₁，５₂，５₃）をマスクとして基板１を異方性エッチ
ングし深さ５μｍ程度の溝６₁，６₂を形成する。（図
４）。このとき、溝６はフィールド領域の酸化膜４に一
部かかる様に形成する。この様にして、溝の側面がセル
側を除き酸化膜４で囲まれている構造を得ることができ
る。

【００４９】この後、アルカリ溶液を含むウェット処理
を行ない溝（トレンチ）形成時のエッチングダメージを
除去したのち、さらに露出した溝６の内壁を８５０℃の
酸素雰囲気中で酸化を行ない、例えば膜厚１０nmの酸化
シリコン膜７を形成する。ここではキャパシタ絶縁膜と
して熱酸化膜を用いたが窒化膜と酸化膜からなるいわゆ
るＮＯ膜を用いても良い。

【００５０】さらに、全面にＣＶＤ法によりＰをドープ
した第１の多結晶シリコン層８を全面に堆積し、次にこ
の多結晶シリコン膜１８をＣＦ₄とＯ₂ガスを含む例え
ばケミカルドライエッチング（ＣＤＥ）法によりエッチ
バックして、溝６の途中まで埋め込み形成する。即ち、
溝６内に残される第１の多結晶シリコン膜８の表面が基
板３の表面より低い位置になるように、また基板３の下
部より高い位置になるようにエッチングする（図５）。
その後レジストパターンにより側面コンタクトを取りた
い領域を含むように穴が形成されたレジストパターンを
形成した後、第１の多結晶シリコン膜８上の溝側面で、
かつ基板３の側面の一部であるキャパシタ絶縁膜７をエ
ッチング除去して基板３の側面を一部露出させる（図
６）。

【００５１】その後、レジストを除去し、リンドープの
第２の多結晶シリコン膜１０をＣＶＤ法により全面に堆
積し、例えば９００℃ Ｎ₂中で、３０分の熱処理を行
なって第２の多結晶シリコン膜１０中の不純物（リン）
を基板３の側面に拡散させてｎ型層１１を形成する。こ
の後、第２の多結晶シリコン膜１０を例えば先の第１の
多結晶シリコン膜８の場合と同様のＣＤＥ法によりエッ
チバックして溝６内に埋め込む（図７）。このようにし
て、本実施例では図示のように第１の多結晶シリコン膜
８と第２の多結晶シリコン膜１０からなるキャパシタ電
極は、溝６内に限定されて埋め込み形成され、また将来
ＭＯＳトランジスタの拡散層とつながるｎ型層１１を自
己整合的に形成することができる。

【００５２】この後、ＣＶＤ酸化膜５₃をＮＨ₄Ｆ液な
どによりエッチング除去し、さらに露出した第２の多結
晶シリコン膜１０の表面を例えば５０nm程度酸化して窒
化シリコン膜５₂を除去するときの保護膜１２を形成す
る（図８）。この後、図では省略してあるが、保護膜１
２をマスクとして窒化シリコン膜５₂をＣＦ₄とＮ₂と
Ｏ₂ガスを用いた雰囲気でケミカル・ドライ・エッチン
グ（ＣＤＥ）を行ない、除去する。

【００５３】この後、酸化膜５₁を除去して基板３の表
面を露出させ、１５nm程度の熱酸化膜からなるゲート絶
縁膜１３を形成して、この上に第３の多結晶シリコン膜
によりワード線となるゲート電極１４を形成し、このゲ
ート電極１４をマスクとして例えばリンをイオン注入し
てソース，ドレインとなるｎ型拡散層１５₁，１５₂…
も形成する。ＭＯＳトランジスタのしきい値電圧を調整
するためにＮＭＯＳトランジスタについては、ボロンな
どのＰ型不純物を、またＰＭＯＳトランジスタについて
は、ＰなどのＮ型不純物をイオン注入するいわゆるチャ
ネルイオン注入工程をゲート絶縁膜１３の形成前に行な
う。さらに前記拡散層１５₂，１５₃は前述のように拡
散層１１とつながって一体としてＭＯＳトランジスタの
ソースまたはドレイン領域となる。この後図では示さな
いが、例えば周辺回路部では、ＬＤＤ構造とするために
ゲート電極側壁にスペーサを形成し、これをマスクとし
て用いてｎ⁺型拡散層の形成等を行なう。そして、全面
にＣＶＤ絶縁膜１６を堆積し、これにコンタクト孔１７
を開け、モリブデンシリサイド膜と多結晶シリコン膜を
用いたいわゆるポリサイド膜により拡散層１５に接続さ
れるビット線１８を形成する（図９）。このようにし
て、Ｎ⁺型Ｓｉ基板１を全キャパシタの共通電極とし、
各溝内に埋め込まれたキャパシタ電極８，１０がそれぞ
れキャパシタ毎に独立の記憶ノードとなり、またＭＯＳ
トランジスタ部は共通電極となりＮ⁺型Ｓｉ基板１と絶
縁分離された基板３から成っている基板電極型の溝掘り
型メモリセル構造が得られる。

【００５４】Ｎ⁺型Ｓｉ基板１には、プレート電位とし
て例えば＋１．５Ｖが印加され、溝６内のキャパシタ電
極８，１０に信号電極を蓄えることにより、情報記憶が
行われる。

【００５５】また、この他の実施例として、基板共通キ
ャパシタ電極（プレート電極）の取り方について説明す
る。従来はＮ⁺型基板１の裏面から基板プレート電極端
子を引き出す事ができるが、この他に、図１０に示すよ
うに基板の表面から端子を取り出す手法もある。まず、
溝６を開孔するとき、周辺部のフィールド領域のプレー
ト端子を取りたい領域にも溝６を同時に開孔する。この
後、レジストを用いたリソグラフィーにより前記溝の側
面の絶縁膜７を除去し、基板１の溝の表面を露出させ
る。（図１０（ａ））。その後第１の多結晶シリコン層
８、第２の多結晶シリコン層１０を順次埋め込み、不純
物を基板側へ拡散させ、電気的に接続する。この後、層
間絶縁膜１６，１７を堆積した後、第２の多結晶シリコ
ン膜へのコンタクトホールを開け、Ａｌ配線２０を配設
して、表面からプレート電極（基板１）への配線取り出
しを可能としている。この様にすると全ての端子を基板
表面から取れる様になりアセンブリの際に自由度が大き
くなる。

【００５６】また、本実施例では、ＭＯＳトランジスタ
領域の基板３とキャパシタ電極８のコンタクトを取る際
に多結晶シリコン膜を２度埋め込む工程の途中で側壁コ
ンタクトを取る方法を示したが、レジストを用いた通常
のリソグラフィー工程によりＭＯＳトランジスタの基板
への側壁コンタクトを実現してもよい。図１１にその工
程例を示す。この場合、キャパシタ電極としての多結晶
シリコン膜の埋め込みは１回ですむことになり、工程の
簡略化が図れる。

【００５７】なお、本実施例では、ワード線方向に隣接
する複数のメモリセルの相互関係は示していない。も
し，メモリセル配置をフォールデッド・ビット線方式と
する場合には、図のキャパシタ電極８，１０の領域上を
ワード線方向に隣接するメモリセルのゲート電極が通過
することになる。上記実施例の製造工程では、この場合
ゲート電極とキャパシタ電極の間はキャパシタ電極１０
を熱酸化して得られる酸化膜を介して容量結合される。
この熱酸化膜は多結晶シリコン膜の熱酸化膜であるた
め、単結晶Ｓｉ上の熱酸化膜であるゲート絶縁膜１３よ
りは厚くなるが、この電極間の結合容量を低減させるた
めに別途キャパシタ領域にＣＶＤ酸化膜等を堆積するこ
とは有効である。もちろん、本発明はオープン・ビット
線構成のＤＲＡＭに適用することも可能である。

【００５８】次に、請求項６記載の半導体記憶装置（以
下、ＤＲＡＭと呼称する）に係わる第２の実施例を図１
５（ａ），（ｂ）及び（ｃ）に示す。

【００５９】図１５（ａ）はＤＲＡＭの隣接する２ビッ
ト分を示す平面図であり、図１５（ｂ）は図１５（ａ）
におけるＡ−Ａ´線断面図であり、図１５（ｃ）は図１
５（ａ）におけるＢ−Ｂ´線断面図である。

【００６０】図１５（ａ），（ｂ），及び（ｃ）におい
て、絶縁膜層４２が半導体基板４１とＰ型Ｓｉ基板４３
の間に形成され、メモリセル領域内に溝（トレンチ）が
上記絶縁膜層４２に達する様に形成される。この溝の内
壁面には絶縁膜４９，（４９₁，４９₂，４９₃）が形
成され、さらに溝内部には第１層多結晶シリコン膜によ
る蓄積電極５１（５１₁，５１₂，５１₃）がメモリセ
ル毎に形成される。溝の中の蓄積電極５１の表面にキャ
パシタ絶縁膜５４（５４₁，５４₂，５４₃）を介して
第２層多結晶シリコン膜からなるプレート電極５５（５
５₁，５５₂）が埋込み形成される。キャパシタ絶縁膜
５４はこの実施例ではＣＶＤ法によるＳｉ₃Ｎ₄膜とそ
の表面を酸化したいわゆるＮＯ膜である。プレート電極
５５は複数のメモリセルに共通配設される。また、キャ
パシタ領域４９，５１，５４，５５に隣接する位置には
ゲート絶縁膜５７を介して第３層多結晶シリコン膜から
なるゲート電極５８（５８₁，５８₂）が配設され、各
ゲート電極に自己整合されたＭＯＳトランジスタのソー
ス・ドレイン拡散層であるｎ型層５９（５９₁，５
９₂，５９₃）が形成される。このｎ型層５９は蓄積電
極５１と電気的に接続するように形成されている。例え
ば蓄積電極５１から基板４３側への不純物の部分的な拡
散層５３（５３₁，５３₂，５３₃）とｎ型層５９とが
接するように形成され電気的に互いに接続している。こ
れにより溝の中の蓄積電極５１はＭＯＳトランジスタ５
７，５８，５９のソース・ドレイン５９の一方に電気的
に接続される。又ゲート電極５８はマトリックス状に配
列されたメモリセル群の一方向に連続的に配設されワー
ド線を構成する。このようにしてＭＯＳトランジスタ５
７，５８，５９およびキャパシタ４９，５１，５４，５
５が形成された基板４３上はＣＶＤ絶縁膜６０で覆われ
る。またゲート電極５８間にはコンタクトホールが開け
られ、このコンタクトホールにｎ型層５９に接続される
ポリサイドから成るビット線６３が配設されている。ビ
ット線６３はワード線５８と直交かつ非接触に形成され
る。

【００６１】次に、請求項５記載の半導体記憶装置の製
造方法に係わる一実施例を図１６乃至図２１を用いて説
明する。

【００６２】なお、図１６（ａ），図１７（ａ），…図
２１（ａ）はＤＲＡＭの各製造工程における平面図であ
り、図１６（ｂ），図１７（ｂ）、…図２１（ｂ）はそ
れぞれ対応する製造工程におけるＤＲＡＭのＡ−Ａ´線
断面図である。

【００６３】図１６（ａ），（ｂ）に第１製造工程を示
すように、先ず２枚のＳｉ基板４１，４３を用意し、そ
のうちの１枚のＰ^-型Ｓｉ基板４３にはメモリセルが形
成される。

【００６４】次に通常のＨ₂＋Ｏ₂雰囲気の熱酸化によ
り各Ｓｉ基板４１，４３の表面に厚さ４００nm程度の酸
化膜４２（４２ａ，４２ｂ）を形成し、酸化膜４２ａに
酸化膜４２ｂを重ね合わせて支持用のＳｉ基板４１とＰ
^-型Ｓｉ基板４３とを合体させる。合体方法は、例え
ば、１０^-1Ｐａ程度に減圧し、次いで、Ｓｉ基板４１，
４３の間にパルス状の電圧（±１００〜±５００Ｖ）を
加えて接着する。このとき、基板を８００℃程度に加熱
しても良い。また、この後さらに通常の熱処理（例えば
１１００℃，Ｎ₂雰囲気中で３０分程度）を行なっても
良い。この様にして２枚のＳｉ基板４１，４３を接着し
た後、Ｓｉ基板４３の側から通常の研磨を行ない、Ｓｉ
基板４３を薄膜化する、研磨には通常の物理的研磨と、
エッチング液としてフッ酸，硝酸，酢酸液の混合液を用
いたエッチング法等による化学的研磨とを組み合わせて
行なっても良い。次いで、通常のＳｉ基板に対する取り
扱いと同様に表面の鏡面研磨を行ない、Ｓｉ基板４１上
に酸化膜４２，Ｐ^-型層４３が順次積層された積層構造
のＳｉ基板を得ることができる。他の方法とて、この積
層構造基板を得るためにレーザーアニール法を用いたＳ
ＯＩ技術を用いても良い。また、いわゆるＳＩＭＯＸ法
（酸素イオン注入後、高温処理）を用いても良い。

【００６５】いずれの場合にもＰ^-型Ｓｉ基板４３の厚
さをキャパシタ容量の確保の観点から所望の厚さ、例え
ば５μｍ程度にする。

【００６６】次に、Ｓｉ基板４３の表面に熱酸化法によ
り２０nm程度の酸化膜４６，ＣＶＤ法により膜厚１５０
nm程度のＳｉ₃Ｎ₄膜４７を順次形成する。この後、通
常のフォトリソグラフィー法を用いてレジスト（図示せ
ず）マスクでＳｉ₃Ｎ₄膜４７，ＳｉＯ₂膜４６，Ｓｉ
基板４３を順次エッチングする。このとき，エッチング
により得られる凹領域の深さは０．５μｍ程度となる様
にする。さらにこの時形成されるパターンは後の工程で
更にエッチングされて形成される溝８の予定されるパタ
ーンの大きさよりも小さくなるようにＳｉＯ₂膜４６，
Ｓｉ₃Ｎ₄膜４７を残置しておく。その理由は、溝４８
の作成時におけるパターン合わせに余裕をもたせるため
である。次に、Ｓｉ基板１３のエッチング面のダメージ
処理のために熱酸化を施した後、ＣＶＤ法によりＳｉ基
板全面に例えばＳｉＯ₂膜４４を堆積した後、レジスト
等を用いたエッチバック法により前記Ｓｉ基板４３の凹
領域（素子分離領域）ＳｉＯ₂膜４４を選択的に埋込
む。

【００６７】この後，図１７に第２製造工程を示すよう
に，溝の形成領域に窓を有するフォトレジストパターン
（図示省略）を利用して、反応性イオンエッチング法に
よりＳｉ₃Ｎ₄膜４７、ＳｉＯ₂膜４６，４４、Ｓｉ基
板４３を順次エッチングして基板中の酸化膜４２に達す
る様に溝４８（４８₁，４８₂，４８₃）を形成する。
この後、溝４８の側面のエッチングダメージを除去する
ため例えば熱酸化をし、次いで得られた酸化膜を除去す
るなどの処理を行なっても良い。

【００６８】次に、図１８に第３製造工程を示すよう
に、溝４８の側面に酸化膜４９（４９₁，４９₂，４９
₃）を例えば５０nm厚み程度形成した後、通常のフォト
リソグラフィー法によりレジストＲを利用して、溝側面
の酸化膜の一部をＮＨ₄Ｆ液等により選択除去し、Ｓｉ
基板４３を露出させて露出部５０（５０₁，５０₂，５
０₃）を形成する。

【００６９】次に、酸素プラズマ雰囲気でＯ₂アッシン
グしてレジストＲを除去した後、図１９に第４製造工程
を示すように、ＣＶＤ法により約５０nm膜厚の多結晶Ｓ
ｉを全面に堆積して蓄積電極５１（５１₁，５１₂，５
１₃）の元を形成する。

【００７０】次いで、ひ素（Ａｓ⁺）を露出部１０上の
蓄積電極５１を介してＰ^-型Ｓｉ基板４３へ斜め方向へ
イオン注入することにより溝４４の側面にもイオン注入
し全面にヒ素を入れｎ型化し、さらに例えば９００℃
Ｎ₂中で３０分の熱処理を行なう。このようにＳｉ基板
４３中へｎ型不純物（Ａｓ）を再拡散することにより、
蓄積電極５１はＳｉ基板４３の一部５３（５３₁，５３
₂，５３₃）と電気的に接触する。この後、全面にフォ
トレジストを塗布し、次い全面を露光し、現像する事に
より溝４８の中にのみフォトレジスト５２（５２₁，５
２₂，５２₃）を所望の位置に充填する。このフォトレ
ジスト５２は後述のエッチングから蓄積電極５１を保護
する役割を有する。さらに、溝４８の中以外の前記多結
晶Ｓｉを例えば反応性イオンエッチング法を用いて除去
し、溝の中のみに蓄積電極となるＮ型の多結晶Ｓｉ膜５
１を残置する。

【００７１】この後、レジスト５２を除去し蓄積電極５
１の表面を洗浄した後、図２０に第５製造工程を示すよ
うに、キャパシタ絶縁膜５４（５４₁，５４₂）を洗浄
した蓄積電極５１の表面上に堆積する。キャパシタ絶縁
膜５４としてＳｉ₃Ｎ₄膜とその表面の酸化膜あるいは
これらの多層膜等を用いることができる。このときＳｉ
₃Ｎ₄膜はＣＶＤ法により形成され、溝４８の側壁，底
面にも均一な膜が形成され、キャパシタ絶縁膜５４の信
頼性を向上させることができる。例えば各膜厚はＳｉ₃
Ｎ₄膜が８nm、その表面の熱酸化膜が２nm程度である。
次に全面にｎ型不純物をドープした第２層多結晶Ｓｉ膜
５５（５５₁，５５₂）を堆積し、パターニングして共
通セルプレートとなるプレート電極５５を形成する。

【００７２】このときプレート電極５５は溝４８より外
のＭＯＳトランジスタ領域へ張り出さない様に厳密にパ
ターニングされて加工される。その理由は、後の工程で
のプレート電極５５に対するゲート電極のマスク合わせ
余裕を少さくすることが可能となり、メモリセルの一層
の微細化が可能となるからである。

【００７３】次に、図２１に第６製造工程を示すよう
に、例えば８５０℃の水蒸気雰囲気中で熱酸化を行な
い、プレート電極５５の表面に１００nm程度の酸化膜５
６（５６₁，５６₂）を形成する。このとき、溝４８間
のＭＯＳトランジスタ形成領域には、図２０に示すよう
に、Ｓｉ₃Ｎ₄膜４７の一部が残置されており、その表
面は酸化されない。あるいは、図示しないが、図１９に
示した工程でキャパシタ絶縁膜５４を形成する前に、例
えばホットリン酸などを用いて選択的にＳｉ₃Ｎ₄膜４
７を除去しておき、第５製造工程では、プレート電極５
５上を覆うようにＣＶＤ法によるＳｉＯ₂膜を堆積・加
工して前記酸化膜５６の代わりに用いても良い。このよ
うにすればプレート電極５５の酸化によりプレート電極
５５が薄膜化して高抵抗になることを防ぐことができ
る。次にＭＯＳトランジスタが所望のしきい値電圧（Ｖ
_th）になるように不純物をＳｉ₃Ｎ₄膜４７，ＳｉＯ₂
膜４６を通過してチャネル不純物層（図示省略）をＰ^-
型Ｓｉ基板４３上部に選択的に形成した後、ＭＯＳトラ
ンジスタ領域のＳｉ₃Ｎ₄膜４７及び酸化膜４６をいっ
たん除去してＳｉ基板４３の表面を露出させ例えば１０
nm程度のゲート酸化膜５７を形成する。このとき先にゲ
ート絶縁膜５７を形成してからチャネル不純物層を形成
しても良い。さらに、ｎ型の不純物をドープした第３層
多結晶Ｓｉ膜の堆積、パターニングによりワード線とな
りゲート電極５８（５８₁，５８₂）をチャネル不純物
層の上方に形成する。次にこのゲート電極５８をマスク
として例えばヒ素（Ａｓ）又はリン（Ｐ）をゲート酸化
膜５７を介してイオン注入し、ソース・ドレイン拡散層
となるｎ型層５９（５９₁，５９₂，５９₃，５９₄）
を形成する。ｎ型拡散層５９は、その一部が既に形成さ
れている蓄積電極５１と電気的に接触する再拡散層５３
と重なり合う。したがって、溝４８の内壁の蓄積電極５
１とＭＯＳトランジスタのソース・ドレインのｎ型拡散
層５９は電気的に接触される。

【００７４】この後、図１５に示すように、基板４３の
上方全面にＣＶＤ法により絶縁膜として例えばＳｉＯ₂
膜６０を堆積し、このＳｉＯ₂膜６０にコンタクトホー
ル６２をゲート電極５８間に開け、例えば多結晶Ｓｉと
タングステンシリサイド（ＷＳｉ₂）から成るいわゆる
ポリサイド膜を用いて前記ｎ型拡散層５９₂と電気的に
接続されたビット線６３を形成する。このビット線６３
の形成のため他の材料を用いることもできる。

【００７５】さらに全面にパッシベーション（不動態
化）のためのＣＶＤ絶縁膜、例えばＢＰＳＧ膜を堆積し
て、ＤＲＡＭセルが製造される。

【００７６】従って、上記実施例のＤＲＡＭは、半導体
基板内の一定深さ部分に絶縁膜層４２が形成されるの
で、各溝の深さは半導体基板表面から絶縁膜層４２まで
の距離になる。それで蓄積電極５１、キャパシタ絶縁膜
５４、及びプレート電極５５によって形成されるキャパ
シタ領域の蓄積容量は一定値に容易に設定され得る。

【００７７】また、半導体基板内に形成される溝は、そ
の底は絶縁膜層４２に沿って形成されるので、絶縁膜層
４２との境界面において平坦な構造を有することにな
る。従って、エッチング条件の変動などが生じても溝の
底部は鋭利な形状に成ることなく、キャパシタ耐圧の劣
化を招かない。それで、製品歩留りは大幅に向上され
る。

【００７８】また、溝の底部は平坦な構造であるため、
溝形成後に熱応力が生じても結晶欠陥の発生を防ぐこと
ができる。従って、リーク電流の発生を押さえることが
できる。

【００７９】また、溝の底部に比較的厚い絶縁膜４２が
存在するため、絶縁膜４２がエッチングダメージを被っ
ても、絶縁膜４２の絶縁性能は安定である。従って、安
定した高品質の絶縁膜４９を溝内壁面に形成できる。

【００８０】また、ＭＯＳトランジスタ及びキャパシタ
領域は絶縁膜層によって該絶縁膜層下部の基板と分離さ
れているため、α線などにより上記基板内１０〜２０μ
ｍ程度の深さ部分に発生する２次電子の影響を防ぐこと
ができる。従って、ソフトエラーの発生を大幅に減少で
きる。

【００８１】以上の実施例では、ワード線５８方向に隣
接するメモリセルの相互関係は示されていない。もしメ
モリセル配置をフォールディッド・ビット線構成（折り
返しビット線構成）とした場合には、プレート電極５５
の領域上をワード線５８方向に隣接するメモリセルのゲ
ート電極が通過することになる。もちろん、本発明はオ
ープンビット線構成のＤＲＡＭにも適用することができ
る。

【００８２】本発明は、上記実施例に限定されるもので
はなく、適宜の設計変更を行うことにより、この他適宜
の態様で実施し得るものである。

【００８３】

【発明の効果】以上述べたように請求項１乃至請求項４
記載の半導体記憶装置及びその製造方法によれば、共通
キャパシタ電極（プレート電極）がＭＯＳトランジスタ
を形成する基板と完全に絶縁分離されているので、基板
電極型にもかかわらず基板電極に正の電圧を印加するこ
とができ、これにより、従来のメモリセルと同じ１／２
Ｖｃｃ方式が使用できる。よってキャパシタ絶縁膜にか
かる電界は従来の基板電極型セルの約１／２となり、キ
ャパシタ絶縁膜の信頼性を向上できる。またより薄いキ
ャパシタ絶縁膜を用いることができるためメモリセルの
蓄積容量を大きくできメモリセルの安定動作を達成でき
る。

【００８４】またプレート電極が基板の上に飛び出さ
ず、平坦な表面形状を保てるので次のゲート電極加工な
どが易しくなり、製造工程の安定化が図れる。また、キ
ャパシタ電極やプレート電極を形成するためのマスク工
程及びエッチング工程が不要であるから、工程の簡略化
が達成できる。

【００８５】また、ＭＯＳトランジスタ部は完全に絶縁
分離されており、α線等によるソフトエラーに非常に強
い。

【００８６】また、ＭＯＳトランジスタ部は基板と完全
に絶縁された薄膜シリコン層に作られるので、パンチス
ルーがおこりにくく、従来の構造にくらべてショートチ
ャネル効果が抑えられるためＭＯＳトランジスタを微細
化でき高密度化に有利である。

【００８７】また、ＭＯＳトランジスタを形成する絶縁
膜上のシリコン基板は薄いので基板をエッチングし、絶
縁膜を埋め込むだけで完全な素子分離が行なえると共
に、ＰＭＯＳ，ＮＭＯＳトランジスタはそれぞれ基板か
ら完全に絶縁分離されているため、Ｐ−ウェル、Ｎ−ウ
ェルを形成する必要はなく、工程の著しい簡略化が図れ
る。

【００８８】また、請求項５記載の半導体記憶装置の製
造方法によれば、半導体基板内の一定深さ部分に絶縁膜
層を形成する工程と、前記基板表面から前記一定深さの
絶縁膜層へ達し、かつ前記絶縁膜層との境界面が平坦で
ある溝を形成する工程と、前記溝の上部内壁を介しての
み直接前記基板に電気的に接触する蓄積電極を前記溝の
内壁に形成する工程と、前記蓄積電極に接するように絶
縁性のキャパシタ絶縁膜を形成する工程と、ＭＯＳトラ
ンジスタを、そのソース又はドレインの拡散層の一方が
前記溝の上部内壁を介して前記蓄積電極に電気的に接触
するように、前記溝に隣接する前記基板内に形成する工
程とを含み、また、請求項６記載の半導体記憶装置によ
れば、半導体基板内の一定深さ部分に形成された絶縁膜
層と、前記基板表面から前記一定深さの絶縁膜層へ達
し、かつ前記絶縁膜層との境界面が平坦な溝と、前記溝
の上部内壁を介してのみ前記基板に電気的に接触する蓄
積電極と、前記蓄積電極に接して溝の中に形成されたキ
ャパシタ絶縁膜と、前記溝に隣接する前記基板内に形成
されたＭＯＳトランジスタとを少なくとも具備し、ＭＯ
Ｓ型トランジスタのソース又はドレインの拡散層の一方
は、前記溝の上部内壁を介して、前記蓄積電極と電気的
に接触するので、溝の内部でキャパシタ耐圧の劣化を招
くことなく、かつリーク電流の発生を最小限に押さえる
ことができる半導体記憶装置を容易に製造できる。

【図面の簡単な説明】

【図１】請求項１記載のＤＲＡＭの一実施例を示す平面
図及び断面図である。

【図２】図１に示されたＤＲＡＭの製造工程を示す説明
図である。

【図３】図１に示されたＤＲＡＭの製造工程を示す説明
図である。

【図４】図１に示されたＤＲＡＭの製造工程を示す説明
図である。

【図５】図１に示されたＤＲＡＭの製造工程を示す説明
図である。

【図６】図１に示されたＤＲＡＭの製造工程を示す説明
図である。

【図７】図１に示されたＤＲＡＭの製造工程を示す説明
図である。

【図８】図１に示されたＤＲＡＭの製造工程を示す説明
図である。

【図９】図１に示されたＤＲＡＭの製造工程を示す説明
図である。

【図１０】プレート電極の端子を表面から取り出す方法
の一例を示す説明図である。

【図１１】他の実施例の説明図である。

【図１２】図１に示された実施例に用いた積層基板を示
す説明図である。

【図１３】図１に示された実施例に用いた積層基板を示
す説明図である。

【図１４】図１に示された実施例に用いた積層基板を示
す説明図である。

【図１５】（ａ）は請求項６記載の半導体記憶装置の一
実施例である隣接する２ビット分を示す平面図、（ｂ）
は（ａ）に示された半導体記憶装置のＡ−Ａ´線断面
図，（ｃ）は（ａ）に示された半導体記憶装置のＢ−Ｂ
´線断面図である。

【図１６】請求項５記載の半導体記憶装置の製造方法の
一実施例に係わり、図１５に示された半導体記憶装置の
製造工程例を示す説明図である。

【図１７】請求項５記載の半導体記憶装置の製造方法の
一実施例に係わり、図１５に示された半導体記憶装置の
製造工程例を示す説明図である。

【図１８】請求項５記載の半導体記憶装置の製造方法の
一実施例に係わり、図１５に示された半導体記憶装置の
製造工程例を示す説明図である。

【図１９】請求項５記載の半導体記憶装置の製造方法の
一実施例に係わり、図１５に示された半導体記憶装置の
製造工程例を示す説明図である。

【図２０】請求項５記載の半導体記憶装置の製造方法の
一実施例に係わり、図１５に示された半導体記憶装置の
製造工程例を示す説明図である。

【図２１】請求項５記載の半導体記憶装置の製造方法の
一実施例に係わり、図１５に示された半導体記憶装置の
製造工程例を示す説明図である。

【図２２】従来のＤＲＡＭを示す断面図である。

【図２３】従来の他のＤＲＡＭを示す断面図である。

【符号の説明】

１Ｎ+ 型Ｓｉ基板（共通キャパシタ電極，プレート電
極）２基板分離絶縁膜３ＭＯＳトランジスタ形成基板４フィールド絶縁膜５ＣＶＤ絶縁膜６溝７キャパシタ絶縁膜８第１の多結晶シリコン膜１０第２の多結晶シリコン膜１１ｎ型拡散層１３ゲート絶縁膜１４ゲート電極１５ソース・ドレイン拡散層１８ビット線４１半導体基板４２絶縁膜層４３Ｐ型Ｓｉ基板４４ＳｉＯ2 膜４９絶縁膜５１蓄積電極５３拡散層５４キャパシタ絶縁膜５５プレート電極５６酸化膜５７ゲート絶縁膜５８ゲート電極５９ｎ型層６０ＣＶＤ絶縁膜６３ビット線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】第１の半導体基板及び該第１の半導体基
板上に電気的に分離して形成された第２の半導体基板か
らなる積層基板と、前記第２の半導体基板に形成された素子分離領域と、前記積層基板に対し、前記素子分離領域の近傍に前記第
２の半導体基板表面から前記第１の半導体基板に達する
如く設けられた溝と、該溝内部の前記第１の半導体基板表面に形成された絶縁
薄膜と、該溝に形成された、前記第２の半導体基板の側面に至る
キャパシタ電極と、前記溝の中に、該キャパシタ電極と前記第２の半導体基
板の間に達する如く形成された導電膜と、前記第２の半導体基板上に形成されたＭＯＳ型トランジ
スタとを少なくとも具備し、前記導電膜は、前記第２の半導体基板の側面を介して、
前記ＭＯＳ型トラジスタのソース又はドレインのいずれ
か一方に隣接形成されるとともに、前記ソース又はドレ
インと同じ導電型である不純物がドープされていること
を特徴とする半導体記憶装置。
【請求項２】前記導電膜上に絶縁膜が形成され、該絶縁膜の膜厚は、前記ＭＯＳ型トランジスタのゲート
絶縁膜の膜厚より厚いことを特徴とする請求項２記載の
半導体記憶装置。
【請求項３】前記絶縁薄膜は、ＮＯ膜であることを特
徴とする請求項１または２記載の半導体記憶装置。
【請求項４】第１の半導体基板及び該第１の半導体基
板上に電気的に分離して形成された第２の半導体基板か
らなる積層基板を形成する工程と、前記第２の半導体基板に素子分離領域を形成する工程
と、前記積層基板に対し、前記素子分離領域の近傍に前記第
２の半導体基板表面から第１の半導体基板に達する如く
溝を設ける工程と、該溝の内部の前記第１の半導体基板表面に絶縁薄膜を形
成する工程と、該溝に、前記第２の半導体基板の側面に至る如くキャパ
シタ電極を形成する工程と、前記第２の半導体基板上にＭＯＳ型トランジスタを形成
する工程と、前記溝中に、該キャパシタ電極と前記第２の半導体基板
の間に達する如く、前記ＭＯＳ型トランジスタのソース
又はドレインと同じ導電型となる不純物がドープされた
導電膜を形成し、前記第２の半導体基板に前記不純物に
よる拡散層を形成する工程とを含み、前記ＭＯＳ型トランジスタを形成する工程では、前記第
２の半導体基板の側面を介して、前記ＭＯＳ型トランジ
スタのソース又はドレインのいずれか一方を前記拡散層
に隣接形成することを特徴とする半導体記憶装置の製造
方法。
【請求項５】半導体基板内の一定深さ部分に絶縁膜層
を形成する工程と、前記基板表面から前記一定深さの絶縁膜層へ達し、かつ
前記絶縁膜層との境界面が平坦である溝を、該溝の底面
が前記絶縁膜層に沿うように形成する工程と、前記溝の上部内壁を介してのみ直接前記基板に電気的に
接触する蓄積電極を前記溝の内壁に形成する工程と、前記蓄積電極に接するように絶縁性のキャパシタ絶縁膜
を形成する工程と、ＭＯＳトランジスタを、そのソース又はドレインの拡散
層の一方が前記溝の上部内壁を介して前記蓄積電極に電
気的に接触するように、前記溝に隣接する前記基板内に
形成する工程とを含むことを特徴とする半導体記憶装置
の製造方法。
【請求項６】半導体基板内の一定深さ部分に形成され
た絶縁膜層と、前記基板表面から前記一定深さの絶縁膜層へ達し、かつ
その底面が前記絶縁膜層に沿って形成されるとともに、
前記絶縁膜層との境界面が平坦な溝と、前記溝の上部内壁を介してのみ前記基板に電気的に接触
する蓄積電極と、前記蓄積電極に接して溝の中に形成されたキャパシタ絶
縁膜と、前記溝に隣接する前記基板内に形成されたＭＯＳトラン
ジスタとを少なくとも具備し、ＭＯＳ型トランジスタのソース又はドレインの拡散層の
一方は、前記溝の上部内壁を介して、前記蓄積電極と電
気的に接触することを特徴とする半導体記憶装置。