JPH0421222B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は計算機の記憶装置に関する。

主記憶装置の容量は、ソフトウエア大規模化へ
の対処とメモリ素子価格の低下により、増大の一
途をたどつている。この大容量化に伴つて、アク
セスのオーバーヘツドを最小化することが益々重
要な課題となつてくる。キヤツシユメモリは参照
頻度の高いデータを主記憶より高価だが高速な少
容量のメモリに収容することによつて、見かけ上
の主記憶アクセス時間を短縮させるために用いら
れる。

従来のキヤツシユメモリ制御方式においては、
キヤツシユメモリはプロセツサからは透明で、主
記憶空間すべてがキヤツシユメモリにロードされ
得るものであつた。このため通常キヤツシユメモ
リは単一であり、記憶内容は逐次的にアクセスさ
れていた。更に参照時のアドレスとして主記憶ア
ドレスまたは仮想アドレスそのものを用いていた
ため、、記憶空間が増大することによつてアドレ
ス長が増大し、プロセツサにおけるアドレス計算
負荷が増大するという欠点があつた。

また、従来のキヤツシユメモリ制御方式におい
ては、キヤツシユメモリ内のデータ追出しアルゴ
リズムはシステムで一意に定まつているのが通常
であり、単一のキヤツシユメモリにおいて、複数
のアルゴリズムを適用することは困難であつた。

本発明の目的は、以上のような従来のキヤツシ
ユメモリ制御方式の欠点を改良するためになされ
たものである。

すなわち、本発明によれば、 (1) 複数のバンクから成る主記憶装置と、夫々独
立にアクセスし得る複数箇のキヤツシユメモリ
と、前記複数箇のキヤツシユメモリ毎に前記主
記憶バンクを指定するバンク指定レジスタと、
キヤツシユメモリ内容置換制御手段を含む制御
部とを備え、前記個々のキヤツシユメモリには
前記バンク指定レジスタで指定される前記主記
憶装置のバンクの内容のみを収容し得る記憶装
置が得られる。

さらに、 (2) 複数のバンクから成る主記憶装置と、夫々独
立にアクセスし得る複数箇のキヤツシユメモリ
と、前記複数箇のキヤツシユメモリ毎に前記主
記憶装置のバンクを指定するバンク指定レジス
タと、前記各キヤツシユメモリ毎にキヤツシユ
メモリ内容置換制御部とを備え、前記各キヤツ
シユメモリには前記バンク指定レジスタで指定
される前記主記憶装置のバンクの内容のみを収
容し得ると共に、前記各キヤツシユメモリ毎に
前記内容置換制御部によつて個々のキヤツシユ
メモリへのアクセス特性に応じて各キヤツシユ
メモリ毎に異るアルゴリズムで置換制御を行い
得る記憶装置が得られる。

以下、図面を参照しながら、本発明の実施例に
ついて説明する。

第１図は本発明の第１の実施例を示すブロツク
図である。図中、１０は主記憶装置、１１は主記
憶アドレスレジスタ（以降MAR）、２０は第１
のキヤツシユメモリ、３０は第２のキヤツシユメ
モリ、２１および３１は夫々第１および第２のキ
ヤツシユメモリ２０，３０に対応するバンク指定
レジスタ（以降BSR）、２２および３２は夫々第
１および第２のキヤツシユメモリ２０，３０に対
応するキヤツシアドレスレジスタ（以降CAR）、
４１はBSR２１またはBSR３１のいずれかの内
容を選択してMAR１１のバンク指定部に与える
セレクタ、４２はCAR３２のいずれかの内容を
選択しMAR１１のバンク内相対アドレス指定部
に与えるセレクタ、６０はレジスタBSR２１，
３１に更新手段と、キヤツシユメモリ内容置換制
御手段６１とを含む制御部（以降プロセツサと称
することがある）である。

本発明の装置では、キヤツシユメモリ毎にその
時点で収容すべき主記憶装置のバンクを一意に対
応付ける。実施例では、MAR１１の上位３ビツ
トをバンク指定ビツトとして用い、主記憶装置１
０のアドレス０…０番から0001…１（計ｎビツト）
番地までをバンク000、アドレス0010…０から
0011…１（夫々ｎビツト）番地までをバンク001、
以降バンク010、011、100、101、110、111の計８
バンクに分割して管理する（第１図主記憶装置１
０内の破線で示してある）。初期化フエーズでこ
の３ビツトが各キヤツシユメモリ毎に備えられて
いるBSR２１，３１にセツトされることによつ
て主記憶バンクとキヤツシユメモリ２０，３０が
対応付けられる。例えばBSR２１に111がセツト
されている間はキヤツシユメモリ２０には主記憶
バンク111の内容のみを収容し得る。CAR２２お
よびCAR３２はｎビツトの主記憶アドレスの下
位ｎ−３ビツトで構成され、主記憶バンク内の相
対番地を指定する。

BSR２１の出力はバス２１０１を介してセレ
クタ４１への一方の入力として与えられ、BSR
３１の出力はバス３１０１を介してセレクタ４１
への他方の入力として与えられる。セレクタ４１
は、線６０４１を介してプロセツサ６０より送ら
れる信号に従い、バス４１０１を介してBSR２
１またはBSR３１の内容をMAR１１のバンク指
定部へ印加する。

CAR２２およびCAR３２の内容は、同様にし
て夫々、バス２２０１および３２０１を介してセ
レクタ４２へ印加され、プロセツサ６０より線６
０４０を介して送られる選択信号に従い、CAR
２２またはCAR３２のいずれかがバス４２０１
を介してMAR１１のバンク内相対番地指定部へ
送られる。

MAR１１の内容はバス１１０１を介して主記
憶装置１０へ、その番地として与えられる。主記
憶装置１０のデータは、バス１００１を介してキ
ヤツシユメモリ２０および３０と結ばれる。キヤ
ツシユメモリ２０および３０の内容は夫々バス２
００１，３００１を介してプロセツサ６０と結ば
れる。主記憶装置１０とキヤツシユメモリ２０，
３０の間のデータ転送は、特定の主記憶バンクと
キヤツシユメモリが対応することを除き、通常の
キヤツシユメモリと同様に行なわれる。また、キ
ヤツシユメモリ内容と主記憶内容との対応の保守
およびキヤツシユメモリ内容の置換は、制御部６
０内に含まれる置換制御部６１によつて制御され
る。この部分は従来行われているキヤツシユメモ
リコントローラと全く同様な為説明は省略する。

本実施例の動作について更に詳細に説明する。
初期化フエーズでは主記憶バンクとキヤツシユメ
モリとの対応付けを行う。この処理は第１図のプ
ロセツサ６０の制御の下に行われる。一例として
キヤツシユメモリ２０を主記憶バンク000に対応
させ、キヤツシユメモリ３０を主記憶バンク001
に対応させるには、プロセツサ６０の出力バス６
０２１を介して000がBSR２１に送られてセツト
され、バス６０３１を介して001がBSR３１に送
られてセツトされる。

上記初期化が終了すると、プロセツサ６０は主
記憶１０を、キヤツシユメモリ２０および３０を
介してアクセスする。すなわち、バンク000の内
容をアクセスするには、キヤツシユメモリ２０に
目的のデータの有無を調べ、存在すればバス６０
２２を介してキヤツシユメモリの番地を送りバス
２００１を介してデータをアクセスする。存在し
ないときには、線６０４０を介してセレクタ４１
および４２に夫々バス２１０１，２２０１を選択
する信号を送りMAR１１にバンク000内のアド
レスを送つて主記憶１０をアクセスする。主記憶
データは、キヤツシユメモリ２０を介して転送さ
れる。

バンク001の内容のアクセスはキヤツシユメモ
リ３０を介し、主記憶アクセス時にはセレクタ４
１および４２に夫々バス３１０１，３２０１を選
択する信号を送出することにより、上記と同様に
行われる。

以上で本発明の第１の実施例についての説明を
終了する。

第２図は本発明の第２の実施例を示すブロツク
図である。第２図では説明のため最小限必要な要
素のみ示してあり、第１図と同一の構成要素には
同一番号を付してある。第１図に示した実施例と
異る部分についてのみ説明する。第２図の２３
は、キヤツシユメモリ２０の内容置換制御部、３
３はキヤツシユメモリ３０の内容置換制御部であ
る。内容置換制御部２３および３３の内部構成は
従来行われている方法と全く同一の為詳細は述べ
ない。置換を行う際のアルゴリズムとしては、キ
ヤツシユ内に格納されるデータへのアクセス特性
に応じて、キヤツシユメモリのヒツト率（目的の
データがキヤツシユメモリ内に見付かる確率）を
高めるよう数種類の方法が従来採用されている。
例えばLRUは、最も旧い時点でアクセスされた
データを選んで追出しの対称とする方法、FIFO
は最も旧くロードされたデータを追出す方法、
LIFOは最も新しくロードされたデータを追出す
方法等である。

本発明の第２の実施例は、上記置換アルゴリズ
ムを制御する内容置換制御部を複数のキヤツシユ
メモリ毎に備え、各キヤツシユメモリ毎に異る置
換アルゴリズムを適用できるようにしたことを骨
子とする。すなわち、第２図で例えば内容置換制
御部２３はLRUアルゴリズムでキヤツシユメモ
リ２０の内容置換を行うよう構成し、内容置換制
御部３３はFIFOアルゴリズムでキヤツシユメモ
リ３０の内容置換を行うよう構成する。各キヤツ
シユメモリには主記憶装置の特定のバンクの内容
のみがロードされるため、予めバンク毎にアクセ
ス特性を一にするデータを格納することによつて
ヒツト率の高いキヤツシユメモリを構成すること
ができる。

以上で本発明の第２の実施例の説明を終了す
る。

以上の説明で明らかなように、本発明は従来方
式に比べて、大容量の主記憶装置を高速にアクセ
ス出来るような記憶装置である。

本発明の第１の実施例は、主記憶装置の特定の
バンクに対応した独立のキヤツシユメモリを設け
ることにより、プロセツサ側からは夫々のキヤツ
シユメモリを独立にアクセスできるため、キヤツ
シユメモリへヒツトする限り大きな性能向上度が
得られる。

従来も、主記憶の内容を命令とデータという属
性に分け、夫々独立のキヤツシユメモリを設けて
ロードする方式はあつたが、本発明のように主記
憶の物理的なバンクに対応してキヤツシユメモリ
を設ける方式とは全く異なるものである。すなわ
ち上記従来の方式では記憶空間は増大したときの
アドレス計算負荷増大に対処することができな
い。また、上記従来方法ではキヤツシユメモリは
高々２箇しか持てないためアクセス並列度は最大
２に限られている。

本発明の第２の実施例は、上記発明に加えキヤ
ツシユメモリ毎に内容置換アルゴリズムを独立に
適用できるよう構成されている為、データへのア
クセス特性に応じてよりきめ細かい制御を行うこ
とによつてキヤツシユメモリへのヒツト率を向上
できる効率の良い記憶装置である。

以上、本発明を実施例を用いて説明したが、こ
れらは単なる例にすぎず、本願の特許請求の範囲
を限定するものではない。すなわち、実施例では
キヤツシユメモリを２箇備えた例について示した
が、３箇以上の数であつてもよい。また、説明の
為主記憶のバンクを８ケに分割する例を示したが
複数であればよい。

また、複数箇設けられているキヤツシユメモリ
は、夫々読出し幅、容量、構成素子の速度等を異
にして構成することができ、より効率の良い記憶
装置として提供できる。とくに主記憶バンク毎に
固定幅の表を格納し、その幅に合わせた語幅のキ
ヤツシユメモリを備えておけば、キヤツシユメモ
リ１回のアクセスでその表の１エントリ分がプロ
セツサに与えられる。さらにこの幅が主記憶読出
し幅の整数倍であればキヤツシユメモリアドレス
レジスタ長を短かくすることができ、アドレス計
算負荷が更に減少する。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロツク
図である。図中、１０は複数のバンクから成る主
記憶装置、２０および３０は夫々独立にアクセス
し得るキヤツシユメモリ２１，３１はキヤツシユ
メモリ２０，３０に対応する前記主記憶バンクを
指定するバンク指定レジスタ、６０はバンク指定
レジスタ２１，３１を更新する手段とキヤツシユ
メモリ内容置換制御部６１を含み記憶装置全体を
制御する制御部である。第２図は本発明の第２の
実施例を示すブロツク図である。図中、１０は複
数のバンクから成る主記憶装置、２０および３０
は夫々独立にアクセスし得るキヤツシユメモリ、
２３および３３は夫々キヤツシユメモリ２０およ
び３０に対応する主記憶バンクを指定するバンク
指定レジスタ、２３および３３は夫々キヤツシユ
メモリ２０および３０の内容置換を制御する内容
置換制御部、６０はバンク指定レジスタ２１およ
び３１を更新する手段を含み記憶装置を制御する
制御部である。

Claims (1)

1. 【特許請求の範囲】 １ 複数のバンクから成る主記憶装置と、夫々独
   立にアクセスし得る複数箇のキヤツシユメモリ
   と、前記複数箇のキヤツシユメモリ毎に前記主記
   憶バンクを指定するバンク指定レジスタと、キヤ
   ツシユメモリ内容置換制御手段を含む制御部とを
   備え、前記個々のキヤツシユメモリには前記バン
   ク指定レジスタで指定される前記主記憶装置のバ
   ンクの内容のみを収容し得ることを特徴とする記
   憶装置。 ２ 複数のバンクから成る主記憶装置と、夫々独
   立にアクセスし得る複数箇のキヤツシユメモリ
   と、前記複数箇のキヤツシユメモリ毎に前記主記
   憶装置のバンクを指定するバンク指定レジスタ
   と、前記各キヤツシユメモリ毎にキヤツシユメモ
   リ内容置換制御部とを備え、前記各キヤツシユメ
   モリには前記バンク指定レジスタで指定される前
   記主記憶装置のバンクの内容のみを収容し得ると
   共に、前記各キヤツシユメモリ毎に前記内容置換
   制御部によつて個々のキヤツシユメモリへのアク
   セス特性に応じて各キヤツシユメモリ毎に異るア
   ルゴリズムで置換制御を行い得ることを特徴とす
   る記憶装置。