JPH04199355A - アタッチド・プロセッサ・システム - Google Patents
アタッチド・プロセッサ・システムInfo
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- JPH04199355A JPH04199355A JP33160890A JP33160890A JPH04199355A JP H04199355 A JPH04199355 A JP H04199355A JP 33160890 A JP33160890 A JP 33160890A JP 33160890 A JP33160890 A JP 33160890A JP H04199355 A JPH04199355 A JP H04199355A
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Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業−1−の利用分野]
本発明は、異なる二つのプロセラづ・ジ・ステムにおい
て、入出力デバイスの共用化を図り、異なったニーつの
オペL、=−ティングシステノ−8(OS)を161時
に動作さセることを可能とするプロセッサ・システム(
アタッチド・プロセッサ・システム)に関するものであ
る。
て、入出力デバイスの共用化を図り、異なったニーつの
オペL、=−ティングシステノ−8(OS)を161時
に動作さセることを可能とするプロセッサ・システム(
アタッチド・プロセッサ・システム)に関するものであ
る。
[従来の技術]
一−−−つのブロセッ→プ・システム(二、異なる0!
3を持つプロ1!ツサを接続し、本体の処理能力を向ト
したり、新機能を追加1−るような方式か、最近、特に
パーツサルユースのコンビニータ市場で広が−)てきζ
いる。二つの異なるプロセッサを接続する場合、情報の
送受信制御を共有■犬、へN1を経由(−1て針う方式
や、バス切替え形、バスマスク化方式等、種々の方式が
提案されており、制御15式も多種多様になっている。
3を持つプロ1!ツサを接続し、本体の処理能力を向ト
したり、新機能を追加1−るような方式か、最近、特に
パーツサルユースのコンビニータ市場で広が−)てきζ
いる。二つの異なるプロセッサを接続する場合、情報の
送受信制御を共有■犬、へN1を経由(−1て針う方式
や、バス切替え形、バスマスク化方式等、種々の方式が
提案されており、制御15式も多種多様になっている。
」二連の如き−っのブ0セッザに複数の(つSを持たせ
たマルチOSシステムとしては、例えば、特開平1〜1
95543号公報、特開昭63−158635号公報。
たマルチOSシステムとしては、例えば、特開平1〜1
95543号公報、特開昭63−158635号公報。
同63−311442号公報に開示された技術がある。
一般に、異なるOSを持つコンピュータシステムでは、
メインプロセッサ側OSの動作時は、サブプロセッサ側
08は動作せず、逆の場合は、メイ;・プロセッサ側O
Sを止めてサブプロセッサ側0Sを使用することが多く
、−二つのOSを同時11作させることは考慮されてい
なかった。また、メイングロセッザードの入出力装置を
サブプロセラ(jから起動し、データをサブプロセッサ
側メモリと入出力装置間で転送する場合も、−度、メイ
ンプロセッサ側メモリにデータを送出した後、サブプロ
セッサ側にデータを送る必要があった。
メインプロセッサ側OSの動作時は、サブプロセッサ側
08は動作せず、逆の場合は、メイ;・プロセッサ側O
Sを止めてサブプロセッサ側0Sを使用することが多く
、−二つのOSを同時11作させることは考慮されてい
なかった。また、メイングロセッザードの入出力装置を
サブプロセラ(jから起動し、データをサブプロセッサ
側メモリと入出力装置間で転送する場合も、−度、メイ
ンプロセッサ側メモリにデータを送出した後、サブプロ
セッサ側にデータを送る必要があった。
なお、この種の制御方式としては、例えば、特開昭62
−208134号公報、四62−21r3:と6号公報
、同63−36445号公報に開示された技術がある。
−208134号公報、四62−21r3:と6号公報
、同63−36445号公報に開示された技術がある。
[発明が解決しようどする課題1
、h記従来技術では、既存のシステムに、別のCP t
、Jチップを持ったボードを追加し、既存OSで動作す
るメインプロセッサに対し、異なるOSの制御下で動作
するサブプロセッサを提供することはできるが、入出力
装置を共用し、二つのOSを同時に動作させるという点
については配慮さjておらず、また、サブプロセッサ側
からの入出力装置に対するD M A起動についてもデ
ータ転送効率を上げる配慮が充分にはなされていなかっ
た。
、Jチップを持ったボードを追加し、既存OSで動作す
るメインプロセッサに対し、異なるOSの制御下で動作
するサブプロセッサを提供することはできるが、入出力
装置を共用し、二つのOSを同時に動作させるという点
については配慮さjておらず、また、サブプロセッサ側
からの入出力装置に対するD M A起動についてもデ
ータ転送効率を上げる配慮が充分にはなされていなかっ
た。
本発明は上、記事情に鑑みてなされたもので、子の目的
とするところは、従来の技術における上述の如き問題を
解消して、入出力装置の共用化を図り、メインプロセッ
サ用OSとサブプロセッサ側08を同時に使用できるよ
うにしたプロセッサ・システム(アタ・ンチ;・・プロ
セッサ・システム)を提供することにある。
とするところは、従来の技術における上述の如き問題を
解消して、入出力装置の共用化を図り、メインプロセッ
サ用OSとサブプロセッサ側08を同時に使用できるよ
うにしたプロセッサ・システム(アタ・ンチ;・・プロ
セッサ・システム)を提供することにある。
〔課題を解決するだめの−L段]
本発明の上述の目的は、第1のプロセッサと第2のプロ
セッサが、それぞれ異なるオペレーティングシステム(
O3)で動作し、互いに異なる人出ノJバスを有し、ま
た、frf記第1.第2のプロセッサ間に主従の関係を
持たせたマルチ・プロセッサ・システムにおいて、前記
メインプロセッサ側入出力バスとサブプロセッサ側入出
力バスとを接続して、異なる二つのOSから非同期に起
動される入出力命令の競合処理を行い、Frjr記両プ
ロセッサ間の情報の授受を行うマルチバスインタフェー
ス機構を設け、主たるプロセッサ(メインプロセッサ)
用のOSと従たるプロセッサ(サブプロセッサ)用のO
Sとの同時動作を行わせることを特徴とするアタッチド
・プロセッサ・システムによって達成される。
セッサが、それぞれ異なるオペレーティングシステム(
O3)で動作し、互いに異なる人出ノJバスを有し、ま
た、frf記第1.第2のプロセッサ間に主従の関係を
持たせたマルチ・プロセッサ・システムにおいて、前記
メインプロセッサ側入出力バスとサブプロセッサ側入出
力バスとを接続して、異なる二つのOSから非同期に起
動される入出力命令の競合処理を行い、Frjr記両プ
ロセッサ間の情報の授受を行うマルチバスインタフェー
ス機構を設け、主たるプロセッサ(メインプロセッサ)
用のOSと従たるプロセッサ(サブプロセッサ)用のO
Sとの同時動作を行わせることを特徴とするアタッチド
・プロセッサ・システムによって達成される。
〔作用]
本発明に係るアタッチド・プロセッサ・システムにおい
ては、二つの異なる入出力バスの両方に接続され、メイ
ンプロセッサからのアクセスとサブプロセッサからのア
クセスを、アドレス、データ。
ては、二つの異なる入出力バスの両方に接続され、メイ
ンプロセッサからのアクセスとサブプロセッサからのア
クセスを、アドレス、データ。
ストローブ信号等により判断し、適切な動作を行わせる
ためのマルチパス制御機構(MIC)を設けたことによ
り、入出力装置を共用させながら異なるOSの同時動作
を図るための複雑なバス制御。
ためのマルチパス制御機構(MIC)を設けたことによ
り、入出力装置を共用させながら異なるOSの同時動作
を図るための複雑なバス制御。
メモリアクセス制御等を実現している。
また、サブプロセッサの動作許可、異常時の切離しにつ
いても、メインプロセッサ側OSから上述のMIC内部
の制御フラグをセットする手段を設けたことにより実現
しており、誤動作する恐れはない。
いても、メインプロセッサ側OSから上述のMIC内部
の制御フラグをセットする手段を設けたことにより実現
しており、誤動作する恐れはない。
[実施例]
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第1図は、本発明の一実施例を示すアタッチド・プロセ
ッサ・システムの概略ブロック図である。
ッサ・システムの概略ブロック図である。
図に示される如く、メインプロセッサ1はそれ自体が1
個のコンピュータシステムを形成し、アタッチドプロセ
ッサ2もそれ自体でそれ自体で1個のコンピュータシス
テムを形成している。メインプロセッサ1は、独自の処
理装置(CPUA)10を有し、独自のO3(OS A
)+1の制御下で動作するマイクロプロセッサであり、
同様に、アタッチドブロセッサ2も、独自の処理装置(
CPUB)50を有し、また、独自の03(O3B)5
1の制御下で動作するマイクロプロセッサである。
個のコンピュータシステムを形成し、アタッチドプロセ
ッサ2もそれ自体でそれ自体で1個のコンピュータシス
テムを形成している。メインプロセッサ1は、独自の処
理装置(CPUA)10を有し、独自のO3(OS A
)+1の制御下で動作するマイクロプロセッサであり、
同様に、アタッチドブロセッサ2も、独自の処理装置(
CPUB)50を有し、また、独自の03(O3B)5
1の制御下で動作するマイクロプロセッサである。
メインプロセッサ1のCPUAl0はパワーオン後、コ
ントロールストレージ(O3)13からマイクロプログ
ラムを逐次読出しながら処理を実行し、メモリ制御機構
(MC)14でメモリ(MM)15の制御を行う。また
、バス制御機構BtJSCI6を備えており、CPUA
バス20の下に各種10アダプタを持ち、これらの10
アダプタによ番ハディスク装置(D K)31.フロッ
ピディスク装置(FD)33等のユニットを制御してい
る。
ントロールストレージ(O3)13からマイクロプログ
ラムを逐次読出しながら処理を実行し、メモリ制御機構
(MC)14でメモリ(MM)15の制御を行う。また
、バス制御機構BtJSCI6を備えており、CPUA
バス20の下に各種10アダプタを持ち、これらの10
アダプタによ番ハディスク装置(D K)31.フロッ
ピディスク装置(FD)33等のユニットを制御してい
る。
一方、アタッチドブロセツサ2も、I P L −RO
M53の内容に従ってメインプロセッサ1と同様に処理
を行い、メモリ制御機構(M C)54でメモリ(MM
)55の制御を行う。また、バス制御機構ButSC5
6を備えており、CPUBバス60の制御を行う。IO
アダプタについては後述する。
M53の内容に従ってメインプロセッサ1と同様に処理
を行い、メモリ制御機構(M C)54でメモリ(MM
)55の制御を行う。また、バス制御機構ButSC5
6を備えており、CPUBバス60の制御を行う。IO
アダプタについては後述する。
上記アタッチドプロセツサ2の特徴は、以下の二点であ
る。
る。
(1)メインプロセッサシステムと異なり、自システム
専用の工○ユニットを有しない。
専用の工○ユニットを有しない。
(2)メインプロセッサ側システムバスであるCPUA
バス20を自らのバスCPUBバス60に接続し、メイ
ンプロセッサ1下の■○リソースを共用するために、後
述するマルチバスインタフェース制御機構(M I C
)100を有する。
バス20を自らのバスCPUBバス60に接続し、メイ
ンプロセッサ1下の■○リソースを共用するために、後
述するマルチバスインタフェース制御機構(M I C
)100を有する。
以下、第2図を用いて、上記MIC100の機能を説明
する。
する。
第1図に示したCPUAバス20およびCPUBバス6
0は、第2図に示す如く、大きく、アドレスバスとデー
タバスに分けることができる。
0は、第2図に示す如く、大きく、アドレスバスとデー
タバスに分けることができる。
CPUAデータバスlotは、MIC100内でMIC
データバス200を経由し、MIC100内各種レジス
タ群199に接続されるとともに、CPUBデータバス
15+とも接続されている。上述の如く構成されたCP
UAバス20とCPUBバス601MIC100内各種
レジスタ群!99の間でデータ授受を行うために、後述
するアドレスバス制御部203により、データバスのデ
ータ方向制御231を行っている。
データバス200を経由し、MIC100内各種レジス
タ群199に接続されるとともに、CPUBデータバス
15+とも接続されている。上述の如く構成されたCP
UAバス20とCPUBバス601MIC100内各種
レジスタ群!99の間でデータ授受を行うために、後述
するアドレスバス制御部203により、データバスのデ
ータ方向制御231を行っている。
一方、アドレスについては、CPUAアドレスバス10
2の内容が、Aバス専用アドレスレジスタ(AADRE
G)103に、また、CPUBアドレスバス152の内
容が、Bバス専用アドレスレジスタ(BADREG)+
53にラッチされ、上述のアドレスバス制御部203に
送られる。
2の内容が、Aバス専用アドレスレジスタ(AADRE
G)103に、また、CPUBアドレスバス152の内
容が、Bバス専用アドレスレジスタ(BADREG)+
53にラッチされ、上述のアドレスバス制御部203に
送られる。
アドレスバス制御部203は、更に、両プロセッサから
の制御信号198.197も取り込み、アクセスされた
アドレスをデコードし、動作モードや対象レジスタを特
定するとともに、各動作モードに従ってデータ転送制御
を行うP I Oステージ280や1つM Aステージ
::81に送る機能を有する。
の制御信号198.197も取り込み、アクセスされた
アドレスをデコードし、動作モードや対象レジスタを特
定するとともに、各動作モードに従ってデータ転送制御
を行うP I Oステージ280や1つM Aステージ
::81に送る機能を有する。
以T’、M i C100の機能ニーついて、更(、:
詳細(二説明する、 本実施例に示寸システムでは、アタッチドプロセッサ2
はメインプロセッサ1にアドオンされ、メインプロセッ
サ1で使用(、でいる■0ユニットを共用し、ながら動
作さセるため、以下に示寸如き特徴を存し、でいる。1 (1,1)10共用方式 (2)ローカルメモリD M A方式 まず、I O共用方式について説明する。■○共用方式
には二種類あり、メインプロセッサ111下の10ユニ
ツ[・をIOアダプタを含めて共用する方式と、アタッ
チ上プロセッサ2内に独自アダプタを持ち、10ユニツ
トのみメインプロセッサ1下の10コニットを共用する
方式がある。
詳細(二説明する、 本実施例に示寸システムでは、アタッチドプロセッサ2
はメインプロセッサ1にアドオンされ、メインプロセッ
サ1で使用(、でいる■0ユニットを共用し、ながら動
作さセるため、以下に示寸如き特徴を存し、でいる。1 (1,1)10共用方式 (2)ローカルメモリD M A方式 まず、I O共用方式について説明する。■○共用方式
には二種類あり、メインプロセッサ111下の10ユニ
ツ[・をIOアダプタを含めて共用する方式と、アタッ
チ上プロセッサ2内に独自アダプタを持ち、10ユニツ
トのみメインプロセッサ1下の10コニットを共用する
方式がある。
本実施例に示すシステムにおいては、第1図に示したI
Qz=ツ(の中で、DK31. FIiG33.キーボ
ード(K、F3)35.時計機構(IごT)37につい
ては10アダプタ共用方式を採っているため、アタ・ソ
チドプロセッサ?、内(こは専用アダプタを持−)でい
ない。従って、(、”、、 F’ U B 50から7
.、、、t16の丁0ユニ・・・■・を使用する場合は
、メインプロセッサ1下の1)KC30,Fl−)C,
32,K1−3A34.RゴC36の各アダプタを使用
し5て、rPu’B50の要求に対する処理を行うこと
になる、 方、プリンタ(PR)43゜表示装置(C
RT)41について(4、メイ〉プロセッサ1側に持つ
PRA42.CRTA40の共用化を行わず、専用のア
ダプタであるPRA72.CRTA70をアタッチドプ
ロセッサ2に持たせ、10ユニツトのみの共用化を図っ
ている。
Qz=ツ(の中で、DK31. FIiG33.キーボ
ード(K、F3)35.時計機構(IごT)37につい
ては10アダプタ共用方式を採っているため、アタ・ソ
チドプロセッサ?、内(こは専用アダプタを持−)でい
ない。従って、(、”、、 F’ U B 50から7
.、、、t16の丁0ユニ・・・■・を使用する場合は
、メインプロセッサ1下の1)KC30,Fl−)C,
32,K1−3A34.RゴC36の各アダプタを使用
し5て、rPu’B50の要求に対する処理を行うこと
になる、 方、プリンタ(PR)43゜表示装置(C
RT)41について(4、メイ〉プロセッサ1側に持つ
PRA42.CRTA40の共用化を行わず、専用のア
ダプタであるPRA72.CRTA70をアタッチドプ
ロセッサ2に持たせ、10ユニツトのみの共用化を図っ
ている。
前者のTOアダプタ共用方式の特徴は、第3し1(a)
の概略ブロック図に示す如く、CPlJB50を制御す
る○5B51からの各種r○ユニット使用要求信号19
7に対して、前記MIC100を介して、03A11に
割込み要求251を出し、割込み要求を受けた03AI
IはOS B51に代オ)す、O3A、ll自身のコマ
ンドを用いて、要求された10ユニツト421 のアダ
プタ420に対して起動をかけることにある。詳細な手
順は後述するが、アクッチドブロセッサ2によって共用
される■0装買はOS,Allの悴理下にあjJ、メイ
〉プロセッサl用10装買と[3て使用4゛るか、アタ
ッチドプロセッサ2用IO装置として使用するかの判断
は、優先制御を行うO3Allの管理によるウ I O
アダプタ共用方式のメリッ)・は、7ダオンぐるアタッ
ヂドプロセッサに専用アダプタを持つ必要がないため、
アタッチドプロセッサ2の物量およびコストを下げるこ
とが可能になることである。
の概略ブロック図に示す如く、CPlJB50を制御す
る○5B51からの各種r○ユニット使用要求信号19
7に対して、前記MIC100を介して、03A11に
割込み要求251を出し、割込み要求を受けた03AI
IはOS B51に代オ)す、O3A、ll自身のコマ
ンドを用いて、要求された10ユニツト421 のアダ
プタ420に対して起動をかけることにある。詳細な手
順は後述するが、アクッチドブロセッサ2によって共用
される■0装買はOS,Allの悴理下にあjJ、メイ
〉プロセッサl用10装買と[3て使用4゛るか、アタ
ッチドプロセッサ2用IO装置として使用するかの判断
は、優先制御を行うO3Allの管理によるウ I O
アダプタ共用方式のメリッ)・は、7ダオンぐるアタッ
ヂドプロセッサに専用アダプタを持つ必要がないため、
アタッチドプロセッサ2の物量およびコストを下げるこ
とが可能になることである。
一方、独自アダプタを持ち、10ユニツI・のみメイン
プロセラ叶側を使用する方式の特徴は、二つのプロセッ
サ間で切替えを行っていても、切替えらねたプロセッサ
側に保持していたデータを消去することができないよう
な場合に効果を発揮するものであり、CRT41やPR
,4,3の制御時に用いられる。アタッチ上プロセッサ
2側に専用アダプタCRTA70を持つ効果は、独自ア
ダプタなので画面情報を保存しておく二とができるため
、画面切替え時の乱れや不自然さをなくし、両プロセッ
サのJ11表面面にスムーズに移行できることである。
プロセラ叶側を使用する方式の特徴は、二つのプロセッ
サ間で切替えを行っていても、切替えらねたプロセッサ
側に保持していたデータを消去することができないよう
な場合に効果を発揮するものであり、CRT41やPR
,4,3の制御時に用いられる。アタッチ上プロセッサ
2側に専用アダプタCRTA70を持つ効果は、独自ア
ダプタなので画面情報を保存しておく二とができるため
、画面切替え時の乱れや不自然さをなくし、両プロセッ
サのJ11表面面にスムーズに移行できることである。
また、PI丈△72を専用に持つ効果は、コマ〉ドによ
り切替えられたプリントデータのうち、未出力データや
、罫線情報等、切替えられても保持すべきデータを確実
に保存しておくことが可能になることである。
り切替えられたプリントデータのうち、未出力データや
、罫線情報等、切替えられても保持すべきデータを確実
に保存しておくことが可能になることである。
10アダプタを二台持つ方式は、第3図(b)の概略ブ
ロック図に示すように、アタッチドプロセッザ2側CP
UB50を制御する○5B51がらのIOユニット使用
要求色号197に対し、アタッヂドプロセッサ2内M
I C1,00を介して、メインプロセッサ1側03A
IIに割込み要求251を出し、割込み要求を受けた0
8Allは、要求10装買が使用可能ならMIC100
内切替えフラグを切替え、アタッチ上プロセッサ2側に
これらのリソースを切替える。03B51からの要求以
外にも、ユーザであるオペレータのキー人力によるコマ
ンドをOSA、llに直接解析させることにより、CR
T41の画面切替えやI)R43の切替えをMIC,1
00内切替えフラグ219をオン/オフすることにより
実現することが可能である。
ロック図に示すように、アタッチドプロセッザ2側CP
UB50を制御する○5B51がらのIOユニット使用
要求色号197に対し、アタッヂドプロセッサ2内M
I C1,00を介して、メインプロセッサ1側03A
IIに割込み要求251を出し、割込み要求を受けた0
8Allは、要求10装買が使用可能ならMIC100
内切替えフラグを切替え、アタッチ上プロセッサ2側に
これらのリソースを切替える。03B51からの要求以
外にも、ユーザであるオペレータのキー人力によるコマ
ンドをOSA、llに直接解析させることにより、CR
T41の画面切替えやI)R43の切替えをMIC,1
00内切替えフラグ219をオン/オフすることにより
実現することが可能である。
詳細な動作については後述するが、二種類の10共用方
式を使い分けながら、10装置を共用させる手法を採用
することにより、最終的に二つの異なるOSの同時動作
を実現することを可能としたものである。更に、第4図
以降に示す図に基づいて、MIC100の機能の詳細を
説明する。
式を使い分けながら、10装置を共用させる手法を採用
することにより、最終的に二つの異なるOSの同時動作
を実現することを可能としたものである。更に、第4図
以降に示す図に基づいて、MIC100の機能の詳細を
説明する。
MICl、OOは、種々の動作モードを実現するために
、第2図に示したレジスタ群199を持っている。各レ
ジスタは、第2図でも説明した通り、CPUAデータバ
スlot、CPUBデータバス151の両データバスか
らMICデータバス200を経由して接続され、データ
を流す向きの方向制御は、アドレスバス制御1i120
3において行う。
、第2図に示したレジスタ群199を持っている。各レ
ジスタは、第2図でも説明した通り、CPUAデータバ
スlot、CPUBデータバス151の両データバスか
らMICデータバス200を経由して接続され、データ
を流す向きの方向制御は、アドレスバス制御1i120
3において行う。
MICデータバス200は双方向バスであり、レジスタ
群199はCPUAバス20データの書込みや読出し、
CPUBバス60データの書込みや読圧しが可能である
。レジスタ群199に対する書込みや読出しのタイミン
グは、切替え制御線231を通じて行われ、全レジスタ
に供給される。また、書込み、読出しレジスタの特定や
タイミングは、第4図(a)に示す如く、アドレス制御
部203.PrOステージ280およびシグナルコント
ロール部240で生成される。これらの制御部により、
CPUAバス20とCPUBバス60の競合制御も行い
、読出し、書込みデータの正常性を保障している。
群199はCPUAバス20データの書込みや読出し、
CPUBバス60データの書込みや読圧しが可能である
。レジスタ群199に対する書込みや読出しのタイミン
グは、切替え制御線231を通じて行われ、全レジスタ
に供給される。また、書込み、読出しレジスタの特定や
タイミングは、第4図(a)に示す如く、アドレス制御
部203.PrOステージ280およびシグナルコント
ロール部240で生成される。これらの制御部により、
CPUAバス20とCPUBバス60の競合制御も行い
、読出し、書込みデータの正常性を保障している。
以下、第4図(a)および(b)を用いて、アドレスバ
ス制御部203を中心にして、CPUAバス20からM
IC100内レジスタにアクセスする場合を説明する。
ス制御部203を中心にして、CPUAバス20からM
IC100内レジスタにアクセスする場合を説明する。
メインプロセッサlは、アタッチドプロセッサ2との間
で情報を伝達するため、アタッチドプロセッサ2内MI
C100にレジスタを持っている。これらのレジスタは
メインプロセッサ1のOSである0SAI+により管理
され、IOR/IOWの如き制御信号により読出し、書
込みが行われる。各レジスタには、後述する如く、アタ
ッチドブロセッサ2からの要求内容や状態、メインプロ
セッサlからアタッチドプロセツサ2への指令、応答情
報等が格納されており、本システム動作上、重要な役割
を担っている。
で情報を伝達するため、アタッチドプロセッサ2内MI
C100にレジスタを持っている。これらのレジスタは
メインプロセッサ1のOSである0SAI+により管理
され、IOR/IOWの如き制御信号により読出し、書
込みが行われる。各レジスタには、後述する如く、アタ
ッチドブロセッサ2からの要求内容や状態、メインプロ
セッサlからアタッチドプロセツサ2への指令、応答情
報等が格納されており、本システム動作上、重要な役割
を担っている。
まず、AADREG 103は、CPUAアドレスバス
102に接続されており、シグナルコントロール部24
QにおいてIOR/TOW信号を同期化した制御信号M
ICIOR/W2401のタイミングでアドレスを受取
る。AADREG 103は、第4図(b)に示す如く
、上位をレジスタナンバー、下位をファンクション(読
出し/書込みのバタン)に割当て、MIC100内各種
レジスタの指定や、読出し/書込みの方法を指示する。
102に接続されており、シグナルコントロール部24
QにおいてIOR/TOW信号を同期化した制御信号M
ICIOR/W2401のタイミングでアドレスを受取
る。AADREG 103は、第4図(b)に示す如く
、上位をレジスタナンバー、下位をファンクション(読
出し/書込みのバタン)に割当て、MIC100内各種
レジスタの指定や、読出し/書込みの方法を指示する。
AADREG 103の内容はデコードされ、MICI
0W2402のタイミングで各レジスタにCPUAデ
ータバス101のデータを格納するとともに、M I
CI OR2403のタイミングで指定されたレジスタ
をセレクトし、双方向バスドライバ2404の方向制御
も行う。また、MICIOR信号2402. MT C
I OW信号2403は、PIOステージ280内のス
テージ制御部にも管理され、読出し書込みの最適タイミ
ングが指示される。また、PIOステージ280は、C
PUAバス20とCPUBバス60の両バスからのアク
セスに対して、競合処理を行っている。
0W2402のタイミングで各レジスタにCPUAデ
ータバス101のデータを格納するとともに、M I
CI OR2403のタイミングで指定されたレジスタ
をセレクトし、双方向バスドライバ2404の方向制御
も行う。また、MICIOR信号2402. MT C
I OW信号2403は、PIOステージ280内のス
テージ制御部にも管理され、読出し書込みの最適タイミ
ングが指示される。また、PIOステージ280は、C
PUAバス20とCPUBバス60の両バスからのアク
セスに対して、競合処理を行っている。
第5図(a)に、CPUAバス20からのアクセスのブ
ロック図を示す。なお、(、’、 P U Bバス60
からのアクセスも全く同様であるので、図示を省略する
が、第2図に示したBADREG 153やシグナルコ
ントロール部241を持ち、CP U Bバス60から
のアドレスやIOR/I○Wの如き制御信号に従って、
デコードによりレジスタを特定する他、指定レジスタの
読出しも行うものである。
ロック図を示す。なお、(、’、 P U Bバス60
からのアクセスも全く同様であるので、図示を省略する
が、第2図に示したBADREG 153やシグナルコ
ントロール部241を持ち、CP U Bバス60から
のアドレスやIOR/I○Wの如き制御信号に従って、
デコードによりレジスタを特定する他、指定レジスタの
読出しも行うものである。
第5図(b)は、PIOステージ280の動作を説明す
るものである。P工0ステージ280には、MI CC
L K2SO3が入っており5、Aバス、Bバスシグナ
ルコントロール部240.2旧からの信号が入力されて
いる。両バスからのアクセスは互いに非同期であり、レ
ジスタへの読出し、書込み競合が発生するため、MIC
CLKの位相差を利用して、MICCLK2801の立
上がりエツジでAバスステージ2808を、また、立下
がりエツジでBバスステージ2809を生成している。
るものである。P工0ステージ280には、MI CC
L K2SO3が入っており5、Aバス、Bバスシグナ
ルコントロール部240.2旧からの信号が入力されて
いる。両バスからのアクセスは互いに非同期であり、レ
ジスタへの読出し、書込み競合が発生するため、MIC
CLKの位相差を利用して、MICCLK2801の立
上がりエツジでAバスステージ2808を、また、立下
がりエツジでBバスステージ2809を生成している。
第5図(b)のA部、B部により競合制御な行って、先
に受付けられたバスを優先する方式をどる。A S T
A G E 1〜5はA部が先に受付けられたとき、
また、BSTAGF′、1〜5はBI?IIIが先に受
イ;tけられたときに作られる6一方が受付けられると
処理が終了するまで、もう一方の処理は待たされる。第
4図に示すl〜IICI 0W2402. M I C
T 0R2403(7)G’<%t P T Oステー
ジ280の中で作られ、そのタイミングは第5図に示す
ようになる。また、二つのブロセッザ間、メインプロセ
ッサ1とMIC内レジスタ、アダツチドブロセッザ2と
λ・iTC内レジしタ間のデータ転送の制御も、このP
I○ステージ280てタイミングが作られる。アドレ
スバス制御部203てのアドレスデコードバタンに従い
、双方向ドライバ2404のデータの向きをD I R
S E L信号2408で制御する6 第6図に、Li I C1,00内のレジスタを示す。
に受付けられたバスを優先する方式をどる。A S T
A G E 1〜5はA部が先に受付けられたとき、
また、BSTAGF′、1〜5はBI?IIIが先に受
イ;tけられたときに作られる6一方が受付けられると
処理が終了するまで、もう一方の処理は待たされる。第
4図に示すl〜IICI 0W2402. M I C
T 0R2403(7)G’<%t P T Oステー
ジ280の中で作られ、そのタイミングは第5図に示す
ようになる。また、二つのブロセッザ間、メインプロセ
ッサ1とMIC内レジスタ、アダツチドブロセッザ2と
λ・iTC内レジしタ間のデータ転送の制御も、このP
I○ステージ280てタイミングが作られる。アドレ
スバス制御部203てのアドレスデコードバタンに従い
、双方向ドライバ2404のデータの向きをD I R
S E L信号2408で制御する6 第6図に、Li I C1,00内のレジスタを示す。
これらのレジスタは、下記の如く、CPUAl0.CP
t、r B 50から読出し、書込みが可能であるが
、それぞれのレジスタで、使われ方が異なっている2、
第(1図では、MICデータバス200を二つに分けて
、CPUAバス20からのデータをバス201で、また
、CI) 1.’ Bバス60からのデータをバス20
2で表わしている。
t、r B 50から読出し、書込みが可能であるが
、それぞれのレジスタで、使われ方が異なっている2、
第(1図では、MICデータバス200を二つに分けて
、CPUAバス20からのデータをバス201で、また
、CI) 1.’ Bバス60からのデータをバス20
2で表わしている。
まず、DC,BΔ丁−)R’T’210(ま、CPtJ
AlO,CP[JB50の両プロセッサ間の情報転送時
のメモリ先頭番地を示すものである。D CB A D
RT 210は、図の矢印に示される如く、CP U
F3バス60からは読出しと書込み、CP (J A
ハス20からは読出しのみが可能である。DCBADR
T 210へのデータセットは、アタッチドブロセツサ
2が、例えば、メインプロセッサ1下のI○装置を使い
たい場合等に、OS B51の指示により行い、そのた
めに必要な情報を自らの持つメモリ55に格納しておき
、その先頭アドレスのみを本レジスタに格納して、OS
A、llに読出させるものである。
AlO,CP[JB50の両プロセッサ間の情報転送時
のメモリ先頭番地を示すものである。D CB A D
RT 210は、図の矢印に示される如く、CP U
F3バス60からは読出しと書込み、CP (J A
ハス20からは読出しのみが可能である。DCBADR
T 210へのデータセットは、アタッチドブロセツサ
2が、例えば、メインプロセッサ1下のI○装置を使い
たい場合等に、OS B51の指示により行い、そのた
めに必要な情報を自らの持つメモリ55に格納しておき
、その先頭アドレスのみを本レジスタに格納して、OS
A、llに読出させるものである。
次に、DVR211は、デバイス指定し・シスタであり
、アタッチドプロセツサ2がメインブロセツ+jl下の
10装置を使用する場合の、デバイス指定用に設(づだ
レジスタである。DVR2+1は、第7図(8)に示す
如<16ビツト幅のレジスタであり、各ビット単位に、
アタッ千ドブロセッサ2が指定する10装置名が固定さ
れており、例えば、ピッh1.5はU) Kを指定し、
ピッ)・I4はFDを指定するように予めシステム−■
二決定されている5、本[ノジスタのt’F位ビラビッ
トき、ピッl−1〜15まで、最大15種類のIO装置
をユニークに指定可能となっている。DVR211は、
第6図に示す如く、CPUBバス60からは書込みしか
行わず、CI) Ll Aバス20からは読出し、、s
r込みどもに可能である。本レジスタのいずれかのビッ
トに′)”が設定された場合には、割込み制御部250
により、割込みライ>251な経…してC))tJAl
oに報告され、03AI+に割込みをJ二げる。
、アタッチドプロセツサ2がメインブロセツ+jl下の
10装置を使用する場合の、デバイス指定用に設(づだ
レジスタである。DVR2+1は、第7図(8)に示す
如<16ビツト幅のレジスタであり、各ビット単位に、
アタッ千ドブロセッサ2が指定する10装置名が固定さ
れており、例えば、ピッh1.5はU) Kを指定し、
ピッ)・I4はFDを指定するように予めシステム−■
二決定されている5、本[ノジスタのt’F位ビラビッ
トき、ピッl−1〜15まで、最大15種類のIO装置
をユニークに指定可能となっている。DVR211は、
第6図に示す如く、CPUBバス60からは書込みしか
行わず、CI) Ll Aバス20からは読出し、、s
r込みどもに可能である。本レジスタのいずれかのビッ
トに′)”が設定された場合には、割込み制御部250
により、割込みライ>251な経…してC))tJAl
oに報告され、03AI+に割込みをJ二げる。
次に、ENDR212は、デバイス終了レジスタであり
、メインプロセッサ1からアタッチドプロセッサ2への
終了報告用しジスタである。E NDR2+2も、第7
図(b)!、:示を如く、DVR211と同様に、16
ビツト幅のレジスタであり、DvR211のピッ[・に
対応した10装置が固定されており、最■ζ位ビットを
除いて、ピッl−1〜15まで最大15種類の■○装置
を指定できる。
、メインプロセッサ1からアタッチドプロセッサ2への
終了報告用しジスタである。E NDR2+2も、第7
図(b)!、:示を如く、DVR211と同様に、16
ビツト幅のレジスタであり、DvR211のピッ[・に
対応した10装置が固定されており、最■ζ位ビットを
除いて、ピッl−1〜15まで最大15種類の■○装置
を指定できる。
E N D R2+2i;jl、第6図に示す如く、C
F〕シ・Aバス20からは書込みのみ指定ひき、CP
U i3バス20からは読出し、IF込みともに可能で
ある。本レジスタのいずれかのビットに′1″が設定さ
れた場合には、割込み制御部252により、割込みライ
ン233を経由してCP 1.J B50に報告され、
081351に割込みが入る。
F〕シ・Aバス20からは書込みのみ指定ひき、CP
U i3バス20からは読出し、IF込みともに可能で
ある。本レジスタのいずれかのビットに′1″が設定さ
れた場合には、割込み制御部252により、割込みライ
ン233を経由してCP 1.J B50に報告され、
081351に割込みが入る。
次のE X Rト:G213は、拡張レジスタでおり、
メインプロセッサ1からアタッチドプロセッサ2に対す
る強制指令用のレジスタとして使われるものである。E
XREG 213は、16ビツ]・幅のレジスタであり
、例えば、第7図(c)に示す如き使い方をする。ピッ
l−1,5のTPF、は、メインプロセッサ1がアタッ
チドプロセッサ2に対して、初めて起動をかけるときに
使用し、ビット)4のD U M Pは、メインプロセ
ッサl、アタッチドプロセッシ2のいずれかに障害等が
発生した場合のロギレグ時に使用され、ビットOのSE
Pは、アタツヂドプロセッサ2のみに障害が発生して、
縮退モードで処理を続行するときのアタッチドプロセッ
サ2切離しに使用する。コマンドは全部で16通り準備
可能であり、メインプロセッサ1側の判断で使用される
ため、CPUAバス20からは書込み専用で、また、C
PtJBバス60からは読出し専用で使用される。
メインプロセッサ1からアタッチドプロセッサ2に対す
る強制指令用のレジスタとして使われるものである。E
XREG 213は、16ビツ]・幅のレジスタであり
、例えば、第7図(c)に示す如き使い方をする。ピッ
l−1,5のTPF、は、メインプロセッサ1がアタッ
チドプロセッサ2に対して、初めて起動をかけるときに
使用し、ビット)4のD U M Pは、メインプロセ
ッサl、アタッチドプロセッシ2のいずれかに障害等が
発生した場合のロギレグ時に使用され、ビットOのSE
Pは、アタツヂドプロセッサ2のみに障害が発生して、
縮退モードで処理を続行するときのアタッチドプロセッ
サ2切離しに使用する。コマンドは全部で16通り準備
可能であり、メインプロセッサ1側の判断で使用される
ため、CPUAバス20からは書込み専用で、また、C
PtJBバス60からは読出し専用で使用される。
IPLREG214は、上述のEXREG2+3に付随
して用いられるレジスタであり、IPLやDUMP時の
対象IO装置の指定や、使用メモリのアドレス空間、ユ
ニット内トラック、セクタ等の情報をセットしておくた
めのものである。本レジスタの読出し、書込みの方向は
、EXREG 213と同様である。
して用いられるレジスタであり、IPLやDUMP時の
対象IO装置の指定や、使用メモリのアドレス空間、ユ
ニット内トラック、セクタ等の情報をセットしておくた
めのものである。本レジスタの読出し、書込みの方向は
、EXREG 213と同様である。
MIClooには、上記レジスタ以外にもレジスタを持
っており、RTDR215は、その一つである。RTD
R2+5は、第7図(d)に示す如く、メインプロセッ
サ1下のRTC36のデータの写しを保持しており、ア
タッチドプロセッサ2から時刻の間合せ要求があったと
き、本レジスタに格納されたRT37の写しを返送する
。本レジスタへのセットは、一定周期で、メインプロセ
ッサ1側のO3である○5A11から書込まれ、読出し
は、アタッチ上プロセッサ2側のOSである03B51
によリ一定周期で行われる。この書込み、読出し動作の
競合処理は、先に説明した第5図のタイミングで行われ
る。
っており、RTDR215は、その一つである。RTD
R2+5は、第7図(d)に示す如く、メインプロセッ
サ1下のRTC36のデータの写しを保持しており、ア
タッチドプロセッサ2から時刻の間合せ要求があったと
き、本レジスタに格納されたRT37の写しを返送する
。本レジスタへのセットは、一定周期で、メインプロセ
ッサ1側のO3である○5A11から書込まれ、読出し
は、アタッチ上プロセッサ2側のOSである03B51
によリ一定周期で行われる。この書込み、読出し動作の
競合処理は、先に説明した第5図のタイミングで行われ
る。
次に、KDR2]6. LDR2+7は、ともにキー
ボード制御に関係するレジスタであり、それぞれキーデ
ータとキーボードのランプ状態を保持するレジスタであ
る。KDR2托は、後述するレジスタ5YSR219の
内容に従い、もし、キーボードがアタッチドブロセッサ
2の制御状態になっている場合には、キーボード入力デ
ータがメインプロセッサl@Osである03AIIの介
在により本レジスタに写しとして格納される。アタッチ
上プロセッサ2側OSであるO S B51は、MIC
内の本レジスタを読むことにより、キー人力されたデー
タを認識することができる。
ボード制御に関係するレジスタであり、それぞれキーデ
ータとキーボードのランプ状態を保持するレジスタであ
る。KDR2托は、後述するレジスタ5YSR219の
内容に従い、もし、キーボードがアタッチドブロセッサ
2の制御状態になっている場合には、キーボード入力デ
ータがメインプロセッサl@Osである03AIIの介
在により本レジスタに写しとして格納される。アタッチ
上プロセッサ2側OSであるO S B51は、MIC
内の本レジスタを読むことにより、キー人力されたデー
タを認識することができる。
アタッチド・プロセッサ・システムは、キーボードを使
用しているため、このような写しのレジスタKDR2+
6が必要となる。一方、LDR217も同様に、アタッ
チ上プロセッサ2側の○5B51から管理下のキーボー
ドのランプ状態を制御する場合に、CPUB60バスか
ら書込まれ、CP(JAババス0を経由して03AII
に読取られ、メインプロセッサ1下のKBA35に報告
される。
用しているため、このような写しのレジスタKDR2+
6が必要となる。一方、LDR217も同様に、アタッ
チ上プロセッサ2側の○5B51から管理下のキーボー
ドのランプ状態を制御する場合に、CPUB60バスか
ら書込まれ、CP(JAババス0を経由して03AII
に読取られ、メインプロセッサ1下のKBA35に報告
される。
5YSR2+9は、システム制御用レジスタであり、メ
インプロセッサ1下のIOアダプタに対して、アタッチ
ドブロセッサ2専用に持つToアダプタの切替え制御を
行う。5YSR219は、第7図(e)に示す如く、最
大16ビツトまでのモードが指定でき、例えば、ビット
OはCRT切替えビット、ビット1はPR切替えビット
として、03Allからのみ指定可能となる。切替え概
要については第3図(b)に示した通りであり、切替え
制御線99により、各CRTA40,70あるいはPR
A42゜72を切替えることができる。このように、本
レジスタは、■○装置を共用して、互いに異なるOSを
同時動作させる場合に有効である。
インプロセッサ1下のIOアダプタに対して、アタッチ
ドブロセッサ2専用に持つToアダプタの切替え制御を
行う。5YSR219は、第7図(e)に示す如く、最
大16ビツトまでのモードが指定でき、例えば、ビット
OはCRT切替えビット、ビット1はPR切替えビット
として、03Allからのみ指定可能となる。切替え概
要については第3図(b)に示した通りであり、切替え
制御線99により、各CRTA40,70あるいはPR
A42゜72を切替えることができる。このように、本
レジスタは、■○装置を共用して、互いに異なるOSを
同時動作させる場合に有効である。
PRA42および72を各々のプロセッサで個別に持っ
た理由は、前述の切替え時のデータの保存の他に、両プ
ロセッサ間のプリンタ制御方式が全く異なっており、P
RAの共用化を図る方がコスト増となることが考えられ
たためである。メインプロセッサ1PRA42は、高性
能化を図るため、自らマイクロコンピュータを持ち、高
価なハードウェアを組込み、制御している。一方、アタ
ッチ上プロセッサ2側PRA72については、ソフトウ
ェアにある程度の制御を分担させ、低速モードで動作す
るため、PRA72のハードウェアは非常に簡単であり
、プリンタユニットの状態監視とソフト発行コマンド解
析、データのスルー出力等を行うMIClooとして開
発した約io、oooゲート規模のLSI中に取込むこ
とが可能となった。
た理由は、前述の切替え時のデータの保存の他に、両プ
ロセッサ間のプリンタ制御方式が全く異なっており、P
RAの共用化を図る方がコスト増となることが考えられ
たためである。メインプロセッサ1PRA42は、高性
能化を図るため、自らマイクロコンピュータを持ち、高
価なハードウェアを組込み、制御している。一方、アタ
ッチ上プロセッサ2側PRA72については、ソフトウ
ェアにある程度の制御を分担させ、低速モードで動作す
るため、PRA72のハードウェアは非常に簡単であり
、プリンタユニットの状態監視とソフト発行コマンド解
析、データのスルー出力等を行うMIClooとして開
発した約io、oooゲート規模のLSI中に取込むこ
とが可能となった。
また、CRTA70については、画面情報の保持のため
に、メインプロセッサ1に持つCRTA40と同等の機
能を有するアダプタが、アタッチドブロセッサ2側にも
必要となり、個々にアダプタを持たせるようにした。ま
た、メモリ等を持ち、ゲ−ト規模も大きいことから、M
iCloo内への取込みができなかった。
に、メインプロセッサ1に持つCRTA40と同等の機
能を有するアダプタが、アタッチドブロセッサ2側にも
必要となり、個々にアダプタを持たせるようにした。ま
た、メモリ等を持ち、ゲ−ト規模も大きいことから、M
iCloo内への取込みができなかった。
第6図において、CTR/STP 218は、MiCl
oo内のハードウェアの状態を監視した茶ハ特定状態に
固定するためのレジスタであり、通常動作時は使用せず
、M、IC100の自己診断時や障害発生時の解析等に
使用されるものである。以上、MIC,lOO内のレジ
スタの機能を説明したが、次に、■○アダプタ共用方式
およびアタッチドプロセッサ側に10アダプタを持たせ
るための構成について説明する。
oo内のハードウェアの状態を監視した茶ハ特定状態に
固定するためのレジスタであり、通常動作時は使用せず
、M、IC100の自己診断時や障害発生時の解析等に
使用されるものである。以上、MIC,lOO内のレジ
スタの機能を説明したが、次に、■○アダプタ共用方式
およびアタッチドプロセッサ側に10アダプタを持たせ
るための構成について説明する。
IOアダプタ共用方式で制御するJO装置は、第1図に
示した如く、D K31. F D33. K B3
5゜RT37等が挙げられる。元来、二つのOSでI
O装置を使用する場合、そのデバイス隘は、それ備れの
システムで異なっており、制御用のプロゲラの作り方も
全く異なっている。アタッチドブロセッサシステムは、
この異OSを、rO装置をうまく制御し、できる限り、
アタッチドプロセッサ側の既存のOSを変更せず、異O
Sの同時動作を行わせることが目標である。D K、
31やFD33(74ようなファイル系については、一
部OSを変更したが基本的には、デバイスMの違いは、
新規開発したMiCloo内で吸収するようした。
示した如く、D K31. F D33. K B3
5゜RT37等が挙げられる。元来、二つのOSでI
O装置を使用する場合、そのデバイス隘は、それ備れの
システムで異なっており、制御用のプロゲラの作り方も
全く異なっている。アタッチドブロセッサシステムは、
この異OSを、rO装置をうまく制御し、できる限り、
アタッチドプロセッサ側の既存のOSを変更せず、異O
Sの同時動作を行わせることが目標である。D K、
31やFD33(74ようなファイル系については、一
部OSを変更したが基本的には、デバイスMの違いは、
新規開発したMiCloo内で吸収するようした。
DK、 ト′D等については、先にM I C:内[7
シスタで説明したDVR2旨やENDR212を利用す
るとともに、割込み制御部2 O0y 251を設定し
、相手側のOSに自プロセッサからの要求を伝える機能
を設けた。また、機能の詳細は後述するが、アタッチド
プロセッサ下M M 55を有効に使用し、I)CB
A D RTレジスタ210を設けることにより、多く
のデータを一括して相手側プロセッサに伝える手段を講
じた。
シスタで説明したDVR2旨やENDR212を利用す
るとともに、割込み制御部2 O0y 251を設定し
、相手側のOSに自プロセッサからの要求を伝える機能
を設けた。また、機能の詳細は後述するが、アタッチド
プロセッサ下M M 55を有効に使用し、I)CB
A D RTレジスタ210を設けることにより、多く
のデータを一括して相手側プロセッサに伝える手段を講
じた。
また、K、BA34やRTC36に関しては、アタッチ
ドプロセッサ2のOSを全く変更せず、アタッチドブロ
セッサのKBA、RTCのデバイス階をMiClooで
エミュレートし、第6図に示したIく1つR2+6.1
1)R217,RTI)R2]5をメイ〉プロセッサ1
′FのK B A34. RT C36の写いレジスタ
として設定する手段をとり、03A11に定期的にKB
A34.RTC36の内容をMIC100内1−記レジ
スタに転送させるようなしくみを作り対応した。なお、
メインプロセッサ側のOSであるO3A、l]について
は、デバイスの排他制御プログラムの追加のみであり、
デバイスの制御プログラムの変更は行っていない。また
、このとき、O3A、1.1からの設定とOS B51
による参照のタイミングがぶつからないように、第4図
、第5図に示した競合処理を行っている。
ドプロセッサ2のOSを全く変更せず、アタッチドブロ
セッサのKBA、RTCのデバイス階をMiClooで
エミュレートし、第6図に示したIく1つR2+6.1
1)R217,RTI)R2]5をメイ〉プロセッサ1
′FのK B A34. RT C36の写いレジスタ
として設定する手段をとり、03A11に定期的にKB
A34.RTC36の内容をMIC100内1−記レジ
スタに転送させるようなしくみを作り対応した。なお、
メインプロセッサ側のOSであるO3A、l]について
は、デバイスの排他制御プログラムの追加のみであり、
デバイスの制御プログラムの変更は行っていない。また
、このとき、O3A、1.1からの設定とOS B51
による参照のタイミングがぶつからないように、第4図
、第5図に示した競合処理を行っている。
また、一方、アタッチドブロセッサ2側にアダプタを持
たせて制御を行うための構成としては、先に示した通り
、5YSRレジスタ219を設け、ユーザであるオペレ
ータの入力したコマンドを、メインプロセッサ側03A
1.lで解析させ、切替え(CRTまたはPR等)であ
ったら、03A11からMICl、OO内5YSR2i
9に対し、CPUAバス20を通じて切替え指示を行わ
せるようにしたことである。また、比較的ゲート規模の
小さいp R,A72については、MICLSI内に取
込んだ。アダプタを専用に持たセることでアタッチドブ
ロセッサは■○デバイスの違いを意識する必要がないと
ともに、同時動作させるためのOSに対する細五や特別
なハードウェアの追加も不要となった。
たせて制御を行うための構成としては、先に示した通り
、5YSRレジスタ219を設け、ユーザであるオペレ
ータの入力したコマンドを、メインプロセッサ側03A
1.lで解析させ、切替え(CRTまたはPR等)であ
ったら、03A11からMICl、OO内5YSR2i
9に対し、CPUAバス20を通じて切替え指示を行わ
せるようにしたことである。また、比較的ゲート規模の
小さいp R,A72については、MICLSI内に取
込んだ。アダプタを専用に持たセることでアタッチドブ
ロセッサは■○デバイスの違いを意識する必要がないと
ともに、同時動作させるためのOSに対する細五や特別
なハードウェアの追加も不要となった。
以]−1IO共用力式について説明したが、これらのレ
ジスタや機能を有効に活用し、システムを動作させてい
くプロセスを、特にDKの制御方法を−・例として取F
げて説明する。ここでは、DK31のデータ転送を例に
とって、前述のローカルメモリDMA方式について説明
する。
ジスタや機能を有効に活用し、システムを動作させてい
くプロセスを、特にDKの制御方法を−・例として取F
げて説明する。ここでは、DK31のデータ転送を例に
とって、前述のローカルメモリDMA方式について説明
する。
まず、ローカルメモりの概念について、第8図を用いて
説明する。一般的に、メインプロセッサは独自のメモリ
アドレス空間を持ち、そのアドレス空間の範囲内でシス
テムの規模に応じて実メモリが準備される。システムを
拡張していく場合には、未使用のメモリアドレス空間に
実メモリを増設していく。
説明する。一般的に、メインプロセッサは独自のメモリ
アドレス空間を持ち、そのアドレス空間の範囲内でシス
テムの規模に応じて実メモリが準備される。システムを
拡張していく場合には、未使用のメモリアドレス空間に
実メモリを増設していく。
一方、メイシプロセッ勺周辺には、各種のローカルなプ
ロセラ勺が付加され、これらのローカルプロセッサは、
それぞれ、専用のマイクロコシピコータと専用の少容量
のメモリを持ち、動作している。ローカルプロセッサは
、メインプロセッサに対して専用処理を行うが、処理後
のデータや処理に必要なデータの送受信をメインプロセ
ッサとの間で行う必要がある。そこで、このためのデー
タ格納、退避が効率良く行えるように、メインメモリの
アドレス空間の一部エリアに、自分のローカルメモリを
アサインし、同一メモリ内容をローカル、メインの両プ
ロセッサからアクセス可能とした。従って、メインプロ
セッサは、ローカルプロセッサのメモリを含めた全メモ
リ空間をアクセス可能となり、ローカルプロセッサは自
分のローカルメモリの空間のみをアクセス可能と、なる
。
ロセラ勺が付加され、これらのローカルプロセッサは、
それぞれ、専用のマイクロコシピコータと専用の少容量
のメモリを持ち、動作している。ローカルプロセッサは
、メインプロセッサに対して専用処理を行うが、処理後
のデータや処理に必要なデータの送受信をメインプロセ
ッサとの間で行う必要がある。そこで、このためのデー
タ格納、退避が効率良く行えるように、メインメモリの
アドレス空間の一部エリアに、自分のローカルメモリを
アサインし、同一メモリ内容をローカル、メインの両プ
ロセッサからアクセス可能とした。従って、メインプロ
セッサは、ローカルプロセッサのメモリを含めた全メモ
リ空間をアクセス可能となり、ローカルプロセッサは自
分のローカルメモリの空間のみをアクセス可能と、なる
。
第8図に、本アタッチドプロセッサシステムを実現する
場合の二つのCPUであるCPUAl0とCPUB50
のメモリアドレス空間の対応を示す。
場合の二つのCPUであるCPUAl0とCPUB50
のメモリアドレス空間の対応を示す。
メモリマツプ301は、CPUAl0側メモリアドレス
空間を示しており、第1図に示したMM!5は本図の実
メモリ空間302に割当てられている。未使用空間30
3のエリアより大きなメモリアドレス空間304を、ロ
ーカルプロセッサ用メモリ空間として割付け、ローカル
プロセッサの持つ専用メモリをメインプロセッサの制御
するメモリアドレス空間に割当て可能としている。
空間を示しており、第1図に示したMM!5は本図の実
メモリ空間302に割当てられている。未使用空間30
3のエリアより大きなメモリアドレス空間304を、ロ
ーカルプロセッサ用メモリ空間として割付け、ローカル
プロセッサの持つ専用メモリをメインプロセッサの制御
するメモリアドレス空間に割当て可能としている。
従って、CPUB50側メモリアドレス空間351のO
〜αMB分の実メモリ352(第1図のMM55)は、
CPUB50からはαMBメモリと認識され、一方、C
PUAl0側からはγ〜γ+αMBまでのαMB分の空
間として認識される。つまり、アタッチ上プロセッサ2
専用メモリ352は、両プロセッサからアクセス可能と
なり、メインプロセッサ1のメモリ302は、CPUB
50からは直接アクセスできず、CPUAl0からのみ
アクセス可能なメモリということになる。
〜αMB分の実メモリ352(第1図のMM55)は、
CPUB50からはαMBメモリと認識され、一方、C
PUAl0側からはγ〜γ+αMBまでのαMB分の空
間として認識される。つまり、アタッチ上プロセッサ2
専用メモリ352は、両プロセッサからアクセス可能と
なり、メインプロセッサ1のメモリ302は、CPUB
50からは直接アクセスできず、CPUAl0からのみ
アクセス可能なメモリということになる。
第9図は、共用するIO装置の代表例としてDK31を
設定し、アタッチドプロセッサ2内CPUB50が、メ
インプロセッサl下のIO装置であるD K31中に存
在するデータを、MIClooを介してアタッチ上プロ
セッサ2側メモリ55、つまり、ローカルメモリにDM
A転送で読込み、このデータを使って、更にCPUB5
0の命令処理を続行する一連の動作を説明するものであ
る。また、第10図には、このローカルメモリDMA転
送に関するCPUB50の○5B51とMIClooの
ハードウェアの動きおよびCPUAl0側の03A11
の処理手順を示す。
設定し、アタッチドプロセッサ2内CPUB50が、メ
インプロセッサl下のIO装置であるD K31中に存
在するデータを、MIClooを介してアタッチ上プロ
セッサ2側メモリ55、つまり、ローカルメモリにDM
A転送で読込み、このデータを使って、更にCPUB5
0の命令処理を続行する一連の動作を説明するものであ
る。また、第10図には、このローカルメモリDMA転
送に関するCPUB50の○5B51とMIClooの
ハードウェアの動きおよびCPUAl0側の03A11
の処理手順を示す。
第9図において、CPUB50は、自プログラム実行に
あたり、そのプログラムが格納されているメインプロセ
ッサ1下のD K31からデータを読出す必要がある。
あたり、そのプログラムが格納されているメインプロセ
ッサ1下のD K31からデータを読出す必要がある。
そのため、D K31内データの所在を示すシリンダ、
ヘッド、セクタアドレスや転送バイト数、転送メモリ番
地等の情報を、予め準備する必要がある。
ヘッド、セクタアドレスや転送バイト数、転送メモリ番
地等の情報を、予め準備する必要がある。
以下、第1O図に示す手順に従って処理を説明する。
手順1:03B51はメインプロセッサにD K31の
使用要求を出す前に、デバイス制御情報(DCB)を自
メモリ55内に格納しておき、DCB情報の先頭アドレ
スを前述のMIC内DCBADRTレジスタ210に、
IOWにより格納する。OS B51からCPUAl0
下10装置への起動時のデバイス分類は、DVR21+
により行い、前述の如く、最大15種類のデバイスの指
定が可能となる。
使用要求を出す前に、デバイス制御情報(DCB)を自
メモリ55内に格納しておき、DCB情報の先頭アドレ
スを前述のMIC内DCBADRTレジスタ210に、
IOWにより格納する。OS B51からCPUAl0
下10装置への起動時のデバイス分類は、DVR21+
により行い、前述の如く、最大15種類のデバイスの指
定が可能となる。
この場合、指定がDKであるため、第7図(a)のフォ
ーマットに従い、ビット15の位置に“1”をセットし
てDKを起動することになる。また、上述の15種類の
デバイス指定に伴ない、ローカルメモリ(MM)55の
メモリマツプ(第9図参照)に示す如く、最大15種類
のデバイス指定を可能とするため、前述のDVR211
のビットに対応し、#15〜#1でDCB情報格納先頭
アドレスを割当て、また、(315)〜(#1)でDC
B情報格納エリアを割当てている。このようなメモリマ
ツプにすることにより、同時に最大15種類までの■○
デバイスへの置動を可能となる。
ーマットに従い、ビット15の位置に“1”をセットし
てDKを起動することになる。また、上述の15種類の
デバイス指定に伴ない、ローカルメモリ(MM)55の
メモリマツプ(第9図参照)に示す如く、最大15種類
のデバイス指定を可能とするため、前述のDVR211
のビットに対応し、#15〜#1でDCB情報格納先頭
アドレスを割当て、また、(315)〜(#1)でDC
B情報格納エリアを割当てている。このようなメモリマ
ツプにすることにより、同時に最大15種類までの■○
デバイスへの置動を可能となる。
本実施例においては、IOデバイスがD K31であり
、 DVR211のビット15を使用するため、DCB
情報は(#15)のエリアに、そして、このDCB情報
の先頭アドレスを#15のエリアに格納した後、DVR
211のビット15に1を立て、起動を開始することに
なる。
、 DVR211のビット15を使用するため、DCB
情報は(#15)のエリアに、そして、このDCB情報
の先頭アドレスを#15のエリアに格納した後、DVR
211のビット15に1を立て、起動を開始することに
なる。
手順2 : ])VR21+のいずれかのビットに1を
立テタ後は、CP tJ B501.tM I C20
0カらの終ry込みが入るまで独自のプログラムを実行
することができ、CPUA、lOに対して独立して処理
が可能となる。
立テタ後は、CP tJ B501.tM I C20
0カらの終ry込みが入るまで独自のプログラムを実行
することができ、CPUA、lOに対して独立して処理
が可能となる。
ところて、D〜rR211に値がセットされると、M
I C100テ1.t、I) ’v’ R21N7)
’:: 15〜H1(17) K 7信号が1となり、
割込み制御部250を経由して、割込線251からO3
A、11に割込みが、J二がる。本実施例では、DVR
21,1のビット15の値1により、03AIIに割込
みが上がることになる。
I C100テ1.t、I) ’v’ R21N7)
’:: 15〜H1(17) K 7信号が1となり、
割込み制御部250を経由して、割込線251からO3
A、11に割込みが、J二がる。本実施例では、DVR
21,1のビット15の値1により、03AIIに割込
みが上がることになる。
手順3:OSAI+は、自プログラム処理中に割込みが
入るため、自処理の区切りのタイミング割込み詳細を分
析することになる。まず、03A11はioRによりD
VR21,1を読出し、どのI Oデバイスへの起動か
を認識後、DVR2+1の対象ビット(ここでは、DK
を示すビット)261の1をリセットするため、IOW
を発行する。このビットがリセットされることにより、
割込み制御部250内の割込み要因はリセットされる。
入るため、自処理の区切りのタイミング割込み詳細を分
析することになる。まず、03A11はioRによりD
VR21,1を読出し、どのI Oデバイスへの起動か
を認識後、DVR2+1の対象ビット(ここでは、DK
を示すビット)261の1をリセットするため、IOW
を発行する。このビットがリセットされることにより、
割込み制御部250内の割込み要因はリセットされる。
なお、II)\′p 211に、同時に複数ビットに1
がセ・ソトさ才1ている場合1例えば、D V R21
1のビット=15と#1・4、一つま亀ノ、DK:31
. Fl)33が指定されている場合は、03A11
の割込み処理優先順位に従って1ビ・・7叫・ずつ、ず
なわぢ、要求のある10デバイス(こ夾jする入出力要
求を1台ずつ処理し、割込み2:51がなくなるまで続
(ける。
がセ・ソトさ才1ている場合1例えば、D V R21
1のビット=15と#1・4、一つま亀ノ、DK:31
. Fl)33が指定されている場合は、03A11
の割込み処理優先順位に従って1ビ・・7叫・ずつ、ず
なわぢ、要求のある10デバイス(こ夾jする入出力要
求を1台ずつ処理し、割込み2:51がなくなるまで続
(ける。
手順4.要求デバイスが認識できたため、 OS Al
1は、DClうA o RT 210からI) CB情
報格納先頭アドレスをI ORで読出し、指定のデバイ
スに関する情報をCP U B50制御下のメモリM
N455から読出し、OS A、 l l側に取込む。
1は、DClうA o RT 210からI) CB情
報格納先頭アドレスをI ORで読出し、指定のデバイ
スに関する情報をCP U B50制御下のメモリM
N455から読出し、OS A、 l l側に取込む。
この処理をローカルメモリリード(L tvi R)と
呼び、詳細については後述する。
呼び、詳細については後述する。
手順5:05AllはCPLテAgo側BUSC16に
対し、手順α)で(二PU’B50側メモリMM55か
ら読出したデータをセットし、DKC,30に対してD
M A転送の起動をかける。D M A起動は03A
IIから行い、通常の1)λ4A転送が行われるが、転
送アドレス空間が、第8図に示したメモリマツプ内30
4の空間になっているため、CPLIB50側M M
55の例えば、第9図に斜線で示した555の空間にデ
・−夕転送されることになる。ローカルメモリ■DMA
時のデータの流れについても、後述する。
対し、手順α)で(二PU’B50側メモリMM55か
ら読出したデータをセットし、DKC,30に対してD
M A転送の起動をかける。D M A起動は03A
IIから行い、通常の1)λ4A転送が行われるが、転
送アドレス空間が、第8図に示したメモリマツプ内30
4の空間になっているため、CPLIB50側M M
55の例えば、第9図に斜線で示した555の空間にデ
・−夕転送されることになる。ローカルメモリ■DMA
時のデータの流れについても、後述する。
手順6:DM、A転送が終了すると、03A11は、I
) M A終了情報をDKC30から読出し、CPtJ
B50Pt−タフォーマ粘トに対編集して、手順■に示
したDCB情報格納エリア553に終了情報を書込む。
) M A終了情報をDKC30から読出し、CPtJ
B50Pt−タフォーマ粘トに対編集して、手順■に示
したDCB情報格納エリア553に終了情報を書込む。
なお、この処理は、ローカルメモリライト(LMW)と
呼び、L M Rと同様に詳細については後述する。
呼び、L M Rと同様に詳細については後述する。
手順7:03Allは、DK31への起動が終了した後
、M、IC100内ENDR212のDKを指定するビ
ット15に1をIOWにより書込み、 D M A転送
の終了を08B51に伝える。この報告の後は、本来の
CPUAl0の命令処理および入出力処理に戻り、CP
UB50に関係なく独立した動作を行う。
、M、IC100内ENDR212のDKを指定するビ
ット15に1をIOWにより書込み、 D M A転送
の終了を08B51に伝える。この報告の後は、本来の
CPUAl0の命令処理および入出力処理に戻り、CP
UB50に関係なく独立した動作を行う。
手順8:MIC100内ENDR212のいずれかのビ
ットに1がセットされると、割込み制御部252により
、割込み線253を経由してOS B51に割込みが■
二がる。本実施例では、ビット15+の1によ1ノ割込
み信号がヴつ。
ットに1がセットされると、割込み制御部252により
、割込み線253を経由してOS B51に割込みが■
二がる。本実施例では、ビット15+の1によ1ノ割込
み信号がヴつ。
手順9:MIClooからの割込みを受けたO S B
51は、自プログラムの区切りで処理を中断し、割込み
解析処理を行う。まず、03B51は、割込み詳細を分
析するため、ENDR212をI ORで読出して、ど
の′l(つデバイスからの終了割込みであるかを識別し
た後、ENDR212の対象ビット位f262のlをリ
セットするため、IOWを発行する。−1−述のビット
がリセットされることにより、割込み制御部252内の
割込み要因はリセットされる。ENDR212に同時に
複数ビットの1がセットされている場合は、OS B5
1の割込み処理優先手順に従って1ビツト・ずつ、つま
り、10デバイス1台ずつ終了割込み情報の処理を行っ
ていき、割込み253がなくなるまで上記分析処理を続
れることになる。
51は、自プログラムの区切りで処理を中断し、割込み
解析処理を行う。まず、03B51は、割込み詳細を分
析するため、ENDR212をI ORで読出して、ど
の′l(つデバイスからの終了割込みであるかを識別し
た後、ENDR212の対象ビット位f262のlをリ
セットするため、IOWを発行する。−1−述のビット
がリセットされることにより、割込み制御部252内の
割込み要因はリセットされる。ENDR212に同時に
複数ビットの1がセットされている場合は、OS B5
1の割込み処理優先手順に従って1ビツト・ずつ、つま
り、10デバイス1台ずつ終了割込み情報の処理を行っ
ていき、割込み253がなくなるまで上記分析処理を続
れることになる。
手順10 : OS B51ハ、DCBADRT 21
0からI)CB情報格納先頭アドレス550を読出し、
指定デバイスに一対応するメモリ55の内容を順次読出
し、D M A転送終了に伴ない、CPUAl0から格
納されたDMA終了情報553を読出すことになる。
0からI)CB情報格納先頭アドレス550を読出し、
指定デバイスに一対応するメモリ55の内容を順次読出
し、D M A転送終了に伴ない、CPUAl0から格
納されたDMA終了情報553を読出すことになる。
手順+1 + DMA終了情報553をOS B51で
解析することにより、一連のDMA処理は終了する。
解析することにより、一連のDMA処理は終了する。
第11図に、03AIIからアタッチドブロセッサ2下
MM55に対するデータのリード/ライト(LMR/L
MW)動作ブロック図を示す。
MM55に対するデータのリード/ライト(LMR/L
MW)動作ブロック図を示す。
CPUAl0は、通常、第11図(a)に示す如く、M
EMR,MEMR等の制御信号198およびCPUAア
ドレスを自メモリMMi5に対して発行し。
EMR,MEMR等の制御信号198およびCPUAア
ドレスを自メモリMMi5に対して発行し。
MMI5データをCPUAl0にリードまたはライトす
る。これに対して、アドレス空間を第8図304のロー
カルプロセッサ用メモリ空間に指定して起動すると、前
述のLMR,LMWが実現できる。
る。これに対して、アドレス空間を第8図304のロー
カルプロセッサ用メモリ空間に指定して起動すると、前
述のLMR,LMWが実現できる。
MIC100内のアドレス制御部203は、常に、CP
UAl0の出力するアドレスを監視しており、アタッチ
ドプロセッサ2下のMM55のアドレス空間が指定され
ると、アドレス制御部からMM55に対し、LMR,L
MWの制御信号177が出力され、同時に、CPUBア
ドレスバス152には、C,P UTAIOから送出さ
れたアドレスのうち、上位4ビツトのデータを除いたア
ドレスが送出される。
UAl0の出力するアドレスを監視しており、アタッチ
ドプロセッサ2下のMM55のアドレス空間が指定され
ると、アドレス制御部からMM55に対し、LMR,L
MWの制御信号177が出力され、同時に、CPUBア
ドレスバス152には、C,P UTAIOから送出さ
れたアドレスのうち、上位4ビツトのデータを除いたア
ドレスが送出される。
このようにアドレス幅の異なる二つのシステムを結合す
る場合のアドレス変換方法として、起動されたアドレス
がアタッチドプロセツサ2下のMM55のアドレス空間
の範囲か否かをアドレスバス制御部203においてチエ
ツクし、範囲内のときのみ、第1I図(b)に示すよう
にLMENB信号をオンし、LMR,LMWの制御信号
177とBADR24〜OのアドレスをCPUB側へ出
力する。CPLl A、 1. Oかbのアドレスがア
タッチドプロセッサ下のMM55のアドレス空間以外で
あれば、アドレスバス制御部203内デコード回路24
09が成立しないため、CP U Bバス側には起動が
かからない。
る場合のアドレス変換方法として、起動されたアドレス
がアタッチドプロセツサ2下のMM55のアドレス空間
の範囲か否かをアドレスバス制御部203においてチエ
ツクし、範囲内のときのみ、第1I図(b)に示すよう
にLMENB信号をオンし、LMR,LMWの制御信号
177とBADR24〜OのアドレスをCPUB側へ出
力する。CPLl A、 1. Oかbのアドレスがア
タッチドプロセッサ下のMM55のアドレス空間以外で
あれば、アドレスバス制御部203内デコード回路24
09が成立しないため、CP U Bバス側には起動が
かからない。
また、データバスに注目すると、CPUAデータバス1
01とCPUBデータバス151を接続するドライバ2
404の方向制御も、第11図(b)に示す如く、CP
tJAIOからのMEMR,MEMWの制御信号198
と起動アドレスとを、アドレスバス制御部203でデコ
ードして生成するため、CPUAIQからの起動モード
に従い、自在にMIC100内のデータバスドライバ2
404を切替えることが可能となっている。
01とCPUBデータバス151を接続するドライバ2
404の方向制御も、第11図(b)に示す如く、CP
tJAIOからのMEMR,MEMWの制御信号198
と起動アドレスとを、アドレスバス制御部203でデコ
ードして生成するため、CPUAIQからの起動モード
に従い、自在にMIC100内のデータバスドライバ2
404を切替えることが可能となっている。
第12図(a)にローカルメモリライト、また、第12
図(b)にローカルメモリリードのタイミングチャート
を示す。ここに示す如く、CPUAloからの制御信号
198を、シグナルコントロール部240で同期し、D
MAステージ281に送出して、アドレスバス102か
ら送られたアドレスと条件をとることにより、アタッチ
ドプロセッサ2側へ出力するLMR,LMWの制御信号
177と、BADR24〜0を生成し、CPUAl0と
MM55間のローカルメモリリード/ライトが実現でき
る。
図(b)にローカルメモリリードのタイミングチャート
を示す。ここに示す如く、CPUAloからの制御信号
198を、シグナルコントロール部240で同期し、D
MAステージ281に送出して、アドレスバス102か
ら送られたアドレスと条件をとることにより、アタッチ
ドプロセッサ2側へ出力するLMR,LMWの制御信号
177と、BADR24〜0を生成し、CPUAl0と
MM55間のローカルメモリリード/ライトが実現でき
る。
次に、第13図に基づいて、ローカルメモリDMA時の
データの流れについて説明する。
データの流れについて説明する。
通常のDMA転送では、BUSC16に設定されたアド
レス、動作モード、転送数等に従い、ユニット(IOデ
バイス)421のデータをIOコントローラ420を経
由して、CPUAデータバス+01から、指定されたM
MI5に書込むか、または、MM15からのデータをて
、■○コントローラ420を経由して、10デバイス4
21に読出す。これに対して、BUSCI6に設定した
メモリアドレスがMM15のメモリ空間でなく、アタッ
チドプロセツサ2下のMM55のアドレス空間を指して
いる場合は、先に第11図を用いて説明したLMR,L
MWの制御と同様の処理をMIC100内アドレスバス
制御部203他に実行させることにより、CPUAデー
タバス101まで出たIOユニット42]のデータをM
M55に書込むことが可能となり、また、MM55のデ
ータをCPUAデータバスlotを経由させ、IOデバ
イス421に読出すことができる。
レス、動作モード、転送数等に従い、ユニット(IOデ
バイス)421のデータをIOコントローラ420を経
由して、CPUAデータバス+01から、指定されたM
MI5に書込むか、または、MM15からのデータをて
、■○コントローラ420を経由して、10デバイス4
21に読出す。これに対して、BUSCI6に設定した
メモリアドレスがMM15のメモリ空間でなく、アタッ
チドプロセツサ2下のMM55のアドレス空間を指して
いる場合は、先に第11図を用いて説明したLMR,L
MWの制御と同様の処理をMIC100内アドレスバス
制御部203他に実行させることにより、CPUAデー
タバス101まで出たIOユニット42]のデータをM
M55に書込むことが可能となり、また、MM55のデ
ータをCPUAデータバスlotを経由させ、IOデバ
イス421に読出すことができる。
以上、C:PUAIOとアタッチドプロセッサ2下のメ
モリMM55との間のデータの送受信時、および、メイ
ンプロセッサl下のIO装置とMM55との間のデータ
のDMA転送時の、アドレスバス。
モリMM55との間のデータの送受信時、および、メイ
ンプロセッサl下のIO装置とMM55との間のデータ
のDMA転送時の、アドレスバス。
データバスの流れについて説明したが、以下に、更に、
両バスのバス獲得動作について説明する6第14図に、
両プロセッサのバス獲得のブロック図を示し、また、第
15図に、そのタイミングチャ−1・を示−確、 I) KやFI]:代表され、る10デバイス42+ハ
TOコントローラ420によって制御され、CPtJB
50からの起動が、# 述(7) 如<、(−:) S
A 11(7’)介在ニより■0コントローラ420
に伝えられると、IOコントローラ420は、D M
A ’J )7エスト(DRQ)400 をBUSC1
6に対して送出する。B(JSC16は、バス礎先制御
部4;30でl Oコントローラ420からのリクエス
トを認識するど、C1)UAIOに対して、まず、CP
1.、、l Aバス2oのバス使用権を獲得するた訪
、バス権獲得制御部431がらCPUAl0に対するB
RQ401を送出する。CPIJAIOは、バス権をB
IJSC,16に渡1ことが可能であれば、BACK4
02信ぢをBUSCI6内バス権獲得制御部431に返
す6 BUSCI6は、BACK402信号を認識する
と、バス優先制御部430がら10コントD−ラ420
ニ対し、D M A許可信号(DAC;K)40:3を
出力する2゜ CPUAバス20のバス権を81得するど、CP UB
50F(7)MM55とI Oデバイ7.42++71
間テJIデータ転送を開始する。BL+5C16は、U
〕八へA転送制御部432からデ・−夕転送のストロー
ブ信号であるNiE M R/ Wイハ号404をMI
C100内シグナルコントロール部240に送出する。
両バスのバス獲得動作について説明する6第14図に、
両プロセッサのバス獲得のブロック図を示し、また、第
15図に、そのタイミングチャ−1・を示−確、 I) KやFI]:代表され、る10デバイス42+ハ
TOコントローラ420によって制御され、CPtJB
50からの起動が、# 述(7) 如<、(−:) S
A 11(7’)介在ニより■0コントローラ420
に伝えられると、IOコントローラ420は、D M
A ’J )7エスト(DRQ)400 をBUSC1
6に対して送出する。B(JSC16は、バス礎先制御
部4;30でl Oコントローラ420からのリクエス
トを認識するど、C1)UAIOに対して、まず、CP
1.、、l Aバス2oのバス使用権を獲得するた訪
、バス権獲得制御部431がらCPUAl0に対するB
RQ401を送出する。CPIJAIOは、バス権をB
IJSC,16に渡1ことが可能であれば、BACK4
02信ぢをBUSCI6内バス権獲得制御部431に返
す6 BUSCI6は、BACK402信号を認識する
と、バス優先制御部430がら10コントD−ラ420
ニ対し、D M A許可信号(DAC;K)40:3を
出力する2゜ CPUAバス20のバス権を81得するど、CP UB
50F(7)MM55とI Oデバイ7.42++71
間テJIデータ転送を開始する。BL+5C16は、U
〕八へA転送制御部432からデ・−夕転送のストロー
ブ信号であるNiE M R/ Wイハ号404をMI
C100内シグナルコントロール部240に送出する。
このとき、I Oデバイスの起動をかけたCPLJB5
0は、既に独自のプログラムを並行して実行しているた
め、M M 15にデータを書込み、または、読出すた
めには、新たにCP U Rバス60のバス使用権が必
要になる。そこで、M、1C100は、M E M R
/ ’A’信号・404の受信ト同時に、CP U B
50’)’ 117)B U S C3Fd:対し、D
MAステージ281からバスホールド要求(IRQ)4
05 を出力し、かつ、CPtJAl、O側に対し、バ
ス権保持信号(NRDY)410を返送する。
0は、既に独自のプログラムを並行して実行しているた
め、M M 15にデータを書込み、または、読出すた
めには、新たにCP U Rバス60のバス使用権が必
要になる。そこで、M、1C100は、M E M R
/ ’A’信号・404の受信ト同時に、CP U B
50’)’ 117)B U S C3Fd:対し、D
MAステージ281からバスホールド要求(IRQ)4
05 を出力し、かつ、CPtJAl、O側に対し、バ
ス権保持信号(NRDY)410を返送する。
M7C100からのHRQ 405は、BUSC56内
バス優先副バス優先制御部434、同じくバス権獲得制
御部435からCPじB50に対し、バス権要求信号(
CRQ) 4.06を出力し、許可信号(C,ACK、
)407で、 CI)L;l350側のバス権を獲得す
る。h、t ICtooは、Bし丁5C56カ1らのH
,A CKfii号408を+1) tx・1Aステー
ジ281で受信することにより、DN4Aステージの実
行を開始し、C゛YゝLl A 1. Oからのデータ
ストローブ倍力JJ E kd R/ W 404を同
期化したイ言号−MIC:MEへ1[くハへ、・’39
9を、Mkり55(一対するリード/ライト用の1、I
vlR/’A・45号401→とし、てM C,、、F
)4に送出する、 以上、バス獲得1′−順について説明したが、本アタッ
チド・プロセッサ・システム(5お1りるDMA制御の
特徴どし、では、データ管理を一括して行−っでいるC
、PUAl、O佃10Aである03AIIに制御をまか
せ、データ転送を速くするために、CP(JAI(1↑
のBUSC16のDMA転送制御部432を使ってデー
タを転送し、CPIJB50側のBtJSC56のI〕
MA転送制御部は使用せず、ただ、CP U Bバス6
0のバス権を8[得するためのみに用いることが挙げら
れる。
バス優先副バス優先制御部434、同じくバス権獲得制
御部435からCPじB50に対し、バス権要求信号(
CRQ) 4.06を出力し、許可信号(C,ACK、
)407で、 CI)L;l350側のバス権を獲得す
る。h、t ICtooは、Bし丁5C56カ1らのH
,A CKfii号408を+1) tx・1Aステー
ジ281で受信することにより、DN4Aステージの実
行を開始し、C゛YゝLl A 1. Oからのデータ
ストローブ倍力JJ E kd R/ W 404を同
期化したイ言号−MIC:MEへ1[くハへ、・’39
9を、Mkり55(一対するリード/ライト用の1、I
vlR/’A・45号401→とし、てM C,、、F
)4に送出する、 以上、バス獲得1′−順について説明したが、本アタッ
チド・プロセッサ・システム(5お1りるDMA制御の
特徴どし、では、データ管理を一括して行−っでいるC
、PUAl、O佃10Aである03AIIに制御をまか
せ、データ転送を速くするために、CP(JAI(1↑
のBUSC16のDMA転送制御部432を使ってデー
タを転送し、CPIJB50側のBtJSC56のI〕
MA転送制御部は使用せず、ただ、CP U Bバス6
0のバス権を8[得するためのみに用いることが挙げら
れる。
なお、バスの使用効率を更に向上させる手法として、バ
ースト転送が考えられ、例えば、第15図に、I=’l
いて、IシRQ4C15を連続させることで、アタッチ
ドブロセッサ2側のバス使用権を保持し、【(ACK4
08を常にアクティブ状態にしでおくこと(こより、メ
インプロセッサ1側のバススノし−プツ(・の低下を抑
えることも可能としている。
ースト転送が考えられ、例えば、第15図に、I=’l
いて、IシRQ4C15を連続させることで、アタッチ
ドブロセッサ2側のバス使用権を保持し、【(ACK4
08を常にアクティブ状態にしでおくこと(こより、メ
インプロセッサ1側のバススノし−プツ(・の低下を抑
えることも可能としている。
1!&後に、本実施例のアタッヂド・プロセッサ・シス
ラノ2、の立士、げ、iPL、方法について、第1し]
J:3よび第6図を用いて説明する。
ラノ2、の立士、げ、iPL、方法について、第1し]
J:3よび第6図を用いて説明する。
本システムの電源投入後、アタッチドブ「]セッサ2に
、システム立にげ制御用プログラムを格納し、たI P
L ROM5:3が動作し、自己於断テスト終J″後
、メインプロセッサIからの起動を、M7C100内の
EXREG2]’[のX II) 1.−ビットを監袴
いながら待つ。この間は、アタッチドプロヤッサ2は、
切離された状態になっており、第7図(e)に示した5
YSR2+9レジスタ内のD I E5ビット・がオン
されている。
、システム立にげ制御用プログラムを格納し、たI P
L ROM5:3が動作し、自己於断テスト終J″後
、メインプロセッサIからの起動を、M7C100内の
EXREG2]’[のX II) 1.−ビットを監袴
いながら待つ。この間は、アタッチドプロヤッサ2は、
切離された状態になっており、第7図(e)に示した5
YSR2+9レジスタ内のD I E5ビット・がオン
されている。
一方、メインプロセラ+j−1は、アタッチドブロセツ
サ2とは全く独立に動作し、第1図に示した制御記fI
m装置(C3)+3からのマイクロプログラムの読出し
、実行により、IPI、を実行し、システムを−<y
J:げろ。メインプロセッサJは、システム立J−げ後
の動作についても、アタッヂドブロセッサ2の接続の有
無によらず、独立して動作する。
サ2とは全く独立に動作し、第1図に示した制御記fI
m装置(C3)+3からのマイクロプログラムの読出し
、実行により、IPI、を実行し、システムを−<y
J:げろ。メインプロセッサJは、システム立J−げ後
の動作についても、アタッヂドブロセッサ2の接続の有
無によらず、独立して動作する。
アタッチドプロセッサ2の起動は、キーボードからのコ
マンドで行うことができ、03AIIは、起動コマンド
を解析すると、第7図に示した5YSR219内のDI
Eビットをオフし、アタッチドブロセッサ2を接続状態
とする。次に、アタッチドプロセッサ2のIPL処理が
行えるように、03A11からIPLREG2+4にI
PL対象デバイスの指定やユニット内のデータ格納番地
、転送メモリ空間等の情報を設定する。
マンドで行うことができ、03AIIは、起動コマンド
を解析すると、第7図に示した5YSR219内のDI
Eビットをオフし、アタッチドブロセッサ2を接続状態
とする。次に、アタッチドプロセッサ2のIPL処理が
行えるように、03A11からIPLREG2+4にI
PL対象デバイスの指定やユニット内のデータ格納番地
、転送メモリ空間等の情報を設定する。
OSA、11は、更に、EXREG 213のIPLビ
ットをオンし、アタッチドプロセッサ2に対してIPL
起動をかける。アタッチドブロセッサ2は前述の如く、
IPLビットを監視し、アイドリングしているため、I
PLビットオンによりIPL動作を開始し、I PLR
EG 2]、4の内容に従い、指定デバイスからローカ
ルメモリDMAにより、第1図に示すアタッチ上プロセ
ッサ2用メモリMM55にデータを読込み、IPL処理
を終了する。
ットをオンし、アタッチドプロセッサ2に対してIPL
起動をかける。アタッチドブロセッサ2は前述の如く、
IPLビットを監視し、アイドリングしているため、I
PLビットオンによりIPL動作を開始し、I PLR
EG 2]、4の内容に従い、指定デバイスからローカ
ルメモリDMAにより、第1図に示すアタッチ上プロセ
ッサ2用メモリMM55にデータを読込み、IPL処理
を終了する。
このときのDMAの手順については、前述のローカルメ
モリDMAの手法と全く同様である。
モリDMAの手法と全く同様である。
また、例えば、IPLデバイスがDKであり、二つのプ
ロセッサで共用する場合、アタッチドブロセッサ2側の
○5B51を変えないようにするため、共用DK内にア
タッチドブロセッサ2用の仮想ボリュームを設定し、こ
のボリュームからアタッチ上プロセッサ2側rPLプロ
グラムのローディングを行うことも可能である。
ロセッサで共用する場合、アタッチドブロセッサ2側の
○5B51を変えないようにするため、共用DK内にア
タッチドブロセッサ2用の仮想ボリュームを設定し、こ
のボリュームからアタッチ上プロセッサ2側rPLプロ
グラムのローディングを行うことも可能である。
本実施例によれば、メインプロセッサ1下の10装置を
、アタッチドブロセッサ2と共用することが可能となり
、OSの異なる両プロセッサの同時動作が可能になると
いう効果が得られる。
、アタッチドブロセッサ2と共用することが可能となり
、OSの異なる両プロセッサの同時動作が可能になると
いう効果が得られる。
なお、上記実施例は本発明の一例を示したものであり、
本発明はこれに限定されるべきものではないことは言う
までもない。
本発明はこれに限定されるべきものではないことは言う
までもない。
[発明の効果〕
以上、詳細に説明した如く、本発明によれば、異なる二
つのOSから非同期に起動される入出力命令の競合処理
を行い、両プロセッサ間の情報の授受を行う〜IIcを
設けたことにより、入出力装置の共用化を図り、メイン
プロセッサ用OSとサブプロセッサ用OSとを同時に使
用できるようにしたアタッチド・プロセッサ・システム
を実現できるという顕著な効果を奏するものである。
つのOSから非同期に起動される入出力命令の競合処理
を行い、両プロセッサ間の情報の授受を行う〜IIcを
設けたことにより、入出力装置の共用化を図り、メイン
プロセッサ用OSとサブプロセッサ用OSとを同時に使
用できるようにしたアタッチド・プロセッサ・システム
を実現できるという顕著な効果を奏するものである。
第1図は本発明の一実施例を示すアタッチビ・プロセッ
サ・システムの概略ブロック構成図、第2図その要部で
あるMICのブロック構成図、第3図はIO共用方式の
説明図、第4図はMICICドアドレス制御部ロック構
成図、第5図はPIO競合のタイミングチャート、第6
図はMIGの詳細ブロック構成図、第7図はMIC内の
レジスタの説明図、第8図はローカルメモリの説明図、
第9図はローカルメモリDMAの説明図、第10図はそ
の手順説明図、第11図はローカルメモリリードlライ
トの説明図、第12図はそのタイミング図、第13図は
ローカルメモリDMA時のデータの流れの説明図、第1
4図はバス獲得のブロック図、第15図はそのタイミン
グチャートである。 1:メインプロセッサ、2:アタッチドブロセツサ(サ
ブプロセッサ)、10: CPUA、It : OSA
、50:CPUB、51:OSB、100:MIC1■
5 メインメモリ、55:ローカルメモリ。 第 3 図(その1) (a) 第 7 図(その1) (a) 第 7 図(その2) (d) (e) YSR 第 8 図 第 12 図 (a)ローカルメモリライト (b)ローカルメモリリード ぐゝ の 第 13 図
サ・システムの概略ブロック構成図、第2図その要部で
あるMICのブロック構成図、第3図はIO共用方式の
説明図、第4図はMICICドアドレス制御部ロック構
成図、第5図はPIO競合のタイミングチャート、第6
図はMIGの詳細ブロック構成図、第7図はMIC内の
レジスタの説明図、第8図はローカルメモリの説明図、
第9図はローカルメモリDMAの説明図、第10図はそ
の手順説明図、第11図はローカルメモリリードlライ
トの説明図、第12図はそのタイミング図、第13図は
ローカルメモリDMA時のデータの流れの説明図、第1
4図はバス獲得のブロック図、第15図はそのタイミン
グチャートである。 1:メインプロセッサ、2:アタッチドブロセツサ(サ
ブプロセッサ)、10: CPUA、It : OSA
、50:CPUB、51:OSB、100:MIC1■
5 メインメモリ、55:ローカルメモリ。 第 3 図(その1) (a) 第 7 図(その1) (a) 第 7 図(その2) (d) (e) YSR 第 8 図 第 12 図 (a)ローカルメモリライト (b)ローカルメモリリード ぐゝ の 第 13 図
Claims (1)
- 【特許請求の範囲】 1、第1のプロセッサと第2のプロセッサが、それぞれ
異なるオペレーティングシステム(OS)で動作し、互
いに異なる入出力バスを有し、また、前記第1、第2の
プロセッサ間に主従の関係を持たせたマルチ・プロセッ
サ・システムにおいて、前記メインプロセッサ側入出力
バスとサブプロセッサ側入出力バスとを接続して、異な
る二つのOSから非同期に起動される入出力命令の競合
処理を行い、前記両プロセッサ間の情報の授受を行うマ
ルチバスインタフェース機構を設け、主たるプロセッサ
(メインプロセッサ)用のOSと従たるプロセッサ(サ
ブプロセッサ)用のOSとの同時動作を行わせることを
特徴とするアタッチド・プロセッサ・システム。 2、前記マルチバスインタフェース機構内に、前記サブ
プロセッサから前記メインプロセッサ側入出力バスに接
続された入出力装置の起動時、前記サブプロセッサから
出力される起動命令をエミュレートする手段を設け、前
記サブプロセッサ用のOSのデバイス制御プログラムを
変更することなしに、前記メインプロセッサ側入出力装
置の起動を行うことを特徴とする請求項1記載のアタッ
チド・プロセッサ・システム。 3、前記サブプロセッサ側に、前記メインプロセッサと
サブプロセッサの両方からアクセス可能なローカルメモ
リと、前記メインプロセッサからのメモリアクセスアド
レス情報の判定手段、前記メインプロセッサのメモリア
ドレス情報を前記ローカルメモリアドレスに変換する手
段、前記メインプロセッサからのストローブ信号により
前記サブプロセッサ側の入出力バス使用権を獲得する手
段、前記ローカルメモリアクセス用ストローブ信号生成
手段を設けたことを特徴とする請求項1記載のアタッチ
ド・プロセッサ・システム。 4、前記マルチバスインタフェース機構内に、前記メイ
ンプロセッサ側に設けられたダイレクト・メモリ・アク
セス(DMA)コントローラを用いて、前記サブプロセ
ッサ側ローカルメモリとメインプロセッサ側入出力バス
に接続された入出力装置間で、ローカルメモリDMA転
送を行う手段を設けたことを特徴とする請求項1記載の
アタッチド・プロセッサ・システム。 5、前記メインプロセッサとサブプロセッサの各各にそ
れぞれ専用のIPL(イニシャル・プログラム・ロード
)用メモリを設けて、前記メインプロセッサ側から前記
サブプロセッサの立上げおよび切離し制御を行うことを
特徴とする請求項1記載のアタッチド・プロセッサ・シ
ステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33160890A JPH04199355A (ja) | 1990-11-29 | 1990-11-29 | アタッチド・プロセッサ・システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33160890A JPH04199355A (ja) | 1990-11-29 | 1990-11-29 | アタッチド・プロセッサ・システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04199355A true JPH04199355A (ja) | 1992-07-20 |
Family
ID=18245561
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33160890A Pending JPH04199355A (ja) | 1990-11-29 | 1990-11-29 | アタッチド・プロセッサ・システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04199355A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09319562A (ja) * | 1995-12-21 | 1997-12-12 | Mitsubishi Electric Corp | 複合計算機システム及び複合計算機システムへのインストール/アンインストール方法 |
WO2006003837A1 (ja) * | 2004-06-30 | 2006-01-12 | Vodafone K.K. | 連係動作方法及び移動通信端末装置 |
JP2011008578A (ja) * | 2009-06-26 | 2011-01-13 | Mitsubishi Electric Corp | 制御装置 |
Citations (6)
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---|---|---|---|---|
JPS5692666A (en) * | 1979-12-26 | 1981-07-27 | Fujitsu Ltd | Reserve system for input and output device |
JPS5760450A (en) * | 1980-09-30 | 1982-04-12 | Nec Corp | Information processing equipment |
JPS5943435A (ja) * | 1982-09-03 | 1984-03-10 | Nippon Telegr & Teleph Corp <Ntt> | プロセツサ間デ−タ転送方式 |
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JPH01292536A (ja) * | 1988-05-20 | 1989-11-24 | Nec Corp | 複数os対応エミュレータ |
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-
1990
- 1990-11-29 JP JP33160890A patent/JPH04199355A/ja active Pending
Patent Citations (6)
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JP2011008578A (ja) * | 2009-06-26 | 2011-01-13 | Mitsubishi Electric Corp | 制御装置 |
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