JP2002117002A - 共用型ペリフェラルアーキテクチャ - Google Patents

共用型ペリフェラルアーキテクチャ

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JP2002117002A
JP2002117002A JP2001276394A JP2001276394A JP2002117002A JP 2002117002 A JP2002117002 A JP 2002117002A JP 2001276394 A JP2001276394 A JP 2001276394A JP 2001276394 A JP2001276394 A JP 2001276394A JP 2002117002 A JP2002117002 A JP 2002117002A
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processors
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ゲイリー ソニア
Karen Tyger
タイガー カレン
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ST MICROELECTRONICS Inc
STMicroelectronics lnc USA
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ST MICROELECTRONICS Inc
STMicroelectronics lnc USA
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Abstract

(57)【要約】 【課題】 マルチプロセッサディスク制御器におけるペ
リフェラルを効率的に共用することを可能とするソフト
ウエア、システム及び装置を提供する。 【解決手段】 本発明のディスクドライブ制御器は、複
数個のプロセッサと複数個の共用型ペリフェラルユニッ
トとを有している。共用型バスがペリフェラルユニット
をプロセッサへ結合させる。双方向マルチプレクサが該
複数個のプロセッサの各々をＯＷＮＥＲ信号に応答して
共用型バスへ選択的に結合させる。１組のペリフェラル
共用レジスタが設けられており、該組のうちの第一メン
バーは、該複数個のペリフェラルユニットの各々と関連
するエントリを有しており、且つ該複数個のプロセッサ
のうちのいずれが現在関連するペリフェラルユニットを
所有しているかを表示する状態値を保持している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大略、ディスクマ
ルチ処理回路に関するものであって、更に詳細には、複
数個のプロセッサが一群のペリフェラル回路を柔軟的に
共用することを可能とするソフトウエア、システム及び
方法に関するものである。更に詳細には、本発明は、共
用型ペリフェラルアーキテクチャを具備するマルチプロ
セッサディスクドライブ制御器に関するものである。
【０００２】
【従来の技術】マルチプロセッサアーキテクチャは、よ
り高い命令処理能力を提供することが所望される汎用コ
ンピュータシステムに対して広く使用されている。然し
ながら、マルチプロセッサは計算の集約性がより低い埋
込型コンピュータシステムにおいての適用は制限されて
いる。埋込型システムにおける１つの問題は、競合しな
い態様で複数個のプロセッサの間でペリフェラルの効率
的な共用を行わせることである。
【０００３】ディスクドライブ制御器装置は、従来、複
数個のペリフェラル回路へアクセスする単一のプロセッ
サコアを使用する埋込型システムの１例である。ディス
クドライブ制御器回路は、関連する記憶ハードウエアに
関してのデータの記憶及び検索を管理する回路である。
ディスクドライブ制御器は１個又はそれ以上のホストコ
ンピュータに対してホストインターフェースを提供し、
且つこのホストインターフェースを介して使用可能なプ
ロトコルを使用してホストとのデータのやりとりを行
う。基本的なレベルにおいては、該制御器回路はホスト
インターフェースを介して読取及び書込要求を受取り、
次いで、要求された動作を実施する。
【０００４】読取要求は、典型的に、それからデータを
読取る記憶装置内の位置を識別する。読取要求に対する
応答は、特定された位置に記憶されているデータを包含
している。書込要求は書込まれるべきデータを包含して
おり且つそれが記憶されるべき位置を特定する。書込要
求に応答して、該制御器は特定された位置にそのデータ
を記憶させ且つ典型的に書込要求を発生した装置に対し
てアクノレッジメント信号を送る。
【０００５】これらの基本的なトランズアクションに加
えて、ディスク制御器はその他の機能性及びインターフ
ェースをサポートすることが可能である。例えば、制御
器は、シリアルポート、汎用入力出力（ＧＰＩＯ）ポー
ト、ＲＳ−２３２シリアルポート等を包含している場合
がある。機能性に関しては、ディスクドライブ制御器は
タイマー、インタラプト制御器、診断回路等を実現する
ことが可能である。
【０００６】好適には、ディスクドライブ制御器は埋込
型プロセッサコアを具備している単一の集積回路として
構成される。該プロセッサコアは特定のディスクドライ
ブの機能性を実現した１個又はそれ以上のペリフェラル
回路を制御する。プロセッサコアは共用型ペリフェラル
バスによってペリフェラルへ結合されている。単一のプ
ロセッサコアのみを具備するシステムにおいては、その
単一のプロセッサがバス及び各ペリフェラルに関して完
全なる制御を有しているので、ペリフェラルアクセスと
の問題を発生することはない。
【０００７】プロセッサはホストコンピュータから受取
ったコマンドに対する応答を実現するために前に記憶し
たプログラムコードを実行する。サーボ機能性を制御す
るコードの部分（「サーボコード」と呼ばれる）は、読
取／書込ヘッドを媒体に関して正確に位置決めさせるサ
ーボメカニズムが読取及び書込動作期間中に効率的に且
つ正確に動作することを確保するために高い優先度で動
作せねばならない。キャッシュ管理、欠陥テーブル管
理、ペリフェラルインタラクション等のより低い優先度
の機能を取扱うためにその他のコードも設けられてい
る。
【０００８】サーボ制御メカニズムを改善するための継
続する必要性が存在している。その結果、サーボコード
は益々複雑なものとなり且つ制限されたプロセッサ資源
に益々負荷を要求する。同時に、ディスク制御器機能性
及び特徴における改善は、より低い優先度のコード及び
ペリフェラル回路によって益々プロセッサ要求が課され
ることとなる。単一プロセッサデザインは、より低い優
先度のコードがプロセッサ資源に対して競合する場合
に、より高い優先度にサーボコード実行を与えるために
使用可能なインタラプトメカニズムを使用する。然しな
がら、このことはより低い優先度のコードを効率的に実
行する能力に影響を与える。
【０００９】これらの傾向はより大きな処理パワーを有
するディスクドライブ制御器に対する必要性を表してい
る。特に、ディスクアクセス要求、サーボ制御、ペリフ
ェラル機能性をより効率的に取扱うために複数個の処理
ユニットと並列処理を実現するディスク制御器に対する
必要性が存在している。マルチプロセッサデザインは、
使用可能なプロセッサ資源を他のコードの実行のために
維持しながら、サーボコード実行の優先付けを行うため
の改善した能力を提供する。
【００１０】改善した記憶（格納）機能性及び効率を提
供するために、デュアルプロセッサディスクドライブ制
御器が開発されている。デュアルプロセッサは該制御器
が複数個のタスクを並列して取扱うことを可能とする。
然しながら、チップ面積を節約するために、全てではな
いにしても少なくとも幾つかのペリフェラル（周辺）回
路を複数個のプロセッサコアの間で共用させることが望
ましい。然しながら、このことは、両者が同時に同一の
共用型ペリフェラル即ち周辺機器へアクセスしようとす
る場合に、複数個のプロセッサの間での競合を発生す
る。従って、マルチプロセッサディスク制御器装置にお
けるペリフェラルの効率的な共用を実現するためのソフ
トウエア、システム及び装置に対する必要性が存在して
いる。
【００１１】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、マルチプロセッサディスク制御器における
ペリフェラルの効率的な共用を可能とするソフトウエ
ア、システム及び装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明によれば、複数個
のプロセッサ及び複数個の共用型ペリフェラルユニット
を有するディスクドライブ制御器が提供される。共用型
バスが該ペリフェラルユニットを該プロセッサと結合さ
せる。双方向マルチプレクサが、該複数個のプロセッサ
の各々をオーナー（ＯＷＮＥＲ）信号に応答して共用型
バスへ選択的に結合させる。１組のペリフェラル共用レ
ジスタが設けられており、該組のうちの第一メンバー
が、該複数個のペリフェラルユニットの各々と関連して
いるエントリを有しており且つ該複数個のプロセッサの
うちのどれが現在関連するペリフェラルユニットを所有
しているかを表す状態値を保持している。
【００１３】
【発明の実施の形態】本発明をハードディスク制御器に
関連して説明するが、その基本的な特徴は１個又はそれ
以上のペリフェラル即ち周辺機器を共用する複数個の埋
込型プロセッサを使用する多くの適用例に対して容易に
適用可能であることを理解すべきである。特に、多くの
プロセッサ制御型装置はオペレーティングシステムコー
ド及びアプリケーションに特定の機能を実行する「アプ
ケーションコード」を実行せねばならない。このような
装置は、独立したプロセッサがアプリケーションコード
を実行している間に、オペレーティングシステムコード
を実行するための専用のプロセッサコアを有することに
よって利点が得られる。更に、装置は、アプリケーショ
ンコード内の別個のスレッド又は処理を実行する複数個
のプロセッサを具備することによって利点が得られる場
合がある。従って、ディスクドライブ（駆動）制御器内
の特定の構成は本発明を制限すべきものとして解釈され
るべきではない。特定の実施例においては２個のプロセ
ッサを使用しているが、任意の数のプロセッサを使用す
ることが可能である。更に、本発明は任意の数及び多様
なペリフェラルユニットに対して容易に拡張することが
可能である。
【００１４】図１は本発明が具体化されているドライブ
（駆動）システム１００を示した概略図である。ディス
クドライブシステム１００はディスクドライブ組立体１
０７が関与する特定の動作を実施するためにドライブシ
ステムに指示を与えるホストコンピュータ１０１からの
要求及びコマンドを処理する。例えば、データを媒体か
ら読取ること及び媒体へ書込むこと、欠陥テーブル、エ
ラーステータス等の状態情報を供給すること等がある。
ディスク制御ユニット１０３は受取ったコマンド及び要
求に対する応答を発生するためのデータ処理能力及びメ
モリを有している。発生された応答は実行中の特定の動
作に依存して、データ、状態情報及び／又はエラーコー
ドをリターンする。
【００１５】ディスクドライブ組立体１０７はディスク
との間でデータを転送するための、典型的に、複数個の
磁気ディスク及び読取／書込ヘッドエレクトロニクスに
関して物理的な大量記憶を実現する。ディスクドライブ
組立体は、磁気媒体から読取ったデータを予備処理し且
つ増幅するための読取チャンネルハードウエア及びディ
スクを回転させ且つディスク表面に関して読取／書込ヘ
ッドエレクトロニクスを位置決めさせるためのモータを
有している。
【００１６】ホスト１０１は、典型的に、パソコン、サ
ーバー、ワークステーション等のディスクドライブ組立
体１０７のバルクデータ記憶容量に対してのアクセスを
必要とするデータ処理装置を有している。ホスト１０１
は制御器１０３を介して書込コマンド及びデータを送っ
てディスク上に書込み且つ読取コマンドを送ってディス
クドライブ組立体１０７内のディスクから以前に書込ん
だデータを検索する。読取及び書込動作の両方におい
て、ホストからディスク制御器へ転送されるデータは、
アクセスされるべきデータを包含するディスクドライブ
組立体上の１つの特定の位置又は１組の位置の表示を有
している。
【００１７】ディスク制御器１０３を介して交換される
データは、典型的に、メモリ制御器１０９を介してアク
セス可能なバッファメモリ１０４内においてバッファさ
れかつその後にディスク組立体１０７又はホスト１０１
へ転送される。バッファメモリ１０４はディスク組立体
１０７が動作する速度とホスト１０１が動作する速度と
の間の差を解消するために使用される。バッファメモリ
１０４の代わりに又はそれに加えて、メモリ制御器１０
９に対して適宜の変更（例えば、タグ管理、ヒット／ミ
ス検知等）を行うことによってキャッシュメモリを実現
することが可能である。
【００１８】本発明によれば、ディスク制御器２０３は
図１においてＰ０及びＰ１の記号で示した複数個のプロ
セッサコア１１０及び１１１を有している。プロセッサ
コア１１０及び１１１は特定の実施例においては埋込型
デジタル信号プロセッサ（ＤＳＰ）装置を有している
が、本発明は、減少命令セットコンピュータ（ＲＩＳ
Ｃ）、複合命令セットコンピュータ（ＣＩＳＣ）等を含
む多様なプロセッサ技術を使用して実現することが可能
である。プロセッサ１１０及び１１１は、典型的に、実
質的に同一なものであるが、それらは特定のタスクに対
する性能を最適化させるために差別化させることが可能
である。
【００１９】ディスク制御器１０３はプロセッサバス１
０２を介してプロセッサ１１０及び１１１へ結合されて
いる多様なペリフェラル（周辺機器）を有している。プ
ロセッサバス１０２は各プロセッサ２０１に対するアド
レスバスとデータバスとを有している。各プロセッサ２
０１からのアドレス／データバスラインはマルチプレク
サ２０５へ結合している。マルチプレクサ２０５は各ペ
リフェラルへ結合されているマルチプレクス動作される
プロセッサバス１１４を介して選択されたペリフェラル
へ選択したプロセッサバス１０２を結合させる。
【００２０】ペリフェラルは読取チャンネルエレクトロ
ニクスから来るデータを処理するためにディスクドライ
ブ組立体１０７とインターフェースする読取チャンネル
ユニット１０５を有している。サーボ制御ユニット１０
８は制御信号を発生し且つ回転速度及び読取／書込ヘッ
ド位置決めに関連するフィードバック信号をモニタす
る。入力／出力（Ｉ／Ｏ）１０６は、動作、テスト及び
メインテナンス期間中にディスク制御器１０３へアクセ
スするための１個又はそれ以上のシリアルポート、パラ
レルポート等を提供する。リードオンリメモリ（ＲＯ
Ｍ）１１２はプロセッサ１１０及び１１１によって実行
されるプログラムコード及び最適化パラメータを格納即
ち記憶する。ＲＯＭ１１２は微調整を行うか又は機能性
を変化させるためにプロセッサ１１０及び１１１のうち
の一方又は他方の制御下で再書込可能なものとすること
が可能である。インタラプト制御器１１３はペリフェラ
ルコンポーネントのうちのいずれかによってエラーが検
知されるか又は発生される場合、装置間で競合が発生す
る場合、及び稼動中のコードの優先付けを行う場合等の
インタラプトイベントを取扱う。
【００２１】これらのペリフェラルはプロセッサ１１０
及び１１１の両方によって共用されるので、各ペリフェ
ラルが任意の時間においてどのプロセッサと通信を行っ
ているかを確かなものとするために、各ペリフェラルに
対してのアクセスを調停する手段を提供することが必要
である。図２は本発明に基づくディスク制御器１０３内
のペリフェラルアクセスメカニズムの主要なコンポーネ
ントを示した概略ブロック図である。バス１０２及びマ
ルチプレクス型バス１１４が一体化したものとして示さ
れているが、それらはアドレス部分とデータ部分との両
方を有しており且つ別個の制御部分を有することが可能
であることを理解すべきである。
【００２２】例示的な実施例においては、各バス１０２
は各プロセッサ２０１に対して完全な組のアドレス及び
データラインを有している。マルチプレクサ２０５はア
ドレス及びデータラインのいずれが関連するペリフェラ
ル２０２へ結合されるかを選択するためにプロトコル論
理２０４によって各マルチプレクサ２０５へ供給される
オーナー（ＯＷＮＥＲ）信号の制御下で動作する。好適
には、各プロセッサバス１０２は可及的に該プロセッサ
に近接して多重化されており且つ多重化された出力１１
４（例えば、単一のアドレス／データバス）が該ペリフ
ェラルの各々に対して経路付けされる。
【００２３】マルチプレクサ２０５は各ペリフェラルが
任意の与えられた時間において単一のプロセッサによっ
てのみ使用されることを確保しながら、任意のプロセッ
サ２０１が任意のペリフェラルへアクセスすることを可
能とする。ペリフェラル２０２はブート時において特定
のプロセッサ２０１に対して所有権を割り当てることに
よって静的に共用させることが可能である。一方、ペリ
フェラル２０２は、いずれのプロセッサ２０１も任意の
時間において任意のペリフェラル２０２に対するアクセ
スを要求することが可能であるように動的に共用するこ
とが可能である。
【００２４】ペリフェラルは各ペリフェラルユニットに
存在している１組のペリフェラル制御レジスタ２０３に
よって制御される。ペリフェラル制御レジスタは状態、
機能性、アドレッシング及び／又はそのペリフェラルへ
転送されるデータに関連するペリフェラル特定データを
保持している。ペリフェラル２０２の動的共用は、各ペ
リフェラルユニットに存在しているペリフェラル制御レ
ジスタ２０３を共用することによって達成される。ペリ
フェラル制御レジスタ２０３の共用は重要である。何故
ならば、これらのレジスタの複製は各ペリフェラルユニ
ット２０２において複製の組の制御レジスタを必要と
し、且つレジスタ２０３の内容はペリフェラルユニット
２０２を制御するためにペリフェラルの所有権に基づい
てマルチプレクス即ち多重化されねばならないからであ
る。
【００２５】図３は本発明に基づく２プロセッサ実施例
のデータフローを示している。ペリフェラルＩ／Ｏレジ
スタ３０１は特定のペリフェラル２０２と関連しており
且つ関連するペリフェラルへエンターし且つそれから去
るデータを保持する。従って、ペリフェラル制御レジス
タ３０１は本発明に従って共用することが可能な各ペリ
フェラル２０２と関連している。ペリフェラル２０２は
メモリマップ型装置であり、そのことは、アドレスライ
ン３１０によって到達可能な有限のアドレス空間のうち
で、各ペリフェラル２０２はＩ／Ｏ目的のための独特の
範囲のアドレスが割り当てられていることを意味してい
る。特定の実施例においては、アドレスバス３１０は１
０ビット幅であり、１０２４個のアドレスを有する全ア
ドレス空間を画定する。この範囲は特定のペリフェラル
を識別するためばかりでなく、特定のペリフェラル内の
レジスタ又はその他のメモリマップ型装置を識別するた
めにペリフェラル２０２の間で割り当てられている。
【００２６】デコード論理３０４がＤＳＰ ０によって
印加されたアドレスをデコードし、一方デコード論理３
０６はＤＳＰ １によって印加されたアドレスをデコー
ドする。デコード論理３０４及び３０６は現在の動作が
読取であるか又は書込であるかを表示する読取／書込制
御信号等の制御信号を受取る。デコードされたアドレス
がそのペリフェラルに対して割り当てられている範囲内
のものである場合には（特定のデコード論理によって表
示されるように）、書込イネーブル信号がアドレスマル
チプレクサ（ＭＵＸ）３０２に対して発生される。アド
レスＭＵＸ３０２の出力はＯＷＮＥＲ信号によって選択
される。ＯＷＮＥＲ信号は、使用可能なプロセッサのう
ちでいずれが（即ち、ＤＳＰ ０又はＤＳＰ １）が現
在その関連するペリフェラルを所有しているかを表示す
る。オーナーペリフェラルからのデコードされたアドレ
スのみがペリフェラル制御レジスタ３０１のクロック又
はラッチ用入力へ通過することが許容される。
【００２７】プロセッサ２０１からの各々からの１６デ
ータビット３０５がデータＭＵＸ３０３へ結合してい
る。データＭＵＸ３０３もＯＷＮＥＲ信号によって制御
されて、ペリフェラル制御レジスタ３０１のデータ入力
へ通過すべき唯１つのデータバス３０５を選択する。書
込動作期間中、レジスタ３０１が書込イネーブル信号を
受取ると、現在データＭＵＸ３０２から供給されるデー
タがレジスタ３０１内へラッチされる。読取動作期間中
に、読取信号（不図示）が任意のプロセッサ２０１によ
ってレジスタ３０１に対して表示され、その結果、デー
タバス３０５をペリフェラル制御レジスタ３０１内に格
納即ち記憶されている値へ駆動する。
【００２８】動的ペリフェラル共用がイネーブルされる
と、各プロセッサ２０１はペリフェラル制御レジスタ３
０１に対して読取及び書込の能力を有する。制御レジス
タ３０１への書込動作はＯＷＮＥＲ信号によって制御さ
れる２個のＭＵＸ３０２及び３０３を介して直列化され
る。ＯＷＮＥＲ信号は図５に示したペリフェラル共用レ
ジスタ組の一部である。動的共用がイネーブルされない
場合には、マスタープロセッサがブート時にペリフェラ
ルの所有権の再割当をしない限り、ペリフェラル所有権
は予め割り当てられている「マスター」プロセッサ（例
えば、ＤＳＰ ０）ヘデフォルトによって設定される。
【００２９】図４は本発明に基づいて共用型ペリフェラ
ル制御レジスタ３０１に対する書込動作における相対的
なイベントのタイミングを示している。思い出されるよ
うに、データがＤMUXノードに存在し且つアドレスＭＵ
Ｘ３０２から書込イネーブルがアサート即ち活性化され
るまで、データがレジスタ３０１内に転送されることは
ない。
【００３０】図４において、時間ｔ１において、ＯＷＮ
ＥＲ信号が高へ移行し、ＤＳＰ ０がそのペリフェラル
を所有していることを表す。時間ｔ２において、ＤＳＰ
０からのデータを有しているＤ０ノードが有効とな
り、その時に、ＤＳＰ０によってアドレス出力からデコ
ードされた書込イネーブルＷＥ０をアサート即ち活性化
させることが可能である。ＯＷＮＥＲ信号は、ＤＳＰ
０が現在割り当てられているオーナー即ち所有者である
ことを表わすので、ＭＵＸ３０２は、ＷＥ１信号をブロ
ックしながら、ＷＥ０信号をレジスタ３０１の書込イネ
ーブル入力へ結合させる。このＷＥ０信号の遷移はＤ０
−１データをして図４に示したようにＤＭＵＸ出力と結
合させる。
【００３１】従って、ＷＥ１信号の時間ｔ３における遷
移は、そのペリフェラルへ割り当てられているＤＳＰ
１によって活性化されたアドレスによってＷＥ１信号が
発生されたとしても、このペリフェラルレジスタ３０１
に何等影響を与えることはない。時間ｔ３において、デ
ータラインＤ１−０がＤＳＰ １によって駆動される
が、このデータはＤＭＵＸ出力における変化が存在しな
いことによって示されるようにペリフェラル制御レジス
タ３０１によって無視される。
【００３２】時間ｔ４において、新たなデータＤ０−２
がＤ０ライン上に配置され且つＤＭＵＸラインへ結合さ
せるためにＭＵＸ３０３によって選択される。何故なら
ば、ＯＷＮＥＲ信号は、ＤＳＰ ０が所有者に止まるこ
とを表わす状態に止まるからである。時間ｔ５におい
て、ＷＥ０が再度活性化され且つペリフェラル制御レジ
スタ３０２へ結合されてＤ０−１データをレジスタ３０
１内へクロック動作させる。このように、データを同時
的即ちオーバーラップする時間期間内に書込もうとする
複数個のプロセッサ２０１の間での競合が防止される。
【００３３】図５は本発明を実現するのに有用な例示的
なペリフェラル共用レジスタ組５００を例示している。
単一レジスタ組５００が本発明に基づくペリフェラル共
用方法に参加する全てのペリフェラルに対して設けられ
ている。ペリフェラルレジスタ組５００は、好適には、
プロセッサ２０１と同一の集積回路上に実現されてお
り、従って、その中に記憶されている値は各プロセッサ
２０１に対して容易にアクセス可能である。
【００３４】特定の実施例においては、ペリフェラル２
０２の所有権を制御及び所有権を転送する各組５００に
おいて６個のペリフェラル共用レジスタが存在してい
る。これらのレジスタの各々は各ペリフェラルに専用の
１個のビットを有している。各レジスタにおけるプロセ
ッサ当たりの複数個のビットが必要とされ、その場合に
２個を超えるプロセッサ２０１が１個のペリフェラルを
共用することが可能とされる。ブート時において、マス
タープロセッサ２０１（例えば、ＤＳＰ ０）がデフォ
ルトによってＯＷＮＥＲレジスタへの書込アクセスを有
している。全てのペリフェラルは、予め割り当てられて
いるマスタープロセッサによって所有権がデフォルトに
よって設定される。任意のプロセッサ２０１をマスター
プロセッサとして指定することが可能であるが、この割
当は特定の実施例においては動的に形態特定可能なもの
ではない。説明の便宜上、ここにおいてのマスタープロ
セッサに対する全ての引用はＤＳＰ ０に対する引用で
あるとする。
【００３５】マスターは、選択したプロセッサに対応す
るＯＷＮＥＲレジスタ内のビットへ書込むことによって
他のプロセッサ２０１のうちのいずれかに対してペリフ
ェラル２０２を割り当てることが可能である。動的プロ
セッサ共用がイネーブルされない適用例においては、こ
の割当は唯一必要なレジスタ操作である。動的共用がイ
ネーブルされない場合であっても、本発明は有用性を有
している。何故ならば、ペリフェラル−プロセッサ割当
はハードワイヤード接続によってではなくソフトウエア
によって行うことが可能だからである。このことはエン
ドユーズの知識なしで又はそのエンドユーズによって必
要とされるプロセッサ−ペリフェラル割当の知識なし
で、チップを製造することを可能とさせる。
【００３６】マスタープロセッサは、図５においてＤＳ
Ｐ ＥＮＡＢＬＥとして識別されている動的共用イネー
ブルビットをセットすることによって動的共用をイネー
ブル即ち動作可能とさせることが可能である。このビッ
トがセットされると、マスタープロセッサは最早ＯＷＮ
ＥＲレジスタへの書込アクセスを有するものではなく、
且つこのレジスタは動的共用プロトコルを実行するプロ
トコル論理２０４（図２に示してある）によってのみ書
込可能である。
【００３７】動的共用がイネーブルされると、プロセッ
サ２０１はそれに対応する要求レジスタに対して書込を
行わねばならない。この実施例においては、ＤＳＰ ０
がＲＥＱＵＥＳＴ ０レジスタへ書込を行い、一方ＤＳ
Ｐ １がＲＥＱＵＥＳＴ １レジスタへ書込を行う。各
ＲＥＱＵＥＳＴ（要求）レジスタにおいて、１個又はそ
れ以上のビットが各ペリフェラルと関連しており且つ対
応するプロセッサが所望のペリフェラルと関連するビッ
トへ書込を行うことによってアクセスを要求する。所望
のペリフェラルが別のプロセッサによって所有されてい
る場合には、その他のプロセッサはそのＲＥＬＥＡＳＥ
（解放）レジスタにおいてそのペリフェラルと関連する
ビットをセットすることによってそのペリフェラルを解
放せねばならない。その実施例においては、ＤＳＰ ０
がＲＥＬＥＡＳＥ ０レジスタへ書込を行い、一方ＤＳ
Ｐ １がＲＥＬＥＡＳＥ １レジスタへ書込を行う。プ
ロトコル論理２０４が適宜のＲＥＱＵＥＳＴ（要求）及
び別のプロセッサのＲＥＬＥＡＳＥ（解放）レジスタビ
ットがセットされていることを決定すると、プロトコル
論理２０４はそのペリフェラルと関連しているＯＷＮＥ
Ｒレジスタビットをセット／クリアすることによって、
要求するプロセッサに対してペリフェラル２０２の所有
を許可する。次いで、プロトコル論理２０４はＲＥＱＵ
ＥＳＴレジスタ及びＲＥＬＥＡＳＥレジスタをクリアす
る。
【００３８】必要である場合には、マスタープロセッサ
は、同時的な要求が発生した場合にどのプロセッサがど
の資源を「勝ち取る」かを決定するためのＰＲＩＯＲＩ
ＴＹ（優先度）レジスタをプログラムすることが可能で
ある。特定の実施例においては、そのデフォルトはマス
タープロセッサの優先度を許可することである。適切な
動作をとることが可能であるように（例えば、書込を再
スケージュールすること）、ペリフェラル制御レジスタ
３０１への書込を失敗したプロセッサ２０１がその失敗
を知ることが可能であることが望ましい。このことは、
図２に示したプロトコル論理２０４の１つの機能であ
る。
【００３９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明に基づくディスクドライブ制御器を示
した概略図。
【図２】 本発明に基づくディスクドライブ制御器の機
能を例示したフローチャート。
【図３】 本発明に基づくディスクドライブ制御器の機
能を示した概略ブロック図。
【図４】 本発明の１実施例の動作を示したイベントの
タイミング線図。
【図５】 本発明の１実施例において使用されるペリフ
ェラル共用レジスタのレジスタレイアウトを示した概略
図。
【符号の説明】
１００ ディスクドライブシステム １０１ ホストコンピュータ １０２ プロセッサバス １０３ ディスクドライブ制御器 １０４ バッファメモリ １０６ 入力／出力（Ｉ／Ｏ） １０７ ディスクドライブ組立体 １０９ メモリ制御器 １１０ プロセッサコア １１２ ＲＯＭ １１３ インタラプト制御器 ２０１ プロセッサ ２０２ ペリフェラル ２０３ ディスク制御器 ２０３ ペリフェラル制御レジスタ ２０４ プロトコル論理 ２０５ マルチプレクサ ３０１ 周辺Ｉ／Ｏレジスタ ３０２ アドレスＭＵＸ ３０３ データＭＵＸ ３０４，３０６ デコード論理 ３０５ データバス ３１０ アドレスライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カレン タイガー アメリカ合衆国， コロラド 80503， ロングモント， マーリン ドライブ 3136 Ｆターム(参考） 5B061 BA01 BB06 BB15 GG16 RR03 RR07 5B065 BA01 CA11 CC08 ZA02

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 ディスクドライブ制御器において、 複数個のプロセッサ、 複数個のペリフェラルユニット、 前記ペリフェラルユニットの各々を結合しているバス、 オーナー信号に応答して前記複数個のプロセッサの各々
    を選択的に前記バスへ結合させるための双方向マルチプ
    レクサ、 １組のペリフェラル共用レジスタ、を有しており、前記
    組の第一メンバーが前記複数個のプロセッサのうちのい
    ずれが現在関連するペリフェラルユニットを所有してい
    るかを表わす状態値を保持する前記複数個のペリフェラ
    ルユニットの各々と関連しているエントリを有してい
    る、ことを特徴とするディスクドライブ制御器。
  2. 【請求項２】 請求項１において、前記マルチプレクサ
    が、 前記複数個のプロセッサの各々のアドレス出力へ結合さ
    れており、前記プロセッサアドレス出力のうちの１つを
    前記オーナー信号の状態に基づいてＭＵＸアドレス出力
    へ選択的に結合させるアドレスマルチプレクサ、 前記複数個のプロセッサの各々のデータ出力へ結合され
    ており、前記プロセッサデータ出力のうちの１つを前記
    オーナー信号の状態に基づいてＭＵＸデータ出力へ選択
    的に結合させるデータマルチプレクサ、 前記ＭＵＸアドレス出力へ結合されているアドレスポー
    トと、前記ＭＵＸデータ出力へ結合されているデータポ
    ートと、前記共用型バスと通信を行うべく結合されてい
    るバスポートとを具備している共用型レジスタ、を有し
    ていることを特徴とするディスクドライブ制御器。
  3. 【請求項３】 請求項１において、前記組のペリフェラ
    ル共用レジスタが、前記ペリフェラルユニットが前記複
    数個のプロセッサの間で動的に共用されることが許容さ
    れるか否かを表わす値を保持している第二レジスタを有
    していることを特徴とするディスクドライブ制御器。
  4. 【請求項４】 請求項１において、前記組のペリフェラ
    ル共用レジスタが、複数個の要求レジスタを有してお
    り、各要求レジスタは前記複数個のプロセッサのうちの
    １つに対応しており、各要求レジスタは前記ペリフェラ
    ルユニットの各々と関連しているエントリを有してお
    り、且つ各エントリは前記対応するプロセッサが前記関
    連するペリフェラルユニットの所有権を要求しているか
    否かを表わす値を保持していることを特徴とするディス
    クドライブ制御器。
  5. 【請求項５】 請求項１において、前記組のペリフェラ
    ル共用レジスタが複数個の解放レジスタを有しており、
    各解放レジスタは前記複数個のプロセッサのうちの１つ
    に対応しており、各解放レジスタは前記ペリフェラルユ
    ニットの各々と関連しているエントリを有しており、且
    つ各エントリは前記対応するプロセッサが前記関連する
    ペリフェラルユニットの所有権を解放するか否かを表わ
    す値を保持していることを特徴とするディスクドライブ
    制御器。
  6. 【請求項６】 請求項１において、前記組のペリフェラ
    ル共用レジスタが前記ペリフェラルユニットの各々と関
    連しているエントリを具備している優先度レジスタを有
    しており、各エントリは、前記関連するペリフェラルユ
    ニットの所有権を要求するプロセッサの内の２個又はそ
    れ以上の間で競合が発生する場合に、前記関連するペリ
    フェラルユニットの所有権を前記複数個のプロセッサの
    うちのいずれが獲得するかを表わす値を保持しているこ
    とを特徴とするディスクドライブ制御器。
  7. 【請求項７】 請求項１において、前記状態値がブート
    時において静的な値に設定されることを特徴とするディ
    スクドライブ制御器。
  8. 【請求項８】 請求項１において、前記状態値が前記複
    数個のプロセッサのうちの少なくとも１つによって動作
    期間中に動的に形態特定可能であることを特徴とするデ
    ィスクドライブ制御器。
  9. 【請求項９】 複数個のプロセッサを具備しているディ
    スクドライブ制御器における複数個のペリフェラルユニ
    ットを共用する方法において、 前記複数個のプロセッサを使用して複数個のアクセス要
    求を発生し、 各ペリフェラルユニットと関連している状態値であって
    前記複数個のプロセッサのうちのいずれが前記関連する
    ペリフェラルの現在の所有者であるか否かを表わす状態
    値を格納し、 そのペリフェラルユニットと関連する状態値によって表
    わされる特定のプロセッサによって発生されるアクセス
    要求のみを受取るために各ペリフェラルユニットを選択
    的に結合させる、ことを特徴とする方法。
  10. 【請求項１０】 請求項９において、更に、動作期間中
    に変更させることが不可能な静的な値としてブート時に
    前記格納を実施することを特徴とする方法。
  11. 【請求項１１】 請求項９において、更に、ペリフェラ
    ルと前記複数個のプロセッサとの間における動的な所有
    権関係を形成するために前記状態値を動的に変更させる
    ことを特徴とする方法。
  12. 【請求項１２】 請求項１１において、更に、 各プロセッサに対する要求レジスタを設け、 解放レジスタを設け、 第一プロセッサから特定のペリフェラルに対するアクセ
    ス要求を受取ることに応答して、前記第一プロセッサが
    未決のアクセス要求を有していることの表示を前記要求
    レジスタにおいて発生し、 前記第一プロセッサ以外のいずれかのプロセッサが前記
    特定のペリフェラルの現在の所有者であるか否かを前記
    状態値から決定し、 第二プロセッサが前記ペリフェラルを所有している場合
    には、前記要求を未決の状態に保持し、 前記第二プロセッサが前記ペリフェラルの所有権を解放
    することを表わす表示を前記解放レジスタにおいて発生
    し、 前記解放レジスタにおける前記表示に応答して、前記要
    求表示及び前記解放表示の両方をクリアし且つ前記第一
    プロセッサが前記特定のペリフェラルの現在の所有者で
    あることを表わすために前記状態値を変化させる、こと
    を特徴とする方法。
  13. 【請求項１３】 請求項１２において、前記要求レジス
    タを設ける場合に、各プロセッサに対するデータ構造を
    構成し、各データ構造が複数個のエントリを有しており
    且つ前記エントリの各々が前記複数個のペリフェラルユ
    ニットのうちの特定の１つと関連していることを特徴と
    する方法。
  14. 【請求項１４】 請求項１３において、前記解放レジス
    タを設ける場合に、各プロセッサに対してデータ構造を
    構成し、各データ構造が複数個のエントリを有しており
    且つ前記エントリの各々が前記複数個のペリフェラルユ
    ニットのうちの特定の１つと関連していることを特徴と
    する方法。
  15. 【請求項１５】 請求項１１において、更に、各ペリフ
    ェラルユニットと関連している優先度表示を格納し、前
    記優先度表示が、実質的に同時に１個を超えるプロセッ
    サが前記関連するペリフェラルユニットに対するアクセ
    ス要求を発生する場合に、前記複数個のプロセッサのう
    ちのいずれが所有権を獲得するかを表示することを特徴
    とする方法。
  16. 【請求項１６】 コンピュータをして複数個のホストプ
    ロセッサの間でペリフェラルユニットを共用させるコン
    ピュータプログラムにおいて、 前記複数個のホストプロセッサのうちの第一ホストプロ
    セッサからの外部的に発生されたアクセス要求であって
    １個のペリフェラルユニットを特定するアクセス要求を
    受取る第一コードセグメント、 前記第一コードセグメントに応答して、前記複数個のプ
    ロセッサのうちのいずれが前記関連するペリフェラルの
    現在の所有者であるかを表示する各ペリフェラルユニッ
    トと関連している状態値を格納する第二コードセグメン
    ト、 そのペリフェラルユニットと関連する状態値によって表
    示される特定のプロセッサによって発生されるアクセス
    要求のみを受取るために前記プロセッサを選択的に各ペ
    リフェラルユニットへ結合させる第三コードセグメン
    ト、を有していることを特徴とするコンピュータプログ
    ラム。
  17. 【請求項１７】 マルチ処理コンピュータシステムにお
    いて、 複数個のプロセッサ、 各々が入力／出力バスを具備している複数個のペリフェ
    ラルユニット、 前記複数個のプロセッサの各々をオーナー信号に応答し
    て前記共用型バスへ選択的に結合させる双方向マルチプ
    レクサ、 １組のペリフェラル共用レジスタ、を有しており、前記
    組のうちの第一メンバーが、前記複数個のプロセサのう
    ちのいずれが前記関連するペリフェラルユニットを現在
    所有しているかを表示する状態値を保持している前記複
    数個のペリフェラルユニットの各々と関連しているエン
    トリを有している、ことを特徴とするシステム。
  18. 【請求項１８】 請求項１７において、前記複数個のプ
    ロセッサが単一の集積回路チップ上に集積化されている
    埋込型プロセッサコアを有していることを特徴とするシ
    ステム。
  19. 【請求項１９】 請求項１７において、更に、前記ペリ
    フェラルユニットの各々と関連しているペリフェラル制
    御レジスタを有しており、前記ペリフェラル制御レジス
    タが前記複数個のプロセッサの間で共用されていること
    を特徴とするシステム。
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