JP3922653B2 - ランダムアクセスメモリ（ｒａｍ）ベースのコンフィギュラブルアレイ - Google Patents
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Description
発明の背景
この発明は一般的にフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）に関する。フィールドプログラマブルゲートまたは論理アレイは通常、ＦＰＧＡの構成可能な（configurable）スイッチおよび構成可能な（configurable）論理ブロックを制御するために構成（configuration）データをストアする。
先行技術のＦＰＧＡに伴う問題は、これらのチップは１つの論理ゲートにつき費用が高いということである。別の問題は、これらの構成可能な論理チップのルート付けを計算するのに非常に長い期間を必要とすることである。１つの先行技術のＦＴＧＡチップでは、コンピュータによってルート付けをするのに何時間もかかり得る。先行技術のＦＰＧＡチップに伴うさらに別の問題は、それらのゲート利用度の低さである。先行技術のＦＰＧＡチップをルート付けるのは困難であるため、一般的には、所与の回路設計の場合、先行技術のＦＰＧＡチップではほんの僅かな割合のゲートしか用いられない。先行技術のＦＰＧＡチップに伴う別の問題は、これらのチップにおかれる回路の可視性の低さである。先行技術のＦＰＧＡチップにおかれる回路のあるノードの値を観測するのは困難である。先行技術のＦＰＧＡチップにおかれる回路のあるノードの値を外部で設定するのはさらに困難である。ＦＰＧＡチップがエミュレーションのために用いられる場合、この可視性の欠如は特に不利である。エミュレーションされテストされる回路において多くの位置の可観測性および制御性を有することが所望される。
ゆえにこの発明の１つの目的は、１つのゲートにつきコストがより低いＦＰＧＡチップを提供することである。
この発明のさらなる目的は、ルート付けを行なうのに計算時間がより短くて済むＦＰＧＡチップを提供することである。
この発明のさらなる別の目的は、高いゲート利用度を有するＦＰＧＡチップを提供することである。任意の所与の回路設計に対し、ＦＰＧＡチップにおいてより高い割合のゲートが利用されることが所望される。
この発明のさらに別の目的は、よりよい可視性および制御性を有するＦＰＧＡチップを提供することである。
発明の概要
この発明の上の目的のうちのいくつかは、論理ブロックの構成可能なスイッチおよび構成ビットバッファ（configuration bit buffer）に関連する、たとえばダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）ベースのメモリセルのような、電荷の定期的リフレッシュを要する電荷蓄積メモリセルを用いる集積回路チップにより達成され得る。ＤＲＡＭは非常に高密度なタイプのメモリである。小さなＤＲＡＭセルが、ＦＰＧＡにおいて導体を相互接続するのに用いられる構成可能なスイッチと、論理ブロックを構成するのに用いられるバッファとに取付けられ得る。
ＤＲＡＭベースのメモリセルは、過去においては、ＦＰＧＡチップにおける使用には非実用的であると考えられてきた。ＤＲＡＭメモリセルはデータのビットをストアするのにキャパシタを用いる。これらのキャパシタは、ＤＲＡＭがデータが失わないよう、定期的にリフレッシュされなければならない。これらのＤＲＡＭセルは、キャパシタからの値を読んでこの値を再びキャパシタに再書込みすることによってリフレッシュされる。キャパシタの値の読出しは、先行技術のＤＲＡＭシステムにおいては、キャパシタにある値を一時的に破壊する。このため、ＤＲＡＭメモリセルがＦＰＧＡチップにおいてスイッチまたはバッファに取付けられる場合には、バッファまたはスイッチの状態はメモリセルのリフレッシュ中に変化する可能性がある。ゆえに、メモリセルの状態に従ってセットされるエレメントを破壊（disrupt）することなくそれらの状態を定期的にリフレッシュできるようにするには、電荷蓄積セルのアレイの各セルの内容の別個のメモリを含むことが必要であると示唆するものもいた。しかしながら、この発明は、そのような重複メモリを必要とすることのない２つの可能な態様でＦＰＧＡにおいてＤＲＡＭタイプのセルを用いることができる。
この発明の１つの特定の局面に従うと、ＦＰＧＡを伴って製造されまたはエミュレートされ得る回路のタイプに制限がおかれる。ＦＴＧＡにおいてエミュレートされまたはおかれる回路のタイプが、記憶素子として、情報を非同期的にストアする組合せ論理を用いるのではなく、フリップフロップを用いるだけであれば、ＦＰＧＡにおいてスイッチおよび／またはバッファに直接接続される伝統的なＤＲＡＭメモリセルを用いることが可能である。エミュレートされる回路にたとえ制限がおかれても、ＤＲＡＭベースのメモリセルがリフレッシュされた後にＦＰＧＡにおいてエミュレートされる回路のシステムクロックが１つのフリップフロップ記憶素子から別のフリップフロップ記憶素子に進む信号の最長伝播遅延の時間の期間内でセットされないように、ＦＰＧＡは保証しなければならない。
この発明の他の好ましい特定の局面に従うと、伝統的なＤＲＡＭベースの切換セルのメモリセル部分は、いくつかの特定の方法のうちの１つで修正され、バッファまたはインバータの切換トランジスタまたは入力と直接結合される。この結果切換セルは、その定期的リフレッシュの間、状態に従ってセットされるスイッチおよび構成データバッファの状態を維持する。
この結果を達成する１つの方法は、ＤＲＡＭメモリセルにおいて通常用いられるより大きなキャパシタを用いることである。このより大きなキャパシタを用いることにより、リフレッシュ中において、スイッチまたはバッファでの電圧は駆動されるスイッチまたはバッファの切換点よりも上または下に維持され得る。加えて、より大きなキャパシタへのより低速のライトバックに対応するために、ＤＲＡＭベースのメモリセルのリフレッシュサイクルの書込時間期間が引き延ばされ得る。
代替的に、抵抗性素子が、通常用いられるのと同じサイズのキャパシタを有するＤＲＡＭベースのメモリセルに加えられてもよい。この抵抗性素子は、キャパシタにおける値がトランジスタの切換点に達する前にＤＲＡＭ回路が値をキャパシタにライトバックすることができるよう、メモリセルにおけるキャパシタの放電を遅くすることができる。抵抗器は通常より大きなキャパシタの使用と組合せることもできる。
この発明の別の実施例は、ＤＲＡＭセルにおいて２つのキャパシタを用いることである。これらの２つのキャパシタは抵抗性素子により分離される。メモリセルのアクセストランジスタにより接近する第１のキャパシタは、キャパシタが通常のＤＲＡＭメモリセルにおいて読出される態様と同様の態様で読出され得る。抵抗性素子により分離される第２のキャパシタは、それに接続されるスイッチまたはバッファがそれの状態を切換えないよう、同じほど速やかには読出されない。リフレッシュサイクルの書込時間は、これらのキャパシタの両方がライトバックにおいて正しい値にまで充電されるように増大される。
さらに、プロセスが非対称である場合、つまり論理「０」または論理「１」を第２のキャパシタに書込むのにより時間がかかる場合は、論理「０」または論理「１」の第２のキャパシタへの書込みを速めるのに、漏れダイオードを用いてもよい。
加えて、ダイオードの一方の組は一方の方向にバイアスされかつダイオードの他方の組は他方の方向にバイアスされる複数のダイオードを２つのキャパシタの間に用いてもよい。これらのダイオードの使用は、列のプリチャージが第２のキャパシタにおいて値に影響するのを防ぐために用いられ得る。
もちろん、読出およびリフレッシュ動作中にその状態を維持するために、この発明と整合性のあるＤＲＡＭセルに対する他の変更がなされてもよい。
ＤＲＡＭベースのメモリセルを用いることの利点には、１つのゲートにつきコストがより低いことが含まれる。ＤＲＡＭチップは製造するのに非常に安価であるため、ＤＲＡＭセルの修正物を用いることの利点は、ＦＰＧＡチップに用いられるＤＲＡＭベースのメモリセルが他の先行技術のＦＰＧＡチップよりもこの発明のＦＰＧＡチップを１つのゲートにつきより安価にする傾向があるということである。加えて、ＤＲＡＭベースのメモリは非常に高密度である。このプロセス技術において、ＤＲＡＭメモリセルの密度はメタライゼーション幅によって制限される。上に論じた付加的なエレメントは、より大きなメモリセル領域を要するべきではない。ＤＲＡＭベースのメモリセルユニットへのアクセスラインは、これもメタライゼーション層から作られる相互接続ラインで間隔を取られてもよい。スイッチの密度の増大により、この発明のＦＰＧＡチップにおいてより多数のスイッチが用いられ得る。これは、フルクロスポイントアーキテクチャから派生したアーキテクチャが用いられ得るということを意味する。これらのタイプのアーキテクチャは、相互接続により多くのスイッチを用いるが、論理上は相互接続がより容易である。これは、ＦＰＧＡのゲート利用度が増大し、ＦＰＧＡをルート付けるのに要する計算時間が短縮され得ることを意味する。ルート付け時間の短縮は、ＦＰＧＡチップのエミュレーションアプリケーションには特に利益となる。
この発明の別の局面に従うと、いくつかのノードで信号をモニタし、（可視性）他のノードで信号を強制する（制御性）のために、構成される（configured）切換ネットワークまたは論理回路のノードにメモリアレイを介してアクセスする能力を有するランダムアクセスメモリ（「ＲＡＭ」）が提供される。この利点はダイナミックタイプのＲＡＭセルの使用を必要とはしないが、ＤＲＡＭアレイが、その密度が高く、１ビットについてのコストが低く、および上に論じた他の利点から、通常は好ましい。可観測性の特徴が用いられ得るノードの例は、たとえば、選択される論理ブロックの入力および出力である。制御性の特徴の利用の例は、構成される（configured）回路のフリップフロップをセットおよびリセットすることである。制御性および可観測性の特徴の利用は、実際の論理回路をエミュレートするかまたはチップ上に構成される特定の回路設計をテストする際に特に望ましい高いレベルの可視性および制御を可能にする。（構成された回路を変更するために全体の直列ビットストリームのロードを要する既存のシステムに対立するものとして）制御メモリ位置にランダムにアクセスしプログラミングすることによって、エミュレートまたはテストされる回路は全体的にまたは部分的に容易にかつ速やかに再構成可能（reconfigurable）であるため、構成された回路の接続および論理機能は容易かつ速やかに編集され得る。
この発明のさらなる利点は、エミュレーションにおいて値をセットする行および列デコーダの使用に関する。メモリセルはちょうどスイッチおよびバッファの位置に位置付けられ得、デコーダの行および列ラインは論理ゲート間の切換えに用いられる相互接続ラインと交互に重ねられ得る。
【図面の簡単な説明】
この発明の上述のおよび他の特徴および局面は、添付の図面に関連した以下の詳細な説明を読めばより明らかとなり、
図１は、この発明のさまざまな局面を実施する完全な集積回路システムの機能エレメントを示し、
図２Ａおよび図２Ｂは、図１の集積回路内に含まれる例示の切換セルの２つの集積回路チップのレイアウトを示し、
図３Ａは、図１の集積回路内に含まれる例示の論理ユニットの集積回路チップのレイアウトを示し、
図３Ｂは、図３Ａのレイアウトにより実現される回路の図であり、
図４は、図１の集積回路内に含まれる別の例示の論理ユニットの集積回路チップのレイアウトを示し、
図５は、図１の集積回路内に含まれる入力／出力ユニットの集積回路チップのレイアウトを示し、
図６は、先行技術のＤＲＡＭセルの概略図であり、
図７は、メモリセルの漏洩、読出、および書込期間中における論理「１」および論理「０」に対する図６のメモリセルのキャパシタにおける電圧のグラフであり、
図８は、２つのラインを相互接続するスイッチに接続されるアクセストランジスタと抵抗性素子とを含むメモリセルを示すこの発明の１つの実施例の概略図であり、
図９は、ＦＰＧＡ上のエミュレートされる回路の部分と、図８に示されるメモリセルのタイプの使用に必要なインターロック回路とを示すブロック図であり、
図１０は、図８に示されるメモリセルの使用上の制限を説明するのに用いられるタイミング図であり、
図１１Ａは、大きな抵抗性素子を伴うメモリセルを用いるこの発明の実施例の概略図であり、
図１１Ｂは、抵抗性素子Ｃ2を含むメモリセルに接続される固有キャパシタンスＣ1を含むあるプリチャージ回路を示す概略図であり、
図１２は、漏洩、読出、および書込期間中における論理「１」および論理「０」に対する図１１Ａのキャパシタでの電圧を示す、このキャパシタでの電圧のグラフであり、
図１３Ａは、キャパシタとアクセストランジスタとの間に位置される抵抗性素子を有するメモリセルを示すこの発明の実施例の概略図であり、
図１３Ｂは、列とアクセストランジスタとの間におかれる抵抗性素子を示すこの発明の実施例の概略図であり、
図１４は、漏洩、読出、および書込期間中における論理「１」または論理「０」に対する図１３Ａおよび１３Ｂにおけるキャパシタでの電圧のグラフであり、
図１５は、抵抗性素子により分離される、メモリセルの２つのキャパシタを示すこの発明の別の実施例の概略図であり、
図１６は、漏洩、読出、および書込期間中における論理「１」または論理「０」に対する図１５のメモリセルのためのキャパシタＡでの電圧のグラフであり、
図１７は、漏洩、読出、および書込期間中における論理「１」または論理「０」に対する図１５のメモリセルのためのキャパシタＢでの電圧のグラフであり、
図１８は、漏れダイオードにより分離されるキャパシタＡおよびＢを示すこの発明のさらに別の実施例の概略図であり、
図１９は、漏洩、読出、および書込期間中における論理「１」または論理「０」に対する図１８のメモリセルのキャパシタＡでの電圧のグラフであり、
図２０は、漏洩、読出、および書込期間中における論理「１」または論理「０」に対する図１８のメモリセルのキャパシタＢでの電圧のグラフであり、
図２１は、反対方向にバイアスされる２組のダイオードによってキャパシタＡがキャパシタＢから分離されるメモリセルを図示するこの発明のさらに別の実施例であり、
図２２は、漏洩、読出、および書込期間中における論理「１」または論理「０」に対する図２１のメモリセルのキャパシタＡでの電圧のグラフであり、
図２３は、漏洩、読出、および書込期間中における論理「１」または論理「０」に対する図２１のメモリセルのためのキャパシタＢでの電圧のグラフであり、
図２４は、２つのキャパシタと２つのトランジスタとを有するメモリセルを図示するこの発明の実施例の概略図であり、
図２５は、図２４のメモリセルのために用いられるメタライゼーション層を示す概略図であり、
図２６は、バッファに接続される、この発明のメモリセルを図示する概略図であり、
図２７は、可観測性ラインの１つのビットの概略図であり、
図２８は、制御性ラインの１つのビットの概略図であり、
図２９は、フリップフロップならびに可観測性および制御性特徴を含む論理ユニット概略図である。
好ましい実施例の説明
本発明の種々の局面を実施するシステムは、別個のパッケージまたは単一のパッケージのいずれにおいても２つ以上の集積回路チップで実現することができるが、コストおよび利用の観点から、その独自のパッケージ内の単一のチップ上でこれを行なうのがもちろん好ましい。単一のチップ上で実現されるこのようなシステムの主な機能的構成要素が、図１に示される。ＲＡＭ１１は、行および列導体の各交点に１つの割合のメモリセルの２次元アレイを設ける通常の設計に従うものである。
行デコーダ１３は、バス１５内の行アドレスに応答して、複数の行導体１７（ワードライン）のうちの指定された１つを選択し、その行ラインに接続された１つ以上のメモリセルからの読出またはこれへの書込を可能化する。一度に１つ以上のこれらのメモリセルからの読出、またはこれへの書込は、複数の列ライン１９のうちの所望のセルが接続されているものに適切な電圧を印加することによって達成される。書込に関しては、所望のセルが接続されている所望の列が、列アドレスバス２３上のアドレスに応答してデコーダ２１によって選択される。列デコーダブロック２１はまた、選択されてアドレスされた列ラインを駆動するための１つ以上の書込増幅器を含む。同様に、センスアンプ２５もまた列ライン１９に接続され、これらは通常各列ラインにつき別個のセンスアンプであり、その出力は、ライン２７によってマルチプレクサ２９に与えられ、マルチプレクサは列アドレスバス２３上のアドレスに応答して１つ以上のセンスアンプ出力を選択する。センスアンプ２５およびマルチプレクサ２９は、その行ライン１７が適切にエネルギを与えられかつマルチプレクサ２９によってアドレスされた行におけるいかなるメモリセルの読出をも可能にする。マルチプレクサ２９の出力は、ゲート処理される（gated）増幅器３１によって受取られ、これはライン３５の読出制御信号に応答してデータライン３３において出力を与える。個々のセンスアンプ２５はまた、少なくとも一時的にそのそれぞれの列ラインの電圧レベルをストアするように設計される。別のゲート処理される増幅器３７はデータライン３３からの信号を受け、これを列デコーダおよび書込増幅器ブロック２１に、ライン３９の書込信号の活性化に応答して与える。
典型的な設計のメモリコントローラ４１もまたチップ上に含まれる。コントローラ４１は図１のチップを以下を含むパッケージピンを介してより大きなシステムの他の構成要素に接続する。すなわち、データバス４３、アドレスバス４５、クロック信号４７、行アドレスストローブ（「ＲＡＳ」）信号４９、列アドレスストローブ（「ＣＡＳ」）信号５１、読出／書込制御信号５３、ならびに電力ピン５７および５９である。
ＲＡＭ１１の好ましい形態は、現在のところ最高水準にある非常に高い実装密度のため、および比較的低コストであるため、上述のＤＲＡＭである。さらに、ＤＲＡＭは導体および構成可能な論理ユニットのアレイ６０とうまく集積し、これらは、電界効果トランジスタ（「ＦＥＴ」）スイッチによって選択的に相互接続され、それぞれメモリアレイ１１内のメモリセルの内容の制御下にあるように構成される。しかしながら、本発明の多くの局面は、スタティックＲＡＭ（「ＳＲＡＭ」）等の他の形態のＲＡＭ、電気的消去可能なプログラマブル読出専用メモリ（「ＥＥＰＲＯＭ」）、または他の形態の不揮発性メモリとの実現も可能である。しかしながら、好ましい選択であるＤＲＡＭにおいて、メモリシステムはメモリセルの状態を周期的にリフレッシュする通常の能力を含んでいなくてはならない。すなわち、ＤＲＡＭセルは各セル内のキャパシタにストアされた電荷レベルに対応して０または１をストアするため、この電荷は時間がたつにつれて漏れてしまう。図１のシステムでは、導体６１は、個々のライン２７との接続によって、読出増幅器２５の個々の出力をブロック２１内の書込増幅器の入力に与える。ライン６３におけるリフレッシュ制御信号に応答して、一時的にそこにストアされた読出センスアンプの出力は、書込アンプ２１を介してそれらが読出されたのと同じアレイ１１の列ラインに戻される。このように、アレイ１１内のセルの行すべてが一度にリフレッシュされる。周知のように、リフレッシュプロセスではまず、行デコーダ１３を介してアドレスされた指定の行内のセルの状態を読出し、セルのキャパシタにおける電荷がさらに放電されることを引起し、次にリフレッシュプロセスによってそのフルの状態にまでキャパシタを直ちに再充電する。リフレッシュプロセスおよび個々のセルの構成のさらなる詳細は、以下に図６および７に関して説明する。ＤＲＡＭのリフレッシュに関する既知の技術は多数あり、また多くの既知のＤＲＡＭシステムのアーキテクチャが存在する。
図１の例では、アレイ６０は２つの機能的に異なるセクションまたは部分６５および６６で構成されるように示されている。部分６５は連続したまたはセグメントに分割された導体の行および列を含み、導体の行および列を選択的に相互接続するため、および／または種々の構成セグメントにおいてこのような行および列のセグメントを接続するようにスイッチングトランジスタが接続される。
アレイ６０の第２の部分６６は構成可能な論理ユニットおよび構成可能な入力−出力回路を含み、これらはアレイ６０の部分６５から延在する列導体における信号を授受するように接続される。このように、アレイ部分６５内の相互接続ＦＥＴスイッチは、アレイ部分６６内の種々の論理ユニットおよび入力−出力回路間の信号を相互接続する。もちろん、論理ユニットはその代わりに、またはそれに加えて、アレイ部分６５内の行導体に接続され得る。本発明の種々の局面の原理およびその好ましい実現例を説明する基本として、図示のためにどちらかと言えば単純なシステムのアーキテクチャが選択されている。
導体６７はアレイ部分６６内の回路の信号出力を示しており、パッケージの外部ピンに接続される。同様に、いくつかの外部パッケージピンが回路への入力ライン６８に接続される。その代わりに、ライン５５等の外部接続は、その機能がそれぞれの入力−出力回路の構成の際に設定されて、双方向であってもよい。導体６９および７０はアレイ６０のそれぞれ行および列導体の延長部である。これらのオプションの延長部によって、単一のチップでもまたは複数のチップでも、単一のパッケージ内でもまたは別個のパッケージ内でもさらにシステムを拡張することができるように、他のアレイの同様の導体との接続を可能にする。
領域６６内に含まれ得る論理ユニットのタイプは多数ある。ここで説明されている特定の簡略化された例では、２つのタイプの論理ユニットが用いられており、この双方とも構成可能である。その第１のものは、２つの入力および１つの出力を備えたルックアップ機能を有する論理ゲートであり、ゲートの機能はＯＲ、ＡＮＤ、ＮＯＲ、排他的ＯＲ等の標準的なゲートタイプとして構成可能である。より多くの入力および／または出力を備えたもののようなより複雑なゲート構造もまた含まれる。上で挙げた機能に加えて、マルチプレクサ、トランジスタ、トライステートバッファ等を含むいかなる論理機能も実現できる。この例で示されている第２のタイプの論理ユニットは、Ｄ型フリップフロップである。好ましい論理ユニットは、４入力、１出力ルックアップ論理機能、１のフリップフロップおよびトライステートドライバを含み、以下に図２９に関して説明するとおりである。アレイ６０の部分６６内の入力−出力回路は、アレイ６０の列ラインおよび外部信号間のインタフェースをとるために適切なバッファ処理および制御部分を含む。
論理ユニットは、適切な状態をアレイ１１の関連のメモリセルにロードすることによって構成可能である。メモリアレイ１１の部分７１は、４つのメモリセルからの４つのライン７２等によってアレイ６０の領域６６内に含まれる構成可能ゲート論理ユニットのうちの１つにその出力が接続されるセルを含む。このような論理ユニットの一例は、以下に図４に関して説明する。４つの構成信号ライン７２に加えて、別のライン７３がメモリアレイ１１の別の領域７４内のメモリセルの出力を接続し、これによって構成された論理ユニット内の信号ノードがＲＡＭアレイ１１を介してアクセスされることを可能にする。
アレイ部分６６内のフリップフロップ論理ユニットはまた、ＲＡＭアレイ１１の部分７１内のメモリセルの状態によって構成され、この状態はライン７５を介して伝えられる。ＲＡＭアレイ１１の別の部分７６は、フリップフロップ論理ユニットの状態、それを行なう信号がメモリセルからライン７７を介してフリップフロップ論理ユニットに伝えられるようにする目的のために書込まれ得るメモリセルを含む。部分７６内のメモリセルは、その接続または機能を構成するのとは異なり、アレイ部分６６内の論理ユニットの動作の制御を与える。
同様に、アレイ６０の部分６５内の個々のスイッチングトランジスタは、ＲＡＭアレイ１１の領域７８内の関連のメモリセルの１つの状態によってオンまたはオフ状態になるように制御される。ライン７９が、これらのメモリセルのうちの４つの状態をアレイ６０の部分６５内の４つのそれぞれのスイッチングトランジスタとやり取りするように図１に示されている。
電気導体の別個の行および列の２つのアレイ１１および６０は、図１においてそれらの別個の機能を示すように別個に示されている。アレイ６０は、その状態がアレイ１１内の個々のメモリセルの内容によって制御される多数のスイッチングトランジスタを含む。しかしながら、これらの２つのアレイは、本発明に従えば、半導体基板の共通の領域にわたって互いに重ね合わせられる。この組合せの異なる部分のレイアウトは、その概念が図２Ａ−５に示される。
スイッチングセルおよび構成可能な論理セルアレイ
図２Ａは、集積回路表面にわたって、平面図で、領域６５（図１）内のクロスポイントスイッチの４つの隣接するセルおよびアレイ１１の部分７８内にあるそれらの関連する制御メモリセル８１−８４（図２Ａ）を示す。これらのメモリセル８１−８４の各々の状態は、それぞれのスイッチングトランジスタ８５−８８の各々が導電状態となるか否かを制御する。メモリ素子の各々は、その導体のアレイを介してプログラム可能であり、図２Ａにおいて列導体Ｍ１およびＭ２と行導体Ｍ３およびＭ４とを含むように示される。図２から明らかなように、メモリ素子８１−８４の各々は、これらが読出、書込およびリフレッシュのために個々にアドレスされ得るように、これらの列導体のうちの１つと行導体のうちの１つに接続される。
図２Ａのスイッチングネットワークは、列導体Ｓ１およびＳ２と行導体Ｓ３およびＳ４によって形成される。図２Ａより、スイッチングトランジスタ８５−８８の各々がこれらの列導体のうちの１つと行導体のうちの１つに接続されることが認められるだろう。交差する行および列導体間の接続は、これらの導体に接続されるスイッチングトランジスタのゲートにエネルギを与えることによってなされる。
図２Ａの例では、双方のアレイからの導体の行、すなわち導体Ｓ３、Ｍ３、Ｓ４およびＭ４が、集積回路構造内で単一の金属層で形成される。同様に、列導体Ｍ１、Ｓ１、Ｍ２およびＳ２が、第１の金属層から絶縁されて第２の金属層上に形成される。このように、アレイ１１および６０（図１）の各々の導体は、集積回路構造における２つの金属層の各々において組合される。図２Ａに示される４つのクロスポイントスイッチングセルの各々は、このように２つの列ラインおよびそれにわたる２つの行ラインを有する。既存のＤＲＡＭ技術の簡略さおよびコンパクトさのために、各メモリセル８１−８４は非常に小型であり、そのため図２Ａの４つの組合されたセルの各々も非常に小型である。まさに、これらのセルの各々をいかに小さく形成できるかという制限は、金属導体のピッチの制限である。したがって、各スイッチングセルが占める領域の量を低減するためには、第３および第４の金属層をも形成して図２Ａの導体をさらに縦方向に積層することが望ましいかもしれない。
図２Ａに示されるスイッチングアレイのタイプは、アレイ６０の部分６５にわたって延在されれば、フルのクロスポイント（クロスバー）スイッチを与える。すなわち、任意の列導体を任意の行導体に接続することができる。したがって、構成される論理ユニット間で信号を伝えるようにスイッチング部分６５から延在する列導体に接続される、アレイ６０の領域６６内の論理ユニットは、多数の行導体を介して他のいかなる列導体にも接続され得る。これは、論理ユニットの計画される配線を実現する際に最大の柔軟性を与え、したがってこのような接続をなすために個々のメモリセルにロードされるべき値を決定する複雑さを軽減するのに所望である。
しかしながら、フルのクロスポイントスイッチングネットワークは集積回路上の大きな領域を必要とし、この領域は部分６５内の行導体の数を列導体の数よりも少なくすることによって、または他の何らかの適切な配置によって適切な状況で低減できる。このような低減は、一般に、特定の回路を形成するために論理ユニット間ルート付経路を設計することがより難しくなり、時間を消費することを意味している。
上述のフルのクロスポイントスイッチングアレイのある応用例では、列および行導体のいくつかまたはすべてを分離されたセグメントに分断することができることが望ましいかもしれない。しかしながら、２つ以上の信号をその別個のセグメントで伝達するために単一の導体を利用することができるので、フルのクロスポイントスイッチングネットワークが設けられないときには、このことは特に望ましい。このような回路のレイアウトは図２Ｂに示され、これは図２のレイアウトの変形例として示されており、同じ参照番号で特定されるすべての要素はダッシュ記号（′）が加えられている。行および列導体をともに選択的に相互接続するトランジスタ８５−８８（図２Ａ）の代わりに、トランジスタ８５′−８８′が種々の行および列導体の経路において接続される。このような導体の各々は、メモリセルを制御するそのトランジスタスイッチにストアされた値に依存して、１つとして維持されるか、または２つのセグメントに分離される。
本発明はまた、フルクロスポイント接続性が与えられない、市場で入手可能なＦＰＧＡにおいて用いられる他の種々の導体接続配置を実現するのにも用いることができる。その一例は３つ以上の対の導体間の接続のいかなる組合せをも形成する態様でプログラムされ得るいくつかの個々のスイッチングトランジスタを含むスイッチングネットワークである。このような応用例では、このようなネットワークの各スイッチングトランジスタは、ＤＲＡＭアレイの関連の記憶セルの内容によって制御される状態を有する。
図３Ａを参照して、アレイ６０（図１）の部分６６内に含まれる論理ユニットの一例が示される。簡略にするために、構成可能な論理ゲートは２つの列導体上に支持される２つの入力ＩＮ０およびＩＮ１と、別の列導体によって支持される単一の出力信号ＯＵＴとを有する。信号導体はアレイ６０のクロスポイントスイッチ部分６５に延在し、そこでスイッチングネットワークを介して領域６６内の他の論理ユニットに接続される。列導体Ｍ５、Ｍ６およびＭ７は、行導体Ｍ８およびＭ９と同様に、メモリアレイ１１の一部である。別の行導体Ｏ１は、メモリセル１１の可観察アレイ部分７４内にある。
図３Ａに示される単純な論理回路の機能は、ＲＡＭアレイ１１（図１）の４つのメモリセル８９−９２の内容によって構成される。この機能は、図３Ｂのブロック回路図に示され、これも同じ参照番号を用いている。効果的に、列導体ＩＮ０およびＩＮ１におけるデジタル入力信号の４つの可能な組合せが図示されるマルチプレクサ回路５６を動作させ、ＯＵＴ導体において与えるためにメモリセル８９−９２のうちの１つの内容を選択する。回路がＯＲ、ＡＮＤまたは他の何らかの論理機能として機能するかどうかは、これらの４つのメモリセルの内容に依存する。図示される２つの入力よりも多い数の入力を収容する論理ユニットは、その機能を構成するのにより多くのメモリセルを用いる。たとえば、図３Ｂを参照することによってわかるように、好ましい４入力（図示される入力ＩＮ０およびＩＮ１と図示されないさらなる入力ＩＮ２およびＩＮ３）論理ユニットは、合計１６までのメモリセル間でスイッチングできるように容量が増大されたマルチプレクサ５６を用いる。図３Ｂの例の論理ユニットを実現するのに用いられている技術の代わりに、メモリセルの２次元アレイにおいて論理ルックアップテーブルをストアする技術を用いてもよいが、好ましくはない。
図３Ｂのメモリセル８９−９２の各々はバッファ９３−９６のうちの１つを駆動することが認められる。図２Ａおよび２Ｂのスイッチングネットワークの例のようにメモリセルをスイッチングトランジスタに直接接続するのではなく、これらがＤＲＡＭタイプである場合には各メモリセルとともに電流源を与えることが必要である。図示されており、かつ以下に説明するように、このようなメモリセルから電流が引出すとセルにストアされた電荷をたちまち失い、その状態を素早く変え得る。したがって、出力電流が要求される各ＤＲＡＭセルにストアされた電荷がバッファに接続され、メモリセルにストアされた電荷のレベルに依存して、２つのレベル間でバッファの出力電流を制御する。
本発明の可観察特徴もまた、図３Ａに示されており、出力列導体ＯＵＴとメモリアレイ列導体の１つＭ７との間に接続されたスイッチングトランジスタ９７をもって実現される。トランジスタ９７は、ＲＡＭアレイ行ラインＯ１上の電圧に依存して、導電状態にされるか、またはされない。したがって、行ラインＯ１が行デコーダ１３（図１）を介してアドレスされると、図３Ａの回路の出力は列ラインＭ７に接続される。これによって、ＲＡＭアレイ１１を介したこの出力の選択的な観察または監視が可能になる。このようなアレイの簡単なランダムアクセス可能性のために、構成される回路の内部ノード上の信号は簡単にアクセスされ、観察され得る。
図４は、アレイ６０の部分６６内（図１）で用いられ得る別のタイプの論理ユニット、すなわちＤ型フリップフロップを示している。フリップフロップ回路９８はそのＱ出力がＯＵＴ列導体に接続されており、そのＤ入力はＤ列導体に接続される。フリップフロップ９８へのクロック入力は、ＣＬＫとして識別される別の列導体から入来する。フリップフロップ９８をプリセットするかまたはクリアする信号は、図示される論理素子を介してＰＲＥ／ＣＬＲとして示される別の列導体から与えられる。ＰＲＥ／ＣＬＲ列導体上の活性信号によってフリップフロップ９８がそれ自体をプリセットするかまたはクリアするかは、メモリセル１の状態によって決定され、これは図示される種々の論理素子およびインバータ４を介してクリアおよびプリセット信号を条件づける。
それぞれバッファ５および６を駆動する２つの付加的なメモリセル２および３は、メモリセル１の内容によって構成セットに影響を与えることなくフリップフロップ９８をクリアされた状態またはプリセット状態にさせることができる。メモリセル２および３はともに、ＲＡＭアレイ１１の制御性部７６の行導体Ｃ１に接続される。これらのメモリセル２および３にはランダムにアクセスすることができ、フリップフロップ９８の動作を制御する必要がある場合には、それらのメモリセルの内容を変えることができる。図に示されるように、共通の行（ワード）導体に接続される制御性メモリセルの代替例として、これらのメモリセルを構成論理メモリセルの間に散在させることができる。
図２Ａ〜図４の例示的な回路によって行なわれる構成機能および制御性機能には相違点がある。構成メモリセルにストアされたビットは、信号がそこを介して伝達される回路を形成する接続を確立するか、または、回路がいかにして所与の信号に応答するかという条件を確立する。図２Ａおよび図２Ｂの回路におけるメモリセルの状態によって、直接回路接続が確立される。図３Ａの回路におけるメモリセルの状態によって、その入力と出力との間での論理転送機能が確立される。図４のメモリセル１の状態が、回路がＰＲＥ／ＳＥＴラインの活性信号に対して特定の方法で応答する条件となる。一方、制御性メモリセルにストアされたビットによって、確立された回路内の信号の値が設定される。たとえば、図４のセル２および３に書込まれたビットによって、フリップフロップ９８は予め定められた状態にされ、これによって導体ＯＵＴ上のその出力信号の状態が制御される。
図４の回路はまた、可観測性機能を含む。ＦＥＴスイッチ９９は、フリップフロップ９８の出力をメモリアレイ列ラインＭ１３に相互接続する。ＦＥＴ９９のゲートは、ライン８０を介してメモリ行導体Ｏ２に接続される。したがって、行Ｏ２上の信号が活性状態になると、フリップフロップ９８の出力はメモリアレイを介して読出され得る。このことは、チップ上に構成される回路をテストまたはエミュレートする際に、重要な利点となる。動作している回路の内部のフリップフロップの状態を判断できることは、重要なことである。
図３Ａおよび図４に概念的に示される例示的な回路のレイアウトによって、それぞれ可観測性トランジスタ９７および９９が別々のメモリ行ラインＯ１およびＯ２上の信号によって導通状態にされるが、それらを、１つの行ラインに応答するように組合せることもできる。実際に、多くのそのような可観測性ＦＥＴスイッチを１つの行ライン上の信号によって制御することができる。その結果、複数の内部回路ノードにおいて複数の列信号ラインを介して同時にアクセスすることができるようになる。
さらに、図３Ａおよび図４に示す例示的な回路では、それらのレイアウトにおいてメモリおよび論理回路の列導体を交互に配置していることに注目されたい。これは、すべてのメモリ列導体（たとえば図４のＭ１２）が用いられているわけではない場合でも、１つの論理ユニットに接続されていないメモリ列導体が別の論理ユニットに接続されるため、通常は最も便利な構成である。
図５は、アレイ６０の領域６６（図１）において繰返すことができるタイプの入／出力回路のためのレイアウトを概念的に示している。導体５５は、図５の回路の外側からのＣＯＮＴ．ＩＮ列ライン上の制御ビットの値に応答して、チップ上に構成された回路への入力または出力としての役割を果たすことができる回路チップパッド７に接続される。出力回路として動作する場合、他の構成された論理ユニットからのＤＡＴＡ ＯＵＴ列導体上の信号は、パッド７に接続される列導体上に転送される。入力回路として動作する場合、パッド７上の信号は、ＤＡＴＡ ＩＮ列導体に転送され、チップ上の他の構成された論理回路によって用いられる。
出力を与えるために用いられる場合、メモリセル８および９は、図５の回路に主要な構成情報を与える。メモリセル８の内容によって、回路は、その他方の入力がＤＡＴＡ ＯＵＴ信号である排他的ＯＲゲート１０に一方の入力を与えることによって、ＤＡＴＡ ＯＵＴ列導体上の信号の特定の極性を受入れるように構成される。ゲート１０は、マルチプレクサ１２を介して出力トランジスタ１４および１６のゲートを制御する。トランジスタ１４および１６は、直列回路において、電源電圧を介して付加的なトランジスタ１８および２０に接続される。したがって、ＤＡＴＡ ＯＵＴ導体上の信号の値は、パッド７が接続される列導体に接続されるライン２２におけるこの直列トランジスタ回路の出力を、ゲート１０およびマルチプレクサ１２を介して駆動する。
しかしながら、この出力機能は、ＣＯＮＴ．ＩＮ列ライン上の制御ビットによって出力機能が指定される場合にのみ動作する。これは、マルチプレクサ２４を介してトランジスタ１８および２０のゲートに接続することによって行なわれる。これらのトランジスタがオフにされると、ライン２２上には出力が与えられないが、これらのトランジスタがオンにされると、回路がパッド７に出力を与えることができるようになる。トランジスタ２０への信号は、メモリセル９の内容に依存して、ゲートされたバッファ（gated buffer）２６によって選択的に妨げられる。これにより、その後、ＣＯＮＴ．ＩＮ列導体上の信号がトランジスタ１８をオンにさせる一方メモリセル９のビットがトランジスタ２０をオフにする場合に、出力２２を開コレクタ出力として構成することができるようになる。
メモリセル２８および３０は、出力回路に制御性機能を与える。マルチプレクサ１２は、メモリセル３２の構成ビットに応答して、ＤＡＴＡ ＯＵＴ列導体における実際の信号の代わりに、メモリセル２８の内容を、出力として与えるべき信号として選択する。同様に、マルチプレクサ２４は、メモリセル３４の構成ビットに応答して、ＣＯＮＴ．ＩＮ列導体上の実際の制御信号の代わりに、メモリセル３０の内容を制御信号として代用することができる。
図５の回路を入力回路として動作させる必要がある場合、ＤＯＮＴ．ＩＮ導体上の制御信号は、トランジスタ１８および２０をオフ（非導通）状態に維持するように設定されるか、または、マルチプレクサ２４がトランジスタ１８および２０をオフにするようにメモリセル３０の内容を選択する。その後、パッド７上のいかなる信号も排他的ＯＲゲート３６およびマルチプレクサ３８を介してＤＡＴＡ ＩＮ列導体に通過し、他の構成された論理ユニットへの入力信号として用いられる。メモリセル４０の構成ビットによって回路は入力信号の極性に適合される。構成メモリセル４４の内容に応答して、そのような実際の入力信号の代わりに、メモリセル４２の制御性ビットを代用してもよい。
トランジスタ４６、４８、５０および５２によって、図５の回路内のある導体上の信号が観測可能となる。これらのトランジスタの各々は、メモリ行導体Ｍ２２上の信号によって導通状態または非導通状態にされる。これらのトランジスタが導通状態であるとき、ＤＡＴＡ ＯＵＴ導体上の信号はメモリ列導体Ｍ１５に接続され、ＣＯＮＴ．ＩＮ導体上の制御信号はメモリアレイ導体Ｍ１６に接続され、パッド７上の信号はメモリ導体Ｍ１７に接続され、ＤＡＴＡ ＩＮ導体上の入力信号はメモリ導体Ｍ１８に接続される。この構成により、メモリ列導体Ｍ１５、Ｍ１６およびＭ１７は、それらに接続されるメモリセルにアクセスしかつ回路の導体上の信号を集積回路チップに外側からそれらを介して観察できるようにするために、異なる時間に用いられる。
メモリセル設計
種々の異なるタイプのＤＲＡＭベースのメモリセルを図１〜図５の構造に用いることができる。ここでは、先行技術のＤＲＡＭメモリセルについて議論する。
図６は、先行技術のＤＲＡＭメモリセル１０１の概略図である。メモリセル１０１は、そのゲートが行ライン１０５に接続されかつそのソースが列ライン１０７に接続されるアクセストランジスタ１０３を含む。アクセストランジスタ１０３のドレインは容量性エレメント１０９に接続される。この容量性エレメントは典型的には溝（trench）キャパシタから形成される。
行ライン１０５および列ライン１０７は、通常、メタライゼーションステップで形成される金属線である。ＤＲＡＭメモリシステムでは、容量性エレメント１０９は、基板へのリークのため電荷を損失する。この理由のため、キャパシタ１０９の値を周期的にリフレッシュする必要がある。リフレッシュ動作では列ライン１０７は、論理「１」に対応する電圧と論理「０」に対応する電圧との間の電圧値にプリチャージされる。典型的には、５ボルトが論理「１」に対応し、０ボルトが論理「０」に対応し、プリチャージ電圧は２．５ボルトである。以下に述べるように、本発明のＦＰＧＡチップでは、論理「１」の場合に、より少ない電圧を用いてもよいことがわかる。典型的には、列ライン１０７をプリチャージするのに約５０ｎｓかかる。列ライン１０７をプリチャージした後、行ライン１０５の電圧はハイに設定され、アクセストランジスタ１０３をオンにする。
読出期間およびライトバック期間の間のＤＲＡＭセル１０１の動作は、図７に関して最もよく説明される。図７は、メモリセル１０１のリーク、読出および書込の期間の間の論理「１」および論理「０」に関する図６のメモリセルのキャパシタでの電圧のグラフである。このグラフの時間のスケールと図１２、図１４、図１６、図１７、図１９、図２０、図２２および図２３のグラフの時間のスケールは同じ比率では示されていない。リーク期間は、読出または書込期間よりもはるかに長い。リーク期間またはキャパシタ１０９のリフレッシュとリフレッシュとの間の最も長い期間は、例示的には約４ミリ秒である。図６のメモリセル１０１のキャパシタ１０９における電圧は、図７において、論理「１」の場合に関しては連続的なラインとして示され、論理「０」の場合に関しては点線で示されている。図７に示されるように、リーク期間の間のキャパシタ１０９での電圧は、論理「１」の場合はゆっくりと低下し、論理「０」の場合にはゆっくりと上昇する。このように電圧が変化するのは、キャパシタにおける電荷が基板を介してリークするためである。ＤＲＡＭメモリセル１０１のライン１０７のプリチャージは、図７のグラフには示していない。このプリチャージ期間は、読出期間の直前に起こる。
読出期間が始まると、アクセストランジスタ１０３がオンにされる。論理「１」の場合、キャパシタ１０９からの電荷は列ライン１０７に向かい、論理「０」の場合、列ライン１０７からの電荷がキャパシタ１０９に向かう。列ライン１０７における電圧のわずかの変化も列１０７に取付けられたセンスアンプ（図示せず）によって感知される。読出期間は、典型的には約３０ｎｓかかる。
このセンスアンプは、キャパシタ１０９に論理「１」がストアされたのか論理「０」がストアされたのかを判断することができる。書込期間の間、キャパシタ１０９にストアされた値は、列ライン１０７を介してキャパシタ１０９に書戻される。キャパシタの値は、論理「１」の場合には５ボルトにリフレッシュされ、論理「０」の場合には０ボルトにリフレッシュされる。読出および書込期間の後、行ライン１０５上の値はローに設定される。
ＤＲＡＭメモリセルでは、典型的には、メモリセルの１つの行全体が同時に読出されかつ書戻されるように、１つの行が一度にリフレッシュされる。これは、事実上、許容可能な最も長いリーク期間の間に行ラインの各々をリフレッシュしなければならないことを意味する。許容可能な最も長いリーク期間が４ミリ秒でありかつ２５６の行があるとすると、１５．６マイクロ秒毎に１つの行をリフレッシュしなければならない。メモリセルの行のプリチャージ、読出および書込を行なうのに１１０ナノ秒かかるため、行をリフレッシュするのにメモリセル１０１のようなメモリセルのアクセス時間の２％未満の時間が必要であろう。
図１〜図５に示すメモリセルのようなＤＲＡＭベースのメモリセルを用いる第１の態様を以下に説明する。図８は、２つのライン１１９および１２１を相互接続するスイッチ１１７に接続される容量性エレメント１１５およびアクセストランジスタ１１３を含むメモリセル１１１を示す、本発明の一実施例の概略図である。図８はまた、メモリセル１１１のアクセストランジスタ１１３に接続される列ライン１２３および行ライン１２５を示す。メモリセル１１１およびスイッチ１１７を、図２Ａに示すメモリセルおよびスイッチとして用いてもよい。再び図８を参照して、メモリセル１１１の特性は図６のＤＲＡＭメモリセル１０１の特性と類似している。図８のメモリセル１１５が非常に高いインピーダンスを有するトランジスタ１１７のゲートに接続されるため、リーク期間、書込期間および読出期間の間のキャパシタ１１５での電圧を図７のグラフで示すことができる。キャパシタ１１５の電圧が、論理「０」の場合に関してはトランジスタ１１７の低スイッチング電圧（ＶIL）を超えて上昇する、または論理「１」の場合に関してはトランジスタ１１７の高スイッチング電圧（ＶIH）を下回る場合の読出および書込期間の間に問題が生じる可能性がある。いずれの場合にも、スイッチングトランジスタ１１５の状態は不正確であり、そのため、相互接続ライン１１９および１２１上のいかなる信号の値も不正確である。この理由のため、ＦＰＧＡチップにおいて構成データビットを保持するためまたは相互接続スイッチを制御するために、メモリセル１１１のようなＤＲＡＭメモリセルを用いることは非実用的であると考えられた。典型的には先行技術のＦＰＧＡチップは、リフレッシュを必要としないＳＲＡＭメモリセルを用いている。
ＦＰＧＡ上に配置するまたはエミュレートするべき回路のタイプを制限すれば、図８に示す回路をＦＰＧＡに用いることも可能である。そのような制限の１つは、ＦＰＧＡチップに配置するべき回路が、システムクロックによってクロックされるフリップフロップを用いることによるような同期的な態様でのみ情報を維持することである。非同期的に情報をストアする回路の一例は、システムクロックを用いずに入力に送り戻す出力を有する組合せ論理である。
情報を非同期的にストアする回路がメモリ１１１を用いてＦＰＧＡに配置されると、これらの非同期回路にストアされた情報は、メモリセル１１１のリフレッシュの間にキャパシタ１１５が読出されると破壊される。しかしながら、ＦＰＧＡに配置された回路における情報がシステムクロックによってクロックされるフリップフロップにストアされると、どの情報も失われないように、メモリセル１１１のようなメモリセルにおけるキャパシタのリフレッシュの時間を決めることができる。
図９は、図８に示すメモリセル１１１を用いるのに必要なインターロック回路１２９およびＦＰＧＡ上のエミュレートされた回路の一部分を示すブロック図である。ＦＰＧＡ上に配置された回路の一部分であるフリップフロップ１３３および１３５にシステムクロックを送る場合、システムブロッククロックリクエストブロック１２７がインターロック回路１２９にリクエストを送る。さらに、行をリフレッシュする必要がある場合、リフレッシュリクエスト回路１３１によってインターロック回路１２９にリフレッシュリクエストが送られる。インターロック回路１２９は、たとえばシステムクロックによってフリップフロップ１３５がデータを入力する前に信号をフリップフロップ１３３からフリップフロップ１３５に送ることができるように、システムクロックリクエストとリフレッシュリクエストとを調停する。システムクロック信号が送られる前の最も長い遅延時間に対応する期間には、リフレッシュ信号をフリップフロップに送ることはできない。２つのフリップフロップの間の最も長い信号遅延時間は、５０〜２５０ナノ秒が可能である。論理ブロック１３３と論理ブロック１３５との間の信号は、スイッチおよび構成可能論理ブロックセクション１３７を介して送られる。スイッチおよび構成可能論理ブロックセクション１３７は、図８のメモリセル１１１のようなメモリセルで構成されるＤＲＡＭ制御ビット１３９の制御下にある。再び図９を参照して、ＤＲＡＭ制御ビット回路１３９およびＤＲＡＭ制御ビットの値が行のリフレッシュのために不確かな状態であれば、論理ブロック１３５には正しい信号は送られないかもしれない。インターロック回路１２９は、競合がない場合、リフレッシュ回路１４１またはシステムクロック１４３に信号を送る。
図１０は、図８に示すメモリセルを用いる際の制限を説明するために用いられるタイミング図である。リフレッシュ信号ラインは典型的には１１０ナノ秒の長さのリフレッシュを示している。この行のリフレッシュは、典型的には１５．６マイクロ秒毎に１回起こるであろう。行のリフレッシュの後、システムクロックは、フリップフロップとフリップフロップとの間の最も長い遅延時間に等しい期間の間トリガしないであろう。なお、時間Ａでの行のリフレッシュと時間Ｂでのクロック遷移との間の時間は、最も長い遅延時間である５０〜２５０ナノ秒よりも長い。オプションとして、時間Ｄでの立下がりの遷移の際にシステムクロックがトリガされると、時間Ｃでのリフレッシュ信号と時間Ｄでのクロックトリガとの間の時間は、フリップフロップとフリップフロップとの間の最も長い遅延時間よりも長い。なお、クロック遷移とクロック遷移との間に行のリフレッシュが複数回生じることが可能である。さらに、行のリフレッシュとリフレッシュとの間に複数回のクロック遷移が起こることが可能であろう。回路情報がフリップフロップに含まれるため、図９に示すＤＲＡＭ制御ビット１３９が不確かな状態である場合、信号がフリップフロップ１３３からフリップフロップ１３５に移動するために十分な時間が与えられる限り、どの情報も破壊されない。なお、図８のメモリセル１１１のようなＤＲＡＭベースのメモリセルは、図９のフリップフロップ１３３および１３５の非同期入力に接続してはならない。
ＦＰＧＡチップにおいて電荷蓄積メモリセルを用いるための第２の好ましい態様は、基本的なＤＲＡＭメモリセルに対する変形例を作ることである。図１１Ａ、図１３Ａ、図１３Ｂ、図１５、図１８および図２１は、図１〜図５の回路に用いることができる電荷蓄積メモリセルを示している。以下に説明するように、これらのメモリセルは、メモリセルのリフレッシュの間スイッチまたはドライバエレメントの状態情報を維持する。たとえば、メモリセルの読出および書込部分のリフレッシュの間、これらのメモリセルがスイッチのゲートに接続される場合、ゲートの電圧は論理「１」の場合に関してはＶIHを上回るように維持され、論理「０」の場合に関してはＶIL未満に維持される。このようにすれば、スイッチは、メモリセルのリフレッシュの間、状態を不慮に変えることがない（すなわち、ソースとドレインとの間を導通状態にさせることからソースとドレインとの間を非導通状態にすることがなく、その逆もない）。
図１１Ａは大きな容量素子１４７を備えたメモリセル１４５を用いたこの発明の実施例の概略図である。この図はメモリセル１４５、専用接続１５２およびスイッチ１５５からなるスイッチングセル１５０を示す。専用接続１５２はメモリセル１４５とスイッチ１５５とを一意的に接続し、これらの素子の接続のみに排他的に用いられる。示された実施例では、専用接続１５２はハードワイヤの多結晶シリコンの接続である。メモリセル１４５はスイッチ１５５と近いので、単一の専用接続１５２が望ましい。
スイッチングセル１５０は相互接続または信号線１５４および１５６の付近にある。スイッチングセル１５０のスイッチ１５５はメモリセル１４５の記憶状態によって制御され、相互接続線１５４および１５６の間に接続される。メモリセル１４５はスイッチ１５５の制御のために記憶状態をストアする。メモリセル１４５は蓄積された電荷を用いて記憶状態をストアする型のものであって、これは時間の経過とともに放電し、リフレッシュを必要とする。図８、１３Ａ、１３Ｂ、１５、１８、２１および２４に示されたメモリセルもまたこの型のものである。一般に、電荷をストアするために容量素子を用いる集積回路上のメモリセルはこの型のものである。図１１Ａを参照して、メモリセル１４５は以下で説明されるリフレッシュにおいてメモリセル状態を読出しかつメモリセル状態をメモリセル１４５に再書込する回路に接続されている。このリフレッシュ回路は行ライン１５１と列ライン１４９とを含む。ＤＲＡＭメモリに特に用いるためのさまざまなリフレッシュ回路が技術分野において公知である。
通常、ＤＲＡＭメモリセルにおいて、容量素子はメモリセルからの読出と書込ができるだけ迅速に行なわれるように、小さく保たれる。ＤＲＡＭセルの容量素子が小さく保たれているため、ＤＲＡＭメモリセルのリフレッシュの間に、容量素子の電圧は図７に示されるようにプリチャージ電圧に達する。大きなキャパシタ１４７はメモリセル１４５の読出の間メモリで制御されたスイッチの状態を維持する。より大きなキャパシタ１４７を用いることの利点が図１１Ｂで見てとれるであろう。
図１１Ｂはプリチャージ回路１６１および列ライン１４９’ならびに容量性素子１４７’を含むメモリセル１４５に接続された固有の容量Ｃ1を示す概略図である。列１４９’に接続されたプリチャージ回路１６１は列ライン１４９’をプリチャージ電圧、２．５ボルトまでプリチャージする。次にプリチャージ回路１６１内のトランジスタ１６３がオフになる。読出の間に行１５１’がハイになると、トランジスタ１５３’はオンとなり、電荷が容量Ｃｓを有するキャパシタ１４７’と列ライン１４９’の固有の容量Ｃ１との間に分配される。Ｑ＝ＣＶであるので、メモリセル１４５’においてより大きな容量Ｃｓが用いられると、キャパシタ１４７’から列ライン１４９に移動する電荷のための電圧の降下または上昇が減じられる。Ｃｓの値はＣ1に対して、トランジスタ１５５’の状態が読出期間の間に変わらないように選択することができる。
図１２は図１１Ａのキャパシタ１４７の電圧のグラフであって、リーク、読出および書込期間の間の論理「１」および論理「０」のこのキャパシタの電圧を示す。例示の目的で、図１２、１４、１６、１７、１９、２０、２２および２３において、信号は０から５ボルトの範囲で変化するように示される。この発明のメモリセルは０から３ボルトの信号の範囲を有するように設計することもでき、また如何なる所望の電圧範囲で設計することもできる。また、これらの図のすべてにおいて、破線は論理「０」の場合に対応し、実線は論理「１」の場合に対応する。
再び図１２を参照して、読出期間１６３において、論理「１」の場合の電圧はＶIHより上に維持され、論理「０」の場合の電圧は電圧ＶILより下に維持される。こうして、スイッチのトランジスタ１５５の状態が読出期間１６３と書込期間１６５との間維持される。図１１ｂにおいて、
ここでＱ1bは読出期間の前のキャパシタＣ1の電荷であり、Ｑsbは読出期間の前のキャパシタＣsの電荷であり、Ｑtaは読出完了後の電荷の合計であり、Ｖprはプリチャージ電圧であり、ＶS1はリーク後のキャパシタＣSの電圧であり、Ｖarは読出完了後の両方の容量での電圧である。例として、トランジスタ１５５’についてもしＶIHが３．５ボルトであればＶILは１．５ボルトであり、Ｖprは２．５ボルトであり、論理「１」または論理「０」の場合にそれぞれＶs1は４．５ボルトまたは０．５ボルトであり、ＣsはＣ1より大きいはずである。加えて、２の容量の電圧が読出期間に完全に等しくならないように、以下で説明されるような抵抗素子を付け加えることで読出期間を短縮することもできる。この場合、Ｃsはいくらか小さくされる。
図１２を参照して、書込期間１６５の長さは典型的なＤＲＡＭメモリセルの書込期間の長さより拡張する必要があることに注目されたい。書込期間はより大きなキャパシタ１４７が用いられているために、拡張しなければならない。書込期間１６５が拡張されるため、メモリのリフレッシュに用いられる時間のパーセンテージも増加させる必要がある。この増加が可能なのは、先行技術のＤＲＡＭメモリのリフレッシュサイクルはメモリアクセス時間全体の僅か１ないし２％を含むのみだからである。典型的には、ＤＲＡＭメモリはアクティブメモリであって、その行リフレッシュ時間はできる限り小さく保つ必要がある。図１１Ａのメモリセル１４５はアクティブメモリとしては用いられていないので、この発明のこのまたは他のメモリセルの行のリフレッシュのためにメモリによって用いられる時間のパーセンテージはかなり増加させることができる。
図１３Ａは抵抗素子１６９が容量素子１７１とアクセストランジスタ１７３との間に位置づけられた、メモリセル１６７を示すこの発明の実施例の概略図である。この抵抗素子１６９と以下で説明される他のメモリセルの抵抗素子とは好ましくは抵抗トランジスタである。容量素子１７１は図１１Ａに示されたキャパシタ１４７のような大きなキャパシタであってもよく、または小さなキャパシタでもよい。再び図１３Ａを参照して、抵抗素子１６９を用いることで、キャパシタ１７１の読出が遅くなり、キャパシタ１７１の値はキャパシタ１７１の電圧がスイッチングトランジスタ１７５のトリガ電圧ＶIHまたはＶILに達する前に読出される。
図１３Ｂは列ライン１８１’とアクセストランジスタ１７３’との間に位置づけられた抵抗素子１７９を示す、この発明の実施例の概略図である。この位置に配置された抵抗素子１７９もまた図１３Ａに示された抵抗素子１６９と同じ効果を有する。
図１４はリーク、読出および書込期間の間の論理「１」または「０」についての、図１３Ａのキャパシタ１７１または図１３Ｂのキャパシタ１７１’の電圧のグラフである。読出期間１８３の間に、論理「１」の場合のキャパシタ１７１または１７１’の電圧は電圧ＶIHより上に維持され、論理「０」の場合に、電圧ＶILより下に維持されることに注目されたい。この実施例において、抵抗１６９または１７９のために読出がゆっくりと進むため、書込期間が始まる前に容量素子１７１または１７１’と列ライン１８１または１８１’との間に転送される電荷の量が少ない。転送される電荷の量が少ないため、容量素子１７１または１７１’での電圧の変化は小さい。
ＲＣ定数が増加するため、読出期間１８３および書込期間１８５の長さが拡張される。ＲＣ定数が増加するのは抵抗素子１６９および１７９のためである。読出および書込期間が増加するため、リフレッシュサイクルに非常に多くの時間が必要となる。
図１５は２のキャパシタ、すなわち、抵抗素子１８９で分離されたメモリセル１８７のキャパシタＡおよびＢを示す、この発明の別の実施例の概略図である。このメモリセル１８７はまたアクセストランジスタ１９１を有する。抵抗素子１８９とキャパシタＢとはリフレッシュにおいてメモリセルの状態の値がキャパシタＡから読出される間に、メモリセル１８７の状態を維持するのに用いられる。キャパシタＢの電圧がスイッチングトランジスタ１９３に印加されることに注目されたい。
図１６はリーク、読出および書込期間の間の論理「１」または論理「０」についての、図１５のメモリセルのキャパシタＡの電圧のグラフである。読出期間１９５の間、キャパシタＡの値が読出され、キャパシタの電圧はライン１９４上のプリチャージ電圧に近づく。書込期間１９７の間、正しい電圧がキャパシタＡに書戻される。
図１７はリーク、読出および書込期間の間の論理「１」または論理「０」についての、図１５のメモリセル１８７のキャパシタＢの電圧を示すグラフである。読出期間１９５’の間、キャパシタＢの電圧は論理「０」の場合には電圧ＶILを越えて上昇することはなく、また論理「１」の場合には電圧ＶIHＩＨより下がることはない。これはキャパシタＢがキャパシタＡから抵抗素子１８９によって分離されているからである。抵抗素子１８９はキャパシタＡからＢへの電荷の転送を遅くする。キャパシタＡおよびキャパシタＢの電圧をその元々の値に書戻すのには、拡張された書込期間１９７’が必要であることに注目されたい。たとえば、この書込期間は４００ｎｓである。キャパシタＡのサイズは通常のＤＲＡＭメモリセルにおいて用いられる容量素子のそれよりも僅かに小さくてもよい。なぜならキャパシタＢの容量がいくらかキャパシタＡの電圧にいくらか影響するからである。
図１８は漏洩ダイオード１９９によって分離されたキャパシタＡおよびＢを示す、この発明のさらに別の実施例の概略図である。漏洩ダイオード１９９は抵抗素子と平行なダイオードとして概略的に示される。メモリセル２０１はキャパシタＡおよびＢが抵抗素子のみで分離されているとした場合に、キャパシタＢへの論理「０」の書戻しがキャパシタＢへの論理「１」の書戻しよりも時間をとる場合に用いられる。ダイオードはキャパシタＢへの論理「０」の書込の速度を増す。なぜならもしキャパシタＢの電圧がキャパシタＡの電圧よりも０．６ボルト大きければ、漏洩ダイオード１９９がオンするからである。もしキャパシタＢへの論理「１」の書込がより時間をとる場合には、逆方向を向いた漏洩ダイオードを用いることもできる。
図１９はリーク、読出または書込期間の間の論理「１」または「０」についての、図１８のメモリセル２０１におけるキャパシタＡの電圧を示すグラフである。キャパシタＡは図１６で説明されたのと同様に読出されリフレッシュされる。
図２０はリーク、読出および書込期間の間の論理「１」または論理「０」についての図１８のメモリセル２０１のキャパシタＢの電圧を示すグラフである。論理「０」の場合に、漏洩ダイオードがキャパシタＢの電圧が電圧ＶILより上昇することを防ぎ、論理「１」の場合にキャパシタＢの電圧が電圧ＶIHより下がるのを防止することに注目されたい。書込期間２１３’において、キャパシタＢの電圧は論理「０」の場合には論理「１」の場合にキャパシタＢの電圧が５ボルトに達するよりも早く０ボルトに達する。ダイオード１９９を用いることで、論理「０」の書戻しがより時間をとるはずの非対称のプロセスを補償する。論理「１」の書戻しがより時間をとるような非対称のプロセスを補償するために、逆方向を向いたダイオードを用いることもできる。
図２１は逆方向のバイアスされた２組のダイオード、２１７および２１９によってキャパシタＡがキャパシタＢから分離されたメモリセル２１５を示す、この発明のさらに別の実施例である。２組のダイオードを用いることで、キャパシタＢの電圧が読出期間の間に列ライン２１８のプリチャージ電圧から分離可能となる。
図２２はリーク、読出または書込期間の間の論理「１」または論理「０」についての、図２１のメモリセル２１５のキャパシタＡの電圧を示すグラフである。キャパシタＡの電圧が、一連のダイオード２１７および２１９によってスイッチ２１９から分離できることに注目されたい。
図２３はリーク、読出または書込期間の間の論理「１」または論理「０」についての図２１のメモリセル２１５のキャパシタＢの電圧を示すグラフである。論理「１」の場合、リーク期間２２０’の始めに、ライン２１８上の電圧が５ボルトまで充電されてその電圧値をメモリセル２１９に書戻しする。キャパシタＡの電圧は５ボルトまで充電され、キャパシタＢの電圧が２のダイオード電圧降下によりキャパシタＡから分離されているので、キャパシタＢの電圧は３．８ボルト（５ｖ−１．２ｖ＝３．８ｖ、ここで１．２ｖは２個のダイオードを介する電圧降下である）となる。
リーク期間２２０’の間に、キャパシタＢの電圧はたとえば３．６ボルトまで降下するが、これはたとえば３．５ボルトであるＶIHよりは依然として高い。読出期間２２１’の間に、列ライン２１８は２．５ボルトまでプリチャージされる。これは２．６ボルトよりは低いが、３．６ボルトから２．５ボルトを減じれば１．１ボルトに等しくなり、これはダイオード行２１７をオンにするのに必要な１．２ボルトよりは少ないので、読出期間２２１’の間のキャパシタＢの電圧は変化しない。書込期間の間、キャパシタＢの電圧はキャパシタＡの電圧が５ボルトに達すると迅速に３．８ボルトまで書戻しされる。
逆に、論理「０」の場合、リーク期間２２０’の始めに、電圧は１．２ボルトである。リーク期間２２０’の終りに、キャパシタＢの電圧は１．４ボルトである。１．４ボルトはたとえば１．５ボルトである電圧ＶILより低い。列ライン２１８が２．５ボルトまでプリチャージされるとき、キャパシタＢの電圧は影響を受けない。キャパシタＡの値が書込期間２２３’で０ボルトに書戻しされると、キャパシタＢの電圧は１．２ボルトまで降下する。書込期間の間キャパシタＢの電圧は列ライン２１８上のプリチャージ電圧に影響されないことに注目されたい。
図２４は２のキャパシタ２２７および２２９と２のトランジスタ２３１および２３３を有するメモリセル２２５を示す、この発明の実施例の概略図である。アクセストランジスタ２３１が行ライン２３５の電圧でターンオンされる。アクセストランジスタは行２３７上の電圧によってターンオンされる。アクセストランジスタ２３３はキャパシタ２２７の読出の間にはオンされない。メモリセル２２５への書込の間、アクセストランジスタ２３１はまず始めにオンにされ、このため列ライン２４１の電圧がキャパシタ２２７におかれる。遅延期間の後、アクセストランジスタ２３３がターンオンして、電圧値をキャパシタ２２９に書戻しする。こうして、スイッチ２４３は常に正しい状態に維持される。書込信号は行ライン２３７に接続された遅延回路２４５に送られる。
メモリセル２２５の利点は、アクセストランジスタ２３３がキャパシタ２２９を読出サイクルの間プリチャージ電圧から分離することである。書込期間の間、アクセストランジスタ２３１はアクセストランジスタ２３３より前にターンオンされ、このため読出期間のすぐ後のキャパシタ２２７の電圧値はキャパシタ２２９に達しない。こうして、トランジスタ２４３は不適切にスイッチされることがない。
図２４の実施例の欠点を図２５で見ることができる。図２５は図２４のメモリセルに用いられるメタライゼーション層を示す概略図である。２の行ライン２３５’および２３７’が必要とされるので、各メモリおよびスイッチの組合せによって必要とされるシリコンの面積が拡張される。これは現在のＤＲＡＭプロセスがメタライゼーション層によって制限されるためなおさらである。図２５は図１のランダムアクセスメモリセクション１１とクロスポイントスイッチセクション６０とに関連づけることができ、ここでメモリセルとスイッチとの組合せである各スイッチングセルによって必要とされる行ラインが付加的に必要とされる点で修正されている。
図２６は駆動素子２４９に接続されたこの発明のメモリセル２４７を示す概略図である。この図は駆動素子２４９、専用接続２５０およびメモリセル２４７を含む駆動セル２５２を示す。駆動素子２４９はインバータとして示されるが、駆動素子２４９はまた、典型的な実施例では共に接続された２個のインバータである非反転バッファであってもよい。駆動素子２４９とメモリセル２４７とは専用接続２５０で接続される。列ライン２５１と行ライン２５３とは図１５を参照して説明されたのと同様にメモリセル２４７に記憶を書込むのに用いられ得る。ここで説明された如何なるメモリセルも、図２６のメモリセル２４７として用いることができる。メモリセル２４７にストアされた状態情報は駆動素子２４９の値を設定するのに用いることができる。駆動素子２４９は図３に関して説明された様態でコンフィギュラブル（configurable）論理ブロックに接続することができる。
可視性および可観測性ライン
図２７は可観測性ラインの１ビットの概略図である。行ライン２５５と読出専用列ライン２５７とがアクセストランジスタ２５９に接続される。行２５５の電圧がハイの場合には、読出専用列２５７はＦＰＧＡチップ内でエミュレートされた回路のノード２６１の値を決定することができる。この可観測性ラインのビットは図１に示された行デコーダ１３および列デコーダ２１に接続された部分７４内にあってもよい。
図２７を参照して、列２５７と行２５５とが行および列デコーダに接続できるので、ノード２６１の値は読出専用列２５７を介して容易に読出可能である。
図２８は可観測性ラインの１ビットの概略図である。行ライン２６５と列ライン２６７とでアクセスされるメモリセル２６３は駆動素子２６９の状態をストアするのに用いることができる。メモリセル２６３は上で示されたメモリセルのいずれの型であってもよい。メモリセル２６３内のキャパシタの値は上で述べられた方法でリフレッシュされ得る。駆動素子２６９はインバータとして示されているが、たとえば非反転バッファであってもよい。駆動されるべき位置２７１はフリップフロップのリセットまたはセット等のノードである。行ライン２６５と列ライン２６７とは図１に示された制御可能部分７６において行デコーダ１３と列デコーダ２１とに接続可能である。図４はフリップフロップ９８をクリアするのにこのような方法で用いられる駆動素子５とメモリセル２とを示す。フリップフロップの状態は制御可能ビットを用いて設定することができるので、ＦＰＧＡ上に位置づけられたエミュレートされた回路のテストはより効率的に行なうことができる。なぜなら制御可能性を用いてエミュレートされた回路内の特定のノードを設定することが容易だからである。
図２９はこの発明のコンフィギュラブル論理ブロック２７３の好ましい実施例を示す概略図である。この図は制御可能および可観測性ラインを用いる利点を例示している。可観測性ビット２７５はコンフィギュラブル論理ブロック２７３の出力状態を観測することができる。観測可能ビット２７７は４個の入力の出力を観測することができる。１−出力ルックアップテーブル２７９である。可観測性ビット２８１はＤ型フリップフロップ２８３のＱ出力を観測することができる。制御可能ビット２８５はフリップフロップ２８３のＰＲＥ入力を設定することができ、制御可能ビット２８７はフリップフロップ２８３のＣＬＲ入力を設定することができる。制御可能ビット３０３はハイインピーダンスモードにおいて３状態バッファ２９７を設定するのに用いることができる。これらの制御可能および可観測性ビットの使用はエミュレーションの応用において特に有利である。
コンフィギュラブル論理ブロック２７３の地形はコンフィギュレーションビットによって設定される。これらのコンフィギュレーションビットはメモリセルであってもよく、図２６に示されるような駆動素子の組合せであってもよい。再び図２９を参照して、１６個のコンフィギュレーションビットを含むコンフィギュレーションビット２８９がルックアップテーブル２７９のコンフィギュレーションを設定する。コンフィギュレーションビット２９１はＰＲＥ／ＣＬＲ入力がＤ型フリップフロップ２８３のＰＲＥ入力またはＣＬＲ入力に送られるか否かを決定する。コンフィギュレーションビット３０５はＰＲＥ／ＣＬＲ入力が不能化されたか否かを判断する。コンフィギュレーションビット２９３は４入力マルチプレクサ２９５がフリップフロップ２８３のＱ出力、ルックアップテーブル２７９の出力および論理「１」または論理「０」を３状態バッファ２９７の入力に送ったかどうかを判断する。コンフィギュレーションビット２９９は２状態マルチプレクサ３０１が制御可能ビット３０３の値または３状態バッファ入力を３状態バッファ２９７に送って、３状態バッファ２９７のハイインピーダンスモードにあるか否かを制御するか判断する。
図２９の回路の一部分が図４で実現されて示される。図２９のコンフィギュレーションビット２９１は図４のメモリセル１およびインバータ４に対応する。図２９の制御可能ビット２８５は図４のメモリセル３およびバッファ６に対応する。図２９の制御可能ビット２８７は図４のメモリセル２とバッファ５とに対応する。図２９の可観測性ビット２８１は図４のトランジスタ９９に対応する。
図８のメモリセル１１１は図２９のコンフィギュレーションビット２９１または制御ビット２８５または２８７では用いられないことに注目されたい。なぜならこれらのビットはフリップフロップ２８３の非対称入力に接続されているからである。加えて、コンフィギュラブル論理ブロック２７３のＣＬＫ入力およびＰＲＥ／ＣＬＲ入力の状態は相互接続切換セルのリフレッシュの間に、もしこれらのスイッチングセルが図８のメモリセル１１１を使用している場合には、リフレッシュの間維持されなければならないであろう。
実施化のさまざまな詳細と方法とは単に発明を例示するものである。さまざまな変更とそのような詳細とは発明の範囲内にあることが理解され、発明の範囲は添付の特許請求の範囲によってのみ限定される。
この発明は一般的にフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）に関する。フィールドプログラマブルゲートまたは論理アレイは通常、ＦＰＧＡの構成可能な（configurable）スイッチおよび構成可能な（configurable）論理ブロックを制御するために構成（configuration）データをストアする。
先行技術のＦＰＧＡに伴う問題は、これらのチップは１つの論理ゲートにつき費用が高いということである。別の問題は、これらの構成可能な論理チップのルート付けを計算するのに非常に長い期間を必要とすることである。１つの先行技術のＦＴＧＡチップでは、コンピュータによってルート付けをするのに何時間もかかり得る。先行技術のＦＰＧＡチップに伴うさらに別の問題は、それらのゲート利用度の低さである。先行技術のＦＰＧＡチップをルート付けるのは困難であるため、一般的には、所与の回路設計の場合、先行技術のＦＰＧＡチップではほんの僅かな割合のゲートしか用いられない。先行技術のＦＰＧＡチップに伴う別の問題は、これらのチップにおかれる回路の可視性の低さである。先行技術のＦＰＧＡチップにおかれる回路のあるノードの値を観測するのは困難である。先行技術のＦＰＧＡチップにおかれる回路のあるノードの値を外部で設定するのはさらに困難である。ＦＰＧＡチップがエミュレーションのために用いられる場合、この可視性の欠如は特に不利である。エミュレーションされテストされる回路において多くの位置の可観測性および制御性を有することが所望される。
ゆえにこの発明の１つの目的は、１つのゲートにつきコストがより低いＦＰＧＡチップを提供することである。
この発明のさらなる目的は、ルート付けを行なうのに計算時間がより短くて済むＦＰＧＡチップを提供することである。
この発明のさらなる別の目的は、高いゲート利用度を有するＦＰＧＡチップを提供することである。任意の所与の回路設計に対し、ＦＰＧＡチップにおいてより高い割合のゲートが利用されることが所望される。
この発明のさらに別の目的は、よりよい可視性および制御性を有するＦＰＧＡチップを提供することである。
発明の概要
この発明の上の目的のうちのいくつかは、論理ブロックの構成可能なスイッチおよび構成ビットバッファ（configuration bit buffer）に関連する、たとえばダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）ベースのメモリセルのような、電荷の定期的リフレッシュを要する電荷蓄積メモリセルを用いる集積回路チップにより達成され得る。ＤＲＡＭは非常に高密度なタイプのメモリである。小さなＤＲＡＭセルが、ＦＰＧＡにおいて導体を相互接続するのに用いられる構成可能なスイッチと、論理ブロックを構成するのに用いられるバッファとに取付けられ得る。
ＤＲＡＭベースのメモリセルは、過去においては、ＦＰＧＡチップにおける使用には非実用的であると考えられてきた。ＤＲＡＭメモリセルはデータのビットをストアするのにキャパシタを用いる。これらのキャパシタは、ＤＲＡＭがデータが失わないよう、定期的にリフレッシュされなければならない。これらのＤＲＡＭセルは、キャパシタからの値を読んでこの値を再びキャパシタに再書込みすることによってリフレッシュされる。キャパシタの値の読出しは、先行技術のＤＲＡＭシステムにおいては、キャパシタにある値を一時的に破壊する。このため、ＤＲＡＭメモリセルがＦＰＧＡチップにおいてスイッチまたはバッファに取付けられる場合には、バッファまたはスイッチの状態はメモリセルのリフレッシュ中に変化する可能性がある。ゆえに、メモリセルの状態に従ってセットされるエレメントを破壊（disrupt）することなくそれらの状態を定期的にリフレッシュできるようにするには、電荷蓄積セルのアレイの各セルの内容の別個のメモリを含むことが必要であると示唆するものもいた。しかしながら、この発明は、そのような重複メモリを必要とすることのない２つの可能な態様でＦＰＧＡにおいてＤＲＡＭタイプのセルを用いることができる。
この発明の１つの特定の局面に従うと、ＦＰＧＡを伴って製造されまたはエミュレートされ得る回路のタイプに制限がおかれる。ＦＴＧＡにおいてエミュレートされまたはおかれる回路のタイプが、記憶素子として、情報を非同期的にストアする組合せ論理を用いるのではなく、フリップフロップを用いるだけであれば、ＦＰＧＡにおいてスイッチおよび／またはバッファに直接接続される伝統的なＤＲＡＭメモリセルを用いることが可能である。エミュレートされる回路にたとえ制限がおかれても、ＤＲＡＭベースのメモリセルがリフレッシュされた後にＦＰＧＡにおいてエミュレートされる回路のシステムクロックが１つのフリップフロップ記憶素子から別のフリップフロップ記憶素子に進む信号の最長伝播遅延の時間の期間内でセットされないように、ＦＰＧＡは保証しなければならない。
この発明の他の好ましい特定の局面に従うと、伝統的なＤＲＡＭベースの切換セルのメモリセル部分は、いくつかの特定の方法のうちの１つで修正され、バッファまたはインバータの切換トランジスタまたは入力と直接結合される。この結果切換セルは、その定期的リフレッシュの間、状態に従ってセットされるスイッチおよび構成データバッファの状態を維持する。
この結果を達成する１つの方法は、ＤＲＡＭメモリセルにおいて通常用いられるより大きなキャパシタを用いることである。このより大きなキャパシタを用いることにより、リフレッシュ中において、スイッチまたはバッファでの電圧は駆動されるスイッチまたはバッファの切換点よりも上または下に維持され得る。加えて、より大きなキャパシタへのより低速のライトバックに対応するために、ＤＲＡＭベースのメモリセルのリフレッシュサイクルの書込時間期間が引き延ばされ得る。
代替的に、抵抗性素子が、通常用いられるのと同じサイズのキャパシタを有するＤＲＡＭベースのメモリセルに加えられてもよい。この抵抗性素子は、キャパシタにおける値がトランジスタの切換点に達する前にＤＲＡＭ回路が値をキャパシタにライトバックすることができるよう、メモリセルにおけるキャパシタの放電を遅くすることができる。抵抗器は通常より大きなキャパシタの使用と組合せることもできる。
この発明の別の実施例は、ＤＲＡＭセルにおいて２つのキャパシタを用いることである。これらの２つのキャパシタは抵抗性素子により分離される。メモリセルのアクセストランジスタにより接近する第１のキャパシタは、キャパシタが通常のＤＲＡＭメモリセルにおいて読出される態様と同様の態様で読出され得る。抵抗性素子により分離される第２のキャパシタは、それに接続されるスイッチまたはバッファがそれの状態を切換えないよう、同じほど速やかには読出されない。リフレッシュサイクルの書込時間は、これらのキャパシタの両方がライトバックにおいて正しい値にまで充電されるように増大される。
さらに、プロセスが非対称である場合、つまり論理「０」または論理「１」を第２のキャパシタに書込むのにより時間がかかる場合は、論理「０」または論理「１」の第２のキャパシタへの書込みを速めるのに、漏れダイオードを用いてもよい。
加えて、ダイオードの一方の組は一方の方向にバイアスされかつダイオードの他方の組は他方の方向にバイアスされる複数のダイオードを２つのキャパシタの間に用いてもよい。これらのダイオードの使用は、列のプリチャージが第２のキャパシタにおいて値に影響するのを防ぐために用いられ得る。
もちろん、読出およびリフレッシュ動作中にその状態を維持するために、この発明と整合性のあるＤＲＡＭセルに対する他の変更がなされてもよい。
ＤＲＡＭベースのメモリセルを用いることの利点には、１つのゲートにつきコストがより低いことが含まれる。ＤＲＡＭチップは製造するのに非常に安価であるため、ＤＲＡＭセルの修正物を用いることの利点は、ＦＰＧＡチップに用いられるＤＲＡＭベースのメモリセルが他の先行技術のＦＰＧＡチップよりもこの発明のＦＰＧＡチップを１つのゲートにつきより安価にする傾向があるということである。加えて、ＤＲＡＭベースのメモリは非常に高密度である。このプロセス技術において、ＤＲＡＭメモリセルの密度はメタライゼーション幅によって制限される。上に論じた付加的なエレメントは、より大きなメモリセル領域を要するべきではない。ＤＲＡＭベースのメモリセルユニットへのアクセスラインは、これもメタライゼーション層から作られる相互接続ラインで間隔を取られてもよい。スイッチの密度の増大により、この発明のＦＰＧＡチップにおいてより多数のスイッチが用いられ得る。これは、フルクロスポイントアーキテクチャから派生したアーキテクチャが用いられ得るということを意味する。これらのタイプのアーキテクチャは、相互接続により多くのスイッチを用いるが、論理上は相互接続がより容易である。これは、ＦＰＧＡのゲート利用度が増大し、ＦＰＧＡをルート付けるのに要する計算時間が短縮され得ることを意味する。ルート付け時間の短縮は、ＦＰＧＡチップのエミュレーションアプリケーションには特に利益となる。
この発明の別の局面に従うと、いくつかのノードで信号をモニタし、（可視性）他のノードで信号を強制する（制御性）のために、構成される（configured）切換ネットワークまたは論理回路のノードにメモリアレイを介してアクセスする能力を有するランダムアクセスメモリ（「ＲＡＭ」）が提供される。この利点はダイナミックタイプのＲＡＭセルの使用を必要とはしないが、ＤＲＡＭアレイが、その密度が高く、１ビットについてのコストが低く、および上に論じた他の利点から、通常は好ましい。可観測性の特徴が用いられ得るノードの例は、たとえば、選択される論理ブロックの入力および出力である。制御性の特徴の利用の例は、構成される（configured）回路のフリップフロップをセットおよびリセットすることである。制御性および可観測性の特徴の利用は、実際の論理回路をエミュレートするかまたはチップ上に構成される特定の回路設計をテストする際に特に望ましい高いレベルの可視性および制御を可能にする。（構成された回路を変更するために全体の直列ビットストリームのロードを要する既存のシステムに対立するものとして）制御メモリ位置にランダムにアクセスしプログラミングすることによって、エミュレートまたはテストされる回路は全体的にまたは部分的に容易にかつ速やかに再構成可能（reconfigurable）であるため、構成された回路の接続および論理機能は容易かつ速やかに編集され得る。
この発明のさらなる利点は、エミュレーションにおいて値をセットする行および列デコーダの使用に関する。メモリセルはちょうどスイッチおよびバッファの位置に位置付けられ得、デコーダの行および列ラインは論理ゲート間の切換えに用いられる相互接続ラインと交互に重ねられ得る。
【図面の簡単な説明】
この発明の上述のおよび他の特徴および局面は、添付の図面に関連した以下の詳細な説明を読めばより明らかとなり、
図１は、この発明のさまざまな局面を実施する完全な集積回路システムの機能エレメントを示し、
図２Ａおよび図２Ｂは、図１の集積回路内に含まれる例示の切換セルの２つの集積回路チップのレイアウトを示し、
図３Ａは、図１の集積回路内に含まれる例示の論理ユニットの集積回路チップのレイアウトを示し、
図３Ｂは、図３Ａのレイアウトにより実現される回路の図であり、
図４は、図１の集積回路内に含まれる別の例示の論理ユニットの集積回路チップのレイアウトを示し、
図５は、図１の集積回路内に含まれる入力／出力ユニットの集積回路チップのレイアウトを示し、
図６は、先行技術のＤＲＡＭセルの概略図であり、
図７は、メモリセルの漏洩、読出、および書込期間中における論理「１」および論理「０」に対する図６のメモリセルのキャパシタにおける電圧のグラフであり、
図８は、２つのラインを相互接続するスイッチに接続されるアクセストランジスタと抵抗性素子とを含むメモリセルを示すこの発明の１つの実施例の概略図であり、
図９は、ＦＰＧＡ上のエミュレートされる回路の部分と、図８に示されるメモリセルのタイプの使用に必要なインターロック回路とを示すブロック図であり、
図１０は、図８に示されるメモリセルの使用上の制限を説明するのに用いられるタイミング図であり、
図１１Ａは、大きな抵抗性素子を伴うメモリセルを用いるこの発明の実施例の概略図であり、
図１１Ｂは、抵抗性素子Ｃ2を含むメモリセルに接続される固有キャパシタンスＣ1を含むあるプリチャージ回路を示す概略図であり、
図１２は、漏洩、読出、および書込期間中における論理「１」および論理「０」に対する図１１Ａのキャパシタでの電圧を示す、このキャパシタでの電圧のグラフであり、
図１３Ａは、キャパシタとアクセストランジスタとの間に位置される抵抗性素子を有するメモリセルを示すこの発明の実施例の概略図であり、
図１３Ｂは、列とアクセストランジスタとの間におかれる抵抗性素子を示すこの発明の実施例の概略図であり、
図１４は、漏洩、読出、および書込期間中における論理「１」または論理「０」に対する図１３Ａおよび１３Ｂにおけるキャパシタでの電圧のグラフであり、
図１５は、抵抗性素子により分離される、メモリセルの２つのキャパシタを示すこの発明の別の実施例の概略図であり、
図１６は、漏洩、読出、および書込期間中における論理「１」または論理「０」に対する図１５のメモリセルのためのキャパシタＡでの電圧のグラフであり、
図１７は、漏洩、読出、および書込期間中における論理「１」または論理「０」に対する図１５のメモリセルのためのキャパシタＢでの電圧のグラフであり、
図１８は、漏れダイオードにより分離されるキャパシタＡおよびＢを示すこの発明のさらに別の実施例の概略図であり、
図１９は、漏洩、読出、および書込期間中における論理「１」または論理「０」に対する図１８のメモリセルのキャパシタＡでの電圧のグラフであり、
図２０は、漏洩、読出、および書込期間中における論理「１」または論理「０」に対する図１８のメモリセルのキャパシタＢでの電圧のグラフであり、
図２１は、反対方向にバイアスされる２組のダイオードによってキャパシタＡがキャパシタＢから分離されるメモリセルを図示するこの発明のさらに別の実施例であり、
図２２は、漏洩、読出、および書込期間中における論理「１」または論理「０」に対する図２１のメモリセルのキャパシタＡでの電圧のグラフであり、
図２３は、漏洩、読出、および書込期間中における論理「１」または論理「０」に対する図２１のメモリセルのためのキャパシタＢでの電圧のグラフであり、
図２４は、２つのキャパシタと２つのトランジスタとを有するメモリセルを図示するこの発明の実施例の概略図であり、
図２５は、図２４のメモリセルのために用いられるメタライゼーション層を示す概略図であり、
図２６は、バッファに接続される、この発明のメモリセルを図示する概略図であり、
図２７は、可観測性ラインの１つのビットの概略図であり、
図２８は、制御性ラインの１つのビットの概略図であり、
図２９は、フリップフロップならびに可観測性および制御性特徴を含む論理ユニット概略図である。
好ましい実施例の説明
本発明の種々の局面を実施するシステムは、別個のパッケージまたは単一のパッケージのいずれにおいても２つ以上の集積回路チップで実現することができるが、コストおよび利用の観点から、その独自のパッケージ内の単一のチップ上でこれを行なうのがもちろん好ましい。単一のチップ上で実現されるこのようなシステムの主な機能的構成要素が、図１に示される。ＲＡＭ１１は、行および列導体の各交点に１つの割合のメモリセルの２次元アレイを設ける通常の設計に従うものである。
行デコーダ１３は、バス１５内の行アドレスに応答して、複数の行導体１７（ワードライン）のうちの指定された１つを選択し、その行ラインに接続された１つ以上のメモリセルからの読出またはこれへの書込を可能化する。一度に１つ以上のこれらのメモリセルからの読出、またはこれへの書込は、複数の列ライン１９のうちの所望のセルが接続されているものに適切な電圧を印加することによって達成される。書込に関しては、所望のセルが接続されている所望の列が、列アドレスバス２３上のアドレスに応答してデコーダ２１によって選択される。列デコーダブロック２１はまた、選択されてアドレスされた列ラインを駆動するための１つ以上の書込増幅器を含む。同様に、センスアンプ２５もまた列ライン１９に接続され、これらは通常各列ラインにつき別個のセンスアンプであり、その出力は、ライン２７によってマルチプレクサ２９に与えられ、マルチプレクサは列アドレスバス２３上のアドレスに応答して１つ以上のセンスアンプ出力を選択する。センスアンプ２５およびマルチプレクサ２９は、その行ライン１７が適切にエネルギを与えられかつマルチプレクサ２９によってアドレスされた行におけるいかなるメモリセルの読出をも可能にする。マルチプレクサ２９の出力は、ゲート処理される（gated）増幅器３１によって受取られ、これはライン３５の読出制御信号に応答してデータライン３３において出力を与える。個々のセンスアンプ２５はまた、少なくとも一時的にそのそれぞれの列ラインの電圧レベルをストアするように設計される。別のゲート処理される増幅器３７はデータライン３３からの信号を受け、これを列デコーダおよび書込増幅器ブロック２１に、ライン３９の書込信号の活性化に応答して与える。
典型的な設計のメモリコントローラ４１もまたチップ上に含まれる。コントローラ４１は図１のチップを以下を含むパッケージピンを介してより大きなシステムの他の構成要素に接続する。すなわち、データバス４３、アドレスバス４５、クロック信号４７、行アドレスストローブ（「ＲＡＳ」）信号４９、列アドレスストローブ（「ＣＡＳ」）信号５１、読出／書込制御信号５３、ならびに電力ピン５７および５９である。
ＲＡＭ１１の好ましい形態は、現在のところ最高水準にある非常に高い実装密度のため、および比較的低コストであるため、上述のＤＲＡＭである。さらに、ＤＲＡＭは導体および構成可能な論理ユニットのアレイ６０とうまく集積し、これらは、電界効果トランジスタ（「ＦＥＴ」）スイッチによって選択的に相互接続され、それぞれメモリアレイ１１内のメモリセルの内容の制御下にあるように構成される。しかしながら、本発明の多くの局面は、スタティックＲＡＭ（「ＳＲＡＭ」）等の他の形態のＲＡＭ、電気的消去可能なプログラマブル読出専用メモリ（「ＥＥＰＲＯＭ」）、または他の形態の不揮発性メモリとの実現も可能である。しかしながら、好ましい選択であるＤＲＡＭにおいて、メモリシステムはメモリセルの状態を周期的にリフレッシュする通常の能力を含んでいなくてはならない。すなわち、ＤＲＡＭセルは各セル内のキャパシタにストアされた電荷レベルに対応して０または１をストアするため、この電荷は時間がたつにつれて漏れてしまう。図１のシステムでは、導体６１は、個々のライン２７との接続によって、読出増幅器２５の個々の出力をブロック２１内の書込増幅器の入力に与える。ライン６３におけるリフレッシュ制御信号に応答して、一時的にそこにストアされた読出センスアンプの出力は、書込アンプ２１を介してそれらが読出されたのと同じアレイ１１の列ラインに戻される。このように、アレイ１１内のセルの行すべてが一度にリフレッシュされる。周知のように、リフレッシュプロセスではまず、行デコーダ１３を介してアドレスされた指定の行内のセルの状態を読出し、セルのキャパシタにおける電荷がさらに放電されることを引起し、次にリフレッシュプロセスによってそのフルの状態にまでキャパシタを直ちに再充電する。リフレッシュプロセスおよび個々のセルの構成のさらなる詳細は、以下に図６および７に関して説明する。ＤＲＡＭのリフレッシュに関する既知の技術は多数あり、また多くの既知のＤＲＡＭシステムのアーキテクチャが存在する。
図１の例では、アレイ６０は２つの機能的に異なるセクションまたは部分６５および６６で構成されるように示されている。部分６５は連続したまたはセグメントに分割された導体の行および列を含み、導体の行および列を選択的に相互接続するため、および／または種々の構成セグメントにおいてこのような行および列のセグメントを接続するようにスイッチングトランジスタが接続される。
アレイ６０の第２の部分６６は構成可能な論理ユニットおよび構成可能な入力−出力回路を含み、これらはアレイ６０の部分６５から延在する列導体における信号を授受するように接続される。このように、アレイ部分６５内の相互接続ＦＥＴスイッチは、アレイ部分６６内の種々の論理ユニットおよび入力−出力回路間の信号を相互接続する。もちろん、論理ユニットはその代わりに、またはそれに加えて、アレイ部分６５内の行導体に接続され得る。本発明の種々の局面の原理およびその好ましい実現例を説明する基本として、図示のためにどちらかと言えば単純なシステムのアーキテクチャが選択されている。
導体６７はアレイ部分６６内の回路の信号出力を示しており、パッケージの外部ピンに接続される。同様に、いくつかの外部パッケージピンが回路への入力ライン６８に接続される。その代わりに、ライン５５等の外部接続は、その機能がそれぞれの入力−出力回路の構成の際に設定されて、双方向であってもよい。導体６９および７０はアレイ６０のそれぞれ行および列導体の延長部である。これらのオプションの延長部によって、単一のチップでもまたは複数のチップでも、単一のパッケージ内でもまたは別個のパッケージ内でもさらにシステムを拡張することができるように、他のアレイの同様の導体との接続を可能にする。
領域６６内に含まれ得る論理ユニットのタイプは多数ある。ここで説明されている特定の簡略化された例では、２つのタイプの論理ユニットが用いられており、この双方とも構成可能である。その第１のものは、２つの入力および１つの出力を備えたルックアップ機能を有する論理ゲートであり、ゲートの機能はＯＲ、ＡＮＤ、ＮＯＲ、排他的ＯＲ等の標準的なゲートタイプとして構成可能である。より多くの入力および／または出力を備えたもののようなより複雑なゲート構造もまた含まれる。上で挙げた機能に加えて、マルチプレクサ、トランジスタ、トライステートバッファ等を含むいかなる論理機能も実現できる。この例で示されている第２のタイプの論理ユニットは、Ｄ型フリップフロップである。好ましい論理ユニットは、４入力、１出力ルックアップ論理機能、１のフリップフロップおよびトライステートドライバを含み、以下に図２９に関して説明するとおりである。アレイ６０の部分６６内の入力−出力回路は、アレイ６０の列ラインおよび外部信号間のインタフェースをとるために適切なバッファ処理および制御部分を含む。
論理ユニットは、適切な状態をアレイ１１の関連のメモリセルにロードすることによって構成可能である。メモリアレイ１１の部分７１は、４つのメモリセルからの４つのライン７２等によってアレイ６０の領域６６内に含まれる構成可能ゲート論理ユニットのうちの１つにその出力が接続されるセルを含む。このような論理ユニットの一例は、以下に図４に関して説明する。４つの構成信号ライン７２に加えて、別のライン７３がメモリアレイ１１の別の領域７４内のメモリセルの出力を接続し、これによって構成された論理ユニット内の信号ノードがＲＡＭアレイ１１を介してアクセスされることを可能にする。
アレイ部分６６内のフリップフロップ論理ユニットはまた、ＲＡＭアレイ１１の部分７１内のメモリセルの状態によって構成され、この状態はライン７５を介して伝えられる。ＲＡＭアレイ１１の別の部分７６は、フリップフロップ論理ユニットの状態、それを行なう信号がメモリセルからライン７７を介してフリップフロップ論理ユニットに伝えられるようにする目的のために書込まれ得るメモリセルを含む。部分７６内のメモリセルは、その接続または機能を構成するのとは異なり、アレイ部分６６内の論理ユニットの動作の制御を与える。
同様に、アレイ６０の部分６５内の個々のスイッチングトランジスタは、ＲＡＭアレイ１１の領域７８内の関連のメモリセルの１つの状態によってオンまたはオフ状態になるように制御される。ライン７９が、これらのメモリセルのうちの４つの状態をアレイ６０の部分６５内の４つのそれぞれのスイッチングトランジスタとやり取りするように図１に示されている。
電気導体の別個の行および列の２つのアレイ１１および６０は、図１においてそれらの別個の機能を示すように別個に示されている。アレイ６０は、その状態がアレイ１１内の個々のメモリセルの内容によって制御される多数のスイッチングトランジスタを含む。しかしながら、これらの２つのアレイは、本発明に従えば、半導体基板の共通の領域にわたって互いに重ね合わせられる。この組合せの異なる部分のレイアウトは、その概念が図２Ａ−５に示される。
スイッチングセルおよび構成可能な論理セルアレイ
図２Ａは、集積回路表面にわたって、平面図で、領域６５（図１）内のクロスポイントスイッチの４つの隣接するセルおよびアレイ１１の部分７８内にあるそれらの関連する制御メモリセル８１−８４（図２Ａ）を示す。これらのメモリセル８１−８４の各々の状態は、それぞれのスイッチングトランジスタ８５−８８の各々が導電状態となるか否かを制御する。メモリ素子の各々は、その導体のアレイを介してプログラム可能であり、図２Ａにおいて列導体Ｍ１およびＭ２と行導体Ｍ３およびＭ４とを含むように示される。図２から明らかなように、メモリ素子８１−８４の各々は、これらが読出、書込およびリフレッシュのために個々にアドレスされ得るように、これらの列導体のうちの１つと行導体のうちの１つに接続される。
図２Ａのスイッチングネットワークは、列導体Ｓ１およびＳ２と行導体Ｓ３およびＳ４によって形成される。図２Ａより、スイッチングトランジスタ８５−８８の各々がこれらの列導体のうちの１つと行導体のうちの１つに接続されることが認められるだろう。交差する行および列導体間の接続は、これらの導体に接続されるスイッチングトランジスタのゲートにエネルギを与えることによってなされる。
図２Ａの例では、双方のアレイからの導体の行、すなわち導体Ｓ３、Ｍ３、Ｓ４およびＭ４が、集積回路構造内で単一の金属層で形成される。同様に、列導体Ｍ１、Ｓ１、Ｍ２およびＳ２が、第１の金属層から絶縁されて第２の金属層上に形成される。このように、アレイ１１および６０（図１）の各々の導体は、集積回路構造における２つの金属層の各々において組合される。図２Ａに示される４つのクロスポイントスイッチングセルの各々は、このように２つの列ラインおよびそれにわたる２つの行ラインを有する。既存のＤＲＡＭ技術の簡略さおよびコンパクトさのために、各メモリセル８１−８４は非常に小型であり、そのため図２Ａの４つの組合されたセルの各々も非常に小型である。まさに、これらのセルの各々をいかに小さく形成できるかという制限は、金属導体のピッチの制限である。したがって、各スイッチングセルが占める領域の量を低減するためには、第３および第４の金属層をも形成して図２Ａの導体をさらに縦方向に積層することが望ましいかもしれない。
図２Ａに示されるスイッチングアレイのタイプは、アレイ６０の部分６５にわたって延在されれば、フルのクロスポイント（クロスバー）スイッチを与える。すなわち、任意の列導体を任意の行導体に接続することができる。したがって、構成される論理ユニット間で信号を伝えるようにスイッチング部分６５から延在する列導体に接続される、アレイ６０の領域６６内の論理ユニットは、多数の行導体を介して他のいかなる列導体にも接続され得る。これは、論理ユニットの計画される配線を実現する際に最大の柔軟性を与え、したがってこのような接続をなすために個々のメモリセルにロードされるべき値を決定する複雑さを軽減するのに所望である。
しかしながら、フルのクロスポイントスイッチングネットワークは集積回路上の大きな領域を必要とし、この領域は部分６５内の行導体の数を列導体の数よりも少なくすることによって、または他の何らかの適切な配置によって適切な状況で低減できる。このような低減は、一般に、特定の回路を形成するために論理ユニット間ルート付経路を設計することがより難しくなり、時間を消費することを意味している。
上述のフルのクロスポイントスイッチングアレイのある応用例では、列および行導体のいくつかまたはすべてを分離されたセグメントに分断することができることが望ましいかもしれない。しかしながら、２つ以上の信号をその別個のセグメントで伝達するために単一の導体を利用することができるので、フルのクロスポイントスイッチングネットワークが設けられないときには、このことは特に望ましい。このような回路のレイアウトは図２Ｂに示され、これは図２のレイアウトの変形例として示されており、同じ参照番号で特定されるすべての要素はダッシュ記号（′）が加えられている。行および列導体をともに選択的に相互接続するトランジスタ８５−８８（図２Ａ）の代わりに、トランジスタ８５′−８８′が種々の行および列導体の経路において接続される。このような導体の各々は、メモリセルを制御するそのトランジスタスイッチにストアされた値に依存して、１つとして維持されるか、または２つのセグメントに分離される。
本発明はまた、フルクロスポイント接続性が与えられない、市場で入手可能なＦＰＧＡにおいて用いられる他の種々の導体接続配置を実現するのにも用いることができる。その一例は３つ以上の対の導体間の接続のいかなる組合せをも形成する態様でプログラムされ得るいくつかの個々のスイッチングトランジスタを含むスイッチングネットワークである。このような応用例では、このようなネットワークの各スイッチングトランジスタは、ＤＲＡＭアレイの関連の記憶セルの内容によって制御される状態を有する。
図３Ａを参照して、アレイ６０（図１）の部分６６内に含まれる論理ユニットの一例が示される。簡略にするために、構成可能な論理ゲートは２つの列導体上に支持される２つの入力ＩＮ０およびＩＮ１と、別の列導体によって支持される単一の出力信号ＯＵＴとを有する。信号導体はアレイ６０のクロスポイントスイッチ部分６５に延在し、そこでスイッチングネットワークを介して領域６６内の他の論理ユニットに接続される。列導体Ｍ５、Ｍ６およびＭ７は、行導体Ｍ８およびＭ９と同様に、メモリアレイ１１の一部である。別の行導体Ｏ１は、メモリセル１１の可観察アレイ部分７４内にある。
図３Ａに示される単純な論理回路の機能は、ＲＡＭアレイ１１（図１）の４つのメモリセル８９−９２の内容によって構成される。この機能は、図３Ｂのブロック回路図に示され、これも同じ参照番号を用いている。効果的に、列導体ＩＮ０およびＩＮ１におけるデジタル入力信号の４つの可能な組合せが図示されるマルチプレクサ回路５６を動作させ、ＯＵＴ導体において与えるためにメモリセル８９−９２のうちの１つの内容を選択する。回路がＯＲ、ＡＮＤまたは他の何らかの論理機能として機能するかどうかは、これらの４つのメモリセルの内容に依存する。図示される２つの入力よりも多い数の入力を収容する論理ユニットは、その機能を構成するのにより多くのメモリセルを用いる。たとえば、図３Ｂを参照することによってわかるように、好ましい４入力（図示される入力ＩＮ０およびＩＮ１と図示されないさらなる入力ＩＮ２およびＩＮ３）論理ユニットは、合計１６までのメモリセル間でスイッチングできるように容量が増大されたマルチプレクサ５６を用いる。図３Ｂの例の論理ユニットを実現するのに用いられている技術の代わりに、メモリセルの２次元アレイにおいて論理ルックアップテーブルをストアする技術を用いてもよいが、好ましくはない。
図３Ｂのメモリセル８９−９２の各々はバッファ９３−９６のうちの１つを駆動することが認められる。図２Ａおよび２Ｂのスイッチングネットワークの例のようにメモリセルをスイッチングトランジスタに直接接続するのではなく、これらがＤＲＡＭタイプである場合には各メモリセルとともに電流源を与えることが必要である。図示されており、かつ以下に説明するように、このようなメモリセルから電流が引出すとセルにストアされた電荷をたちまち失い、その状態を素早く変え得る。したがって、出力電流が要求される各ＤＲＡＭセルにストアされた電荷がバッファに接続され、メモリセルにストアされた電荷のレベルに依存して、２つのレベル間でバッファの出力電流を制御する。
本発明の可観察特徴もまた、図３Ａに示されており、出力列導体ＯＵＴとメモリアレイ列導体の１つＭ７との間に接続されたスイッチングトランジスタ９７をもって実現される。トランジスタ９７は、ＲＡＭアレイ行ラインＯ１上の電圧に依存して、導電状態にされるか、またはされない。したがって、行ラインＯ１が行デコーダ１３（図１）を介してアドレスされると、図３Ａの回路の出力は列ラインＭ７に接続される。これによって、ＲＡＭアレイ１１を介したこの出力の選択的な観察または監視が可能になる。このようなアレイの簡単なランダムアクセス可能性のために、構成される回路の内部ノード上の信号は簡単にアクセスされ、観察され得る。
図４は、アレイ６０の部分６６内（図１）で用いられ得る別のタイプの論理ユニット、すなわちＤ型フリップフロップを示している。フリップフロップ回路９８はそのＱ出力がＯＵＴ列導体に接続されており、そのＤ入力はＤ列導体に接続される。フリップフロップ９８へのクロック入力は、ＣＬＫとして識別される別の列導体から入来する。フリップフロップ９８をプリセットするかまたはクリアする信号は、図示される論理素子を介してＰＲＥ／ＣＬＲとして示される別の列導体から与えられる。ＰＲＥ／ＣＬＲ列導体上の活性信号によってフリップフロップ９８がそれ自体をプリセットするかまたはクリアするかは、メモリセル１の状態によって決定され、これは図示される種々の論理素子およびインバータ４を介してクリアおよびプリセット信号を条件づける。
それぞれバッファ５および６を駆動する２つの付加的なメモリセル２および３は、メモリセル１の内容によって構成セットに影響を与えることなくフリップフロップ９８をクリアされた状態またはプリセット状態にさせることができる。メモリセル２および３はともに、ＲＡＭアレイ１１の制御性部７６の行導体Ｃ１に接続される。これらのメモリセル２および３にはランダムにアクセスすることができ、フリップフロップ９８の動作を制御する必要がある場合には、それらのメモリセルの内容を変えることができる。図に示されるように、共通の行（ワード）導体に接続される制御性メモリセルの代替例として、これらのメモリセルを構成論理メモリセルの間に散在させることができる。
図２Ａ〜図４の例示的な回路によって行なわれる構成機能および制御性機能には相違点がある。構成メモリセルにストアされたビットは、信号がそこを介して伝達される回路を形成する接続を確立するか、または、回路がいかにして所与の信号に応答するかという条件を確立する。図２Ａおよび図２Ｂの回路におけるメモリセルの状態によって、直接回路接続が確立される。図３Ａの回路におけるメモリセルの状態によって、その入力と出力との間での論理転送機能が確立される。図４のメモリセル１の状態が、回路がＰＲＥ／ＳＥＴラインの活性信号に対して特定の方法で応答する条件となる。一方、制御性メモリセルにストアされたビットによって、確立された回路内の信号の値が設定される。たとえば、図４のセル２および３に書込まれたビットによって、フリップフロップ９８は予め定められた状態にされ、これによって導体ＯＵＴ上のその出力信号の状態が制御される。
図４の回路はまた、可観測性機能を含む。ＦＥＴスイッチ９９は、フリップフロップ９８の出力をメモリアレイ列ラインＭ１３に相互接続する。ＦＥＴ９９のゲートは、ライン８０を介してメモリ行導体Ｏ２に接続される。したがって、行Ｏ２上の信号が活性状態になると、フリップフロップ９８の出力はメモリアレイを介して読出され得る。このことは、チップ上に構成される回路をテストまたはエミュレートする際に、重要な利点となる。動作している回路の内部のフリップフロップの状態を判断できることは、重要なことである。
図３Ａおよび図４に概念的に示される例示的な回路のレイアウトによって、それぞれ可観測性トランジスタ９７および９９が別々のメモリ行ラインＯ１およびＯ２上の信号によって導通状態にされるが、それらを、１つの行ラインに応答するように組合せることもできる。実際に、多くのそのような可観測性ＦＥＴスイッチを１つの行ライン上の信号によって制御することができる。その結果、複数の内部回路ノードにおいて複数の列信号ラインを介して同時にアクセスすることができるようになる。
さらに、図３Ａおよび図４に示す例示的な回路では、それらのレイアウトにおいてメモリおよび論理回路の列導体を交互に配置していることに注目されたい。これは、すべてのメモリ列導体（たとえば図４のＭ１２）が用いられているわけではない場合でも、１つの論理ユニットに接続されていないメモリ列導体が別の論理ユニットに接続されるため、通常は最も便利な構成である。
図５は、アレイ６０の領域６６（図１）において繰返すことができるタイプの入／出力回路のためのレイアウトを概念的に示している。導体５５は、図５の回路の外側からのＣＯＮＴ．ＩＮ列ライン上の制御ビットの値に応答して、チップ上に構成された回路への入力または出力としての役割を果たすことができる回路チップパッド７に接続される。出力回路として動作する場合、他の構成された論理ユニットからのＤＡＴＡ ＯＵＴ列導体上の信号は、パッド７に接続される列導体上に転送される。入力回路として動作する場合、パッド７上の信号は、ＤＡＴＡ ＩＮ列導体に転送され、チップ上の他の構成された論理回路によって用いられる。
出力を与えるために用いられる場合、メモリセル８および９は、図５の回路に主要な構成情報を与える。メモリセル８の内容によって、回路は、その他方の入力がＤＡＴＡ ＯＵＴ信号である排他的ＯＲゲート１０に一方の入力を与えることによって、ＤＡＴＡ ＯＵＴ列導体上の信号の特定の極性を受入れるように構成される。ゲート１０は、マルチプレクサ１２を介して出力トランジスタ１４および１６のゲートを制御する。トランジスタ１４および１６は、直列回路において、電源電圧を介して付加的なトランジスタ１８および２０に接続される。したがって、ＤＡＴＡ ＯＵＴ導体上の信号の値は、パッド７が接続される列導体に接続されるライン２２におけるこの直列トランジスタ回路の出力を、ゲート１０およびマルチプレクサ１２を介して駆動する。
しかしながら、この出力機能は、ＣＯＮＴ．ＩＮ列ライン上の制御ビットによって出力機能が指定される場合にのみ動作する。これは、マルチプレクサ２４を介してトランジスタ１８および２０のゲートに接続することによって行なわれる。これらのトランジスタがオフにされると、ライン２２上には出力が与えられないが、これらのトランジスタがオンにされると、回路がパッド７に出力を与えることができるようになる。トランジスタ２０への信号は、メモリセル９の内容に依存して、ゲートされたバッファ（gated buffer）２６によって選択的に妨げられる。これにより、その後、ＣＯＮＴ．ＩＮ列導体上の信号がトランジスタ１８をオンにさせる一方メモリセル９のビットがトランジスタ２０をオフにする場合に、出力２２を開コレクタ出力として構成することができるようになる。
メモリセル２８および３０は、出力回路に制御性機能を与える。マルチプレクサ１２は、メモリセル３２の構成ビットに応答して、ＤＡＴＡ ＯＵＴ列導体における実際の信号の代わりに、メモリセル２８の内容を、出力として与えるべき信号として選択する。同様に、マルチプレクサ２４は、メモリセル３４の構成ビットに応答して、ＣＯＮＴ．ＩＮ列導体上の実際の制御信号の代わりに、メモリセル３０の内容を制御信号として代用することができる。
図５の回路を入力回路として動作させる必要がある場合、ＤＯＮＴ．ＩＮ導体上の制御信号は、トランジスタ１８および２０をオフ（非導通）状態に維持するように設定されるか、または、マルチプレクサ２４がトランジスタ１８および２０をオフにするようにメモリセル３０の内容を選択する。その後、パッド７上のいかなる信号も排他的ＯＲゲート３６およびマルチプレクサ３８を介してＤＡＴＡ ＩＮ列導体に通過し、他の構成された論理ユニットへの入力信号として用いられる。メモリセル４０の構成ビットによって回路は入力信号の極性に適合される。構成メモリセル４４の内容に応答して、そのような実際の入力信号の代わりに、メモリセル４２の制御性ビットを代用してもよい。
トランジスタ４６、４８、５０および５２によって、図５の回路内のある導体上の信号が観測可能となる。これらのトランジスタの各々は、メモリ行導体Ｍ２２上の信号によって導通状態または非導通状態にされる。これらのトランジスタが導通状態であるとき、ＤＡＴＡ ＯＵＴ導体上の信号はメモリ列導体Ｍ１５に接続され、ＣＯＮＴ．ＩＮ導体上の制御信号はメモリアレイ導体Ｍ１６に接続され、パッド７上の信号はメモリ導体Ｍ１７に接続され、ＤＡＴＡ ＩＮ導体上の入力信号はメモリ導体Ｍ１８に接続される。この構成により、メモリ列導体Ｍ１５、Ｍ１６およびＭ１７は、それらに接続されるメモリセルにアクセスしかつ回路の導体上の信号を集積回路チップに外側からそれらを介して観察できるようにするために、異なる時間に用いられる。
メモリセル設計
種々の異なるタイプのＤＲＡＭベースのメモリセルを図１〜図５の構造に用いることができる。ここでは、先行技術のＤＲＡＭメモリセルについて議論する。
図６は、先行技術のＤＲＡＭメモリセル１０１の概略図である。メモリセル１０１は、そのゲートが行ライン１０５に接続されかつそのソースが列ライン１０７に接続されるアクセストランジスタ１０３を含む。アクセストランジスタ１０３のドレインは容量性エレメント１０９に接続される。この容量性エレメントは典型的には溝（trench）キャパシタから形成される。
行ライン１０５および列ライン１０７は、通常、メタライゼーションステップで形成される金属線である。ＤＲＡＭメモリシステムでは、容量性エレメント１０９は、基板へのリークのため電荷を損失する。この理由のため、キャパシタ１０９の値を周期的にリフレッシュする必要がある。リフレッシュ動作では列ライン１０７は、論理「１」に対応する電圧と論理「０」に対応する電圧との間の電圧値にプリチャージされる。典型的には、５ボルトが論理「１」に対応し、０ボルトが論理「０」に対応し、プリチャージ電圧は２．５ボルトである。以下に述べるように、本発明のＦＰＧＡチップでは、論理「１」の場合に、より少ない電圧を用いてもよいことがわかる。典型的には、列ライン１０７をプリチャージするのに約５０ｎｓかかる。列ライン１０７をプリチャージした後、行ライン１０５の電圧はハイに設定され、アクセストランジスタ１０３をオンにする。
読出期間およびライトバック期間の間のＤＲＡＭセル１０１の動作は、図７に関して最もよく説明される。図７は、メモリセル１０１のリーク、読出および書込の期間の間の論理「１」および論理「０」に関する図６のメモリセルのキャパシタでの電圧のグラフである。このグラフの時間のスケールと図１２、図１４、図１６、図１７、図１９、図２０、図２２および図２３のグラフの時間のスケールは同じ比率では示されていない。リーク期間は、読出または書込期間よりもはるかに長い。リーク期間またはキャパシタ１０９のリフレッシュとリフレッシュとの間の最も長い期間は、例示的には約４ミリ秒である。図６のメモリセル１０１のキャパシタ１０９における電圧は、図７において、論理「１」の場合に関しては連続的なラインとして示され、論理「０」の場合に関しては点線で示されている。図７に示されるように、リーク期間の間のキャパシタ１０９での電圧は、論理「１」の場合はゆっくりと低下し、論理「０」の場合にはゆっくりと上昇する。このように電圧が変化するのは、キャパシタにおける電荷が基板を介してリークするためである。ＤＲＡＭメモリセル１０１のライン１０７のプリチャージは、図７のグラフには示していない。このプリチャージ期間は、読出期間の直前に起こる。
読出期間が始まると、アクセストランジスタ１０３がオンにされる。論理「１」の場合、キャパシタ１０９からの電荷は列ライン１０７に向かい、論理「０」の場合、列ライン１０７からの電荷がキャパシタ１０９に向かう。列ライン１０７における電圧のわずかの変化も列１０７に取付けられたセンスアンプ（図示せず）によって感知される。読出期間は、典型的には約３０ｎｓかかる。
このセンスアンプは、キャパシタ１０９に論理「１」がストアされたのか論理「０」がストアされたのかを判断することができる。書込期間の間、キャパシタ１０９にストアされた値は、列ライン１０７を介してキャパシタ１０９に書戻される。キャパシタの値は、論理「１」の場合には５ボルトにリフレッシュされ、論理「０」の場合には０ボルトにリフレッシュされる。読出および書込期間の後、行ライン１０５上の値はローに設定される。
ＤＲＡＭメモリセルでは、典型的には、メモリセルの１つの行全体が同時に読出されかつ書戻されるように、１つの行が一度にリフレッシュされる。これは、事実上、許容可能な最も長いリーク期間の間に行ラインの各々をリフレッシュしなければならないことを意味する。許容可能な最も長いリーク期間が４ミリ秒でありかつ２５６の行があるとすると、１５．６マイクロ秒毎に１つの行をリフレッシュしなければならない。メモリセルの行のプリチャージ、読出および書込を行なうのに１１０ナノ秒かかるため、行をリフレッシュするのにメモリセル１０１のようなメモリセルのアクセス時間の２％未満の時間が必要であろう。
図１〜図５に示すメモリセルのようなＤＲＡＭベースのメモリセルを用いる第１の態様を以下に説明する。図８は、２つのライン１１９および１２１を相互接続するスイッチ１１７に接続される容量性エレメント１１５およびアクセストランジスタ１１３を含むメモリセル１１１を示す、本発明の一実施例の概略図である。図８はまた、メモリセル１１１のアクセストランジスタ１１３に接続される列ライン１２３および行ライン１２５を示す。メモリセル１１１およびスイッチ１１７を、図２Ａに示すメモリセルおよびスイッチとして用いてもよい。再び図８を参照して、メモリセル１１１の特性は図６のＤＲＡＭメモリセル１０１の特性と類似している。図８のメモリセル１１５が非常に高いインピーダンスを有するトランジスタ１１７のゲートに接続されるため、リーク期間、書込期間および読出期間の間のキャパシタ１１５での電圧を図７のグラフで示すことができる。キャパシタ１１５の電圧が、論理「０」の場合に関してはトランジスタ１１７の低スイッチング電圧（ＶIL）を超えて上昇する、または論理「１」の場合に関してはトランジスタ１１７の高スイッチング電圧（ＶIH）を下回る場合の読出および書込期間の間に問題が生じる可能性がある。いずれの場合にも、スイッチングトランジスタ１１５の状態は不正確であり、そのため、相互接続ライン１１９および１２１上のいかなる信号の値も不正確である。この理由のため、ＦＰＧＡチップにおいて構成データビットを保持するためまたは相互接続スイッチを制御するために、メモリセル１１１のようなＤＲＡＭメモリセルを用いることは非実用的であると考えられた。典型的には先行技術のＦＰＧＡチップは、リフレッシュを必要としないＳＲＡＭメモリセルを用いている。
ＦＰＧＡ上に配置するまたはエミュレートするべき回路のタイプを制限すれば、図８に示す回路をＦＰＧＡに用いることも可能である。そのような制限の１つは、ＦＰＧＡチップに配置するべき回路が、システムクロックによってクロックされるフリップフロップを用いることによるような同期的な態様でのみ情報を維持することである。非同期的に情報をストアする回路の一例は、システムクロックを用いずに入力に送り戻す出力を有する組合せ論理である。
情報を非同期的にストアする回路がメモリ１１１を用いてＦＰＧＡに配置されると、これらの非同期回路にストアされた情報は、メモリセル１１１のリフレッシュの間にキャパシタ１１５が読出されると破壊される。しかしながら、ＦＰＧＡに配置された回路における情報がシステムクロックによってクロックされるフリップフロップにストアされると、どの情報も失われないように、メモリセル１１１のようなメモリセルにおけるキャパシタのリフレッシュの時間を決めることができる。
図９は、図８に示すメモリセル１１１を用いるのに必要なインターロック回路１２９およびＦＰＧＡ上のエミュレートされた回路の一部分を示すブロック図である。ＦＰＧＡ上に配置された回路の一部分であるフリップフロップ１３３および１３５にシステムクロックを送る場合、システムブロッククロックリクエストブロック１２７がインターロック回路１２９にリクエストを送る。さらに、行をリフレッシュする必要がある場合、リフレッシュリクエスト回路１３１によってインターロック回路１２９にリフレッシュリクエストが送られる。インターロック回路１２９は、たとえばシステムクロックによってフリップフロップ１３５がデータを入力する前に信号をフリップフロップ１３３からフリップフロップ１３５に送ることができるように、システムクロックリクエストとリフレッシュリクエストとを調停する。システムクロック信号が送られる前の最も長い遅延時間に対応する期間には、リフレッシュ信号をフリップフロップに送ることはできない。２つのフリップフロップの間の最も長い信号遅延時間は、５０〜２５０ナノ秒が可能である。論理ブロック１３３と論理ブロック１３５との間の信号は、スイッチおよび構成可能論理ブロックセクション１３７を介して送られる。スイッチおよび構成可能論理ブロックセクション１３７は、図８のメモリセル１１１のようなメモリセルで構成されるＤＲＡＭ制御ビット１３９の制御下にある。再び図９を参照して、ＤＲＡＭ制御ビット回路１３９およびＤＲＡＭ制御ビットの値が行のリフレッシュのために不確かな状態であれば、論理ブロック１３５には正しい信号は送られないかもしれない。インターロック回路１２９は、競合がない場合、リフレッシュ回路１４１またはシステムクロック１４３に信号を送る。
図１０は、図８に示すメモリセルを用いる際の制限を説明するために用いられるタイミング図である。リフレッシュ信号ラインは典型的には１１０ナノ秒の長さのリフレッシュを示している。この行のリフレッシュは、典型的には１５．６マイクロ秒毎に１回起こるであろう。行のリフレッシュの後、システムクロックは、フリップフロップとフリップフロップとの間の最も長い遅延時間に等しい期間の間トリガしないであろう。なお、時間Ａでの行のリフレッシュと時間Ｂでのクロック遷移との間の時間は、最も長い遅延時間である５０〜２５０ナノ秒よりも長い。オプションとして、時間Ｄでの立下がりの遷移の際にシステムクロックがトリガされると、時間Ｃでのリフレッシュ信号と時間Ｄでのクロックトリガとの間の時間は、フリップフロップとフリップフロップとの間の最も長い遅延時間よりも長い。なお、クロック遷移とクロック遷移との間に行のリフレッシュが複数回生じることが可能である。さらに、行のリフレッシュとリフレッシュとの間に複数回のクロック遷移が起こることが可能であろう。回路情報がフリップフロップに含まれるため、図９に示すＤＲＡＭ制御ビット１３９が不確かな状態である場合、信号がフリップフロップ１３３からフリップフロップ１３５に移動するために十分な時間が与えられる限り、どの情報も破壊されない。なお、図８のメモリセル１１１のようなＤＲＡＭベースのメモリセルは、図９のフリップフロップ１３３および１３５の非同期入力に接続してはならない。
ＦＰＧＡチップにおいて電荷蓄積メモリセルを用いるための第２の好ましい態様は、基本的なＤＲＡＭメモリセルに対する変形例を作ることである。図１１Ａ、図１３Ａ、図１３Ｂ、図１５、図１８および図２１は、図１〜図５の回路に用いることができる電荷蓄積メモリセルを示している。以下に説明するように、これらのメモリセルは、メモリセルのリフレッシュの間スイッチまたはドライバエレメントの状態情報を維持する。たとえば、メモリセルの読出および書込部分のリフレッシュの間、これらのメモリセルがスイッチのゲートに接続される場合、ゲートの電圧は論理「１」の場合に関してはＶIHを上回るように維持され、論理「０」の場合に関してはＶIL未満に維持される。このようにすれば、スイッチは、メモリセルのリフレッシュの間、状態を不慮に変えることがない（すなわち、ソースとドレインとの間を導通状態にさせることからソースとドレインとの間を非導通状態にすることがなく、その逆もない）。
図１１Ａは大きな容量素子１４７を備えたメモリセル１４５を用いたこの発明の実施例の概略図である。この図はメモリセル１４５、専用接続１５２およびスイッチ１５５からなるスイッチングセル１５０を示す。専用接続１５２はメモリセル１４５とスイッチ１５５とを一意的に接続し、これらの素子の接続のみに排他的に用いられる。示された実施例では、専用接続１５２はハードワイヤの多結晶シリコンの接続である。メモリセル１４５はスイッチ１５５と近いので、単一の専用接続１５２が望ましい。
スイッチングセル１５０は相互接続または信号線１５４および１５６の付近にある。スイッチングセル１５０のスイッチ１５５はメモリセル１４５の記憶状態によって制御され、相互接続線１５４および１５６の間に接続される。メモリセル１４５はスイッチ１５５の制御のために記憶状態をストアする。メモリセル１４５は蓄積された電荷を用いて記憶状態をストアする型のものであって、これは時間の経過とともに放電し、リフレッシュを必要とする。図８、１３Ａ、１３Ｂ、１５、１８、２１および２４に示されたメモリセルもまたこの型のものである。一般に、電荷をストアするために容量素子を用いる集積回路上のメモリセルはこの型のものである。図１１Ａを参照して、メモリセル１４５は以下で説明されるリフレッシュにおいてメモリセル状態を読出しかつメモリセル状態をメモリセル１４５に再書込する回路に接続されている。このリフレッシュ回路は行ライン１５１と列ライン１４９とを含む。ＤＲＡＭメモリに特に用いるためのさまざまなリフレッシュ回路が技術分野において公知である。
通常、ＤＲＡＭメモリセルにおいて、容量素子はメモリセルからの読出と書込ができるだけ迅速に行なわれるように、小さく保たれる。ＤＲＡＭセルの容量素子が小さく保たれているため、ＤＲＡＭメモリセルのリフレッシュの間に、容量素子の電圧は図７に示されるようにプリチャージ電圧に達する。大きなキャパシタ１４７はメモリセル１４５の読出の間メモリで制御されたスイッチの状態を維持する。より大きなキャパシタ１４７を用いることの利点が図１１Ｂで見てとれるであろう。
図１１Ｂはプリチャージ回路１６１および列ライン１４９’ならびに容量性素子１４７’を含むメモリセル１４５に接続された固有の容量Ｃ1を示す概略図である。列１４９’に接続されたプリチャージ回路１６１は列ライン１４９’をプリチャージ電圧、２．５ボルトまでプリチャージする。次にプリチャージ回路１６１内のトランジスタ１６３がオフになる。読出の間に行１５１’がハイになると、トランジスタ１５３’はオンとなり、電荷が容量Ｃｓを有するキャパシタ１４７’と列ライン１４９’の固有の容量Ｃ１との間に分配される。Ｑ＝ＣＶであるので、メモリセル１４５’においてより大きな容量Ｃｓが用いられると、キャパシタ１４７’から列ライン１４９に移動する電荷のための電圧の降下または上昇が減じられる。Ｃｓの値はＣ1に対して、トランジスタ１５５’の状態が読出期間の間に変わらないように選択することができる。
図１２は図１１Ａのキャパシタ１４７の電圧のグラフであって、リーク、読出および書込期間の間の論理「１」および論理「０」のこのキャパシタの電圧を示す。例示の目的で、図１２、１４、１６、１７、１９、２０、２２および２３において、信号は０から５ボルトの範囲で変化するように示される。この発明のメモリセルは０から３ボルトの信号の範囲を有するように設計することもでき、また如何なる所望の電圧範囲で設計することもできる。また、これらの図のすべてにおいて、破線は論理「０」の場合に対応し、実線は論理「１」の場合に対応する。
再び図１２を参照して、読出期間１６３において、論理「１」の場合の電圧はＶIHより上に維持され、論理「０」の場合の電圧は電圧ＶILより下に維持される。こうして、スイッチのトランジスタ１５５の状態が読出期間１６３と書込期間１６５との間維持される。図１１ｂにおいて、
図１２を参照して、書込期間１６５の長さは典型的なＤＲＡＭメモリセルの書込期間の長さより拡張する必要があることに注目されたい。書込期間はより大きなキャパシタ１４７が用いられているために、拡張しなければならない。書込期間１６５が拡張されるため、メモリのリフレッシュに用いられる時間のパーセンテージも増加させる必要がある。この増加が可能なのは、先行技術のＤＲＡＭメモリのリフレッシュサイクルはメモリアクセス時間全体の僅か１ないし２％を含むのみだからである。典型的には、ＤＲＡＭメモリはアクティブメモリであって、その行リフレッシュ時間はできる限り小さく保つ必要がある。図１１Ａのメモリセル１４５はアクティブメモリとしては用いられていないので、この発明のこのまたは他のメモリセルの行のリフレッシュのためにメモリによって用いられる時間のパーセンテージはかなり増加させることができる。
図１３Ａは抵抗素子１６９が容量素子１７１とアクセストランジスタ１７３との間に位置づけられた、メモリセル１６７を示すこの発明の実施例の概略図である。この抵抗素子１６９と以下で説明される他のメモリセルの抵抗素子とは好ましくは抵抗トランジスタである。容量素子１７１は図１１Ａに示されたキャパシタ１４７のような大きなキャパシタであってもよく、または小さなキャパシタでもよい。再び図１３Ａを参照して、抵抗素子１６９を用いることで、キャパシタ１７１の読出が遅くなり、キャパシタ１７１の値はキャパシタ１７１の電圧がスイッチングトランジスタ１７５のトリガ電圧ＶIHまたはＶILに達する前に読出される。
図１３Ｂは列ライン１８１’とアクセストランジスタ１７３’との間に位置づけられた抵抗素子１７９を示す、この発明の実施例の概略図である。この位置に配置された抵抗素子１７９もまた図１３Ａに示された抵抗素子１６９と同じ効果を有する。
図１４はリーク、読出および書込期間の間の論理「１」または「０」についての、図１３Ａのキャパシタ１７１または図１３Ｂのキャパシタ１７１’の電圧のグラフである。読出期間１８３の間に、論理「１」の場合のキャパシタ１７１または１７１’の電圧は電圧ＶIHより上に維持され、論理「０」の場合に、電圧ＶILより下に維持されることに注目されたい。この実施例において、抵抗１６９または１７９のために読出がゆっくりと進むため、書込期間が始まる前に容量素子１７１または１７１’と列ライン１８１または１８１’との間に転送される電荷の量が少ない。転送される電荷の量が少ないため、容量素子１７１または１７１’での電圧の変化は小さい。
ＲＣ定数が増加するため、読出期間１８３および書込期間１８５の長さが拡張される。ＲＣ定数が増加するのは抵抗素子１６９および１７９のためである。読出および書込期間が増加するため、リフレッシュサイクルに非常に多くの時間が必要となる。
図１５は２のキャパシタ、すなわち、抵抗素子１８９で分離されたメモリセル１８７のキャパシタＡおよびＢを示す、この発明の別の実施例の概略図である。このメモリセル１８７はまたアクセストランジスタ１９１を有する。抵抗素子１８９とキャパシタＢとはリフレッシュにおいてメモリセルの状態の値がキャパシタＡから読出される間に、メモリセル１８７の状態を維持するのに用いられる。キャパシタＢの電圧がスイッチングトランジスタ１９３に印加されることに注目されたい。
図１６はリーク、読出および書込期間の間の論理「１」または論理「０」についての、図１５のメモリセルのキャパシタＡの電圧のグラフである。読出期間１９５の間、キャパシタＡの値が読出され、キャパシタの電圧はライン１９４上のプリチャージ電圧に近づく。書込期間１９７の間、正しい電圧がキャパシタＡに書戻される。
図１７はリーク、読出および書込期間の間の論理「１」または論理「０」についての、図１５のメモリセル１８７のキャパシタＢの電圧を示すグラフである。読出期間１９５’の間、キャパシタＢの電圧は論理「０」の場合には電圧ＶILを越えて上昇することはなく、また論理「１」の場合には電圧ＶIHＩＨより下がることはない。これはキャパシタＢがキャパシタＡから抵抗素子１８９によって分離されているからである。抵抗素子１８９はキャパシタＡからＢへの電荷の転送を遅くする。キャパシタＡおよびキャパシタＢの電圧をその元々の値に書戻すのには、拡張された書込期間１９７’が必要であることに注目されたい。たとえば、この書込期間は４００ｎｓである。キャパシタＡのサイズは通常のＤＲＡＭメモリセルにおいて用いられる容量素子のそれよりも僅かに小さくてもよい。なぜならキャパシタＢの容量がいくらかキャパシタＡの電圧にいくらか影響するからである。
図１８は漏洩ダイオード１９９によって分離されたキャパシタＡおよびＢを示す、この発明のさらに別の実施例の概略図である。漏洩ダイオード１９９は抵抗素子と平行なダイオードとして概略的に示される。メモリセル２０１はキャパシタＡおよびＢが抵抗素子のみで分離されているとした場合に、キャパシタＢへの論理「０」の書戻しがキャパシタＢへの論理「１」の書戻しよりも時間をとる場合に用いられる。ダイオードはキャパシタＢへの論理「０」の書込の速度を増す。なぜならもしキャパシタＢの電圧がキャパシタＡの電圧よりも０．６ボルト大きければ、漏洩ダイオード１９９がオンするからである。もしキャパシタＢへの論理「１」の書込がより時間をとる場合には、逆方向を向いた漏洩ダイオードを用いることもできる。
図１９はリーク、読出または書込期間の間の論理「１」または「０」についての、図１８のメモリセル２０１におけるキャパシタＡの電圧を示すグラフである。キャパシタＡは図１６で説明されたのと同様に読出されリフレッシュされる。
図２０はリーク、読出および書込期間の間の論理「１」または論理「０」についての図１８のメモリセル２０１のキャパシタＢの電圧を示すグラフである。論理「０」の場合に、漏洩ダイオードがキャパシタＢの電圧が電圧ＶILより上昇することを防ぎ、論理「１」の場合にキャパシタＢの電圧が電圧ＶIHより下がるのを防止することに注目されたい。書込期間２１３’において、キャパシタＢの電圧は論理「０」の場合には論理「１」の場合にキャパシタＢの電圧が５ボルトに達するよりも早く０ボルトに達する。ダイオード１９９を用いることで、論理「０」の書戻しがより時間をとるはずの非対称のプロセスを補償する。論理「１」の書戻しがより時間をとるような非対称のプロセスを補償するために、逆方向を向いたダイオードを用いることもできる。
図２１は逆方向のバイアスされた２組のダイオード、２１７および２１９によってキャパシタＡがキャパシタＢから分離されたメモリセル２１５を示す、この発明のさらに別の実施例である。２組のダイオードを用いることで、キャパシタＢの電圧が読出期間の間に列ライン２１８のプリチャージ電圧から分離可能となる。
図２２はリーク、読出または書込期間の間の論理「１」または論理「０」についての、図２１のメモリセル２１５のキャパシタＡの電圧を示すグラフである。キャパシタＡの電圧が、一連のダイオード２１７および２１９によってスイッチ２１９から分離できることに注目されたい。
図２３はリーク、読出または書込期間の間の論理「１」または論理「０」についての図２１のメモリセル２１５のキャパシタＢの電圧を示すグラフである。論理「１」の場合、リーク期間２２０’の始めに、ライン２１８上の電圧が５ボルトまで充電されてその電圧値をメモリセル２１９に書戻しする。キャパシタＡの電圧は５ボルトまで充電され、キャパシタＢの電圧が２のダイオード電圧降下によりキャパシタＡから分離されているので、キャパシタＢの電圧は３．８ボルト（５ｖ−１．２ｖ＝３．８ｖ、ここで１．２ｖは２個のダイオードを介する電圧降下である）となる。
リーク期間２２０’の間に、キャパシタＢの電圧はたとえば３．６ボルトまで降下するが、これはたとえば３．５ボルトであるＶIHよりは依然として高い。読出期間２２１’の間に、列ライン２１８は２．５ボルトまでプリチャージされる。これは２．６ボルトよりは低いが、３．６ボルトから２．５ボルトを減じれば１．１ボルトに等しくなり、これはダイオード行２１７をオンにするのに必要な１．２ボルトよりは少ないので、読出期間２２１’の間のキャパシタＢの電圧は変化しない。書込期間の間、キャパシタＢの電圧はキャパシタＡの電圧が５ボルトに達すると迅速に３．８ボルトまで書戻しされる。
逆に、論理「０」の場合、リーク期間２２０’の始めに、電圧は１．２ボルトである。リーク期間２２０’の終りに、キャパシタＢの電圧は１．４ボルトである。１．４ボルトはたとえば１．５ボルトである電圧ＶILより低い。列ライン２１８が２．５ボルトまでプリチャージされるとき、キャパシタＢの電圧は影響を受けない。キャパシタＡの値が書込期間２２３’で０ボルトに書戻しされると、キャパシタＢの電圧は１．２ボルトまで降下する。書込期間の間キャパシタＢの電圧は列ライン２１８上のプリチャージ電圧に影響されないことに注目されたい。
図２４は２のキャパシタ２２７および２２９と２のトランジスタ２３１および２３３を有するメモリセル２２５を示す、この発明の実施例の概略図である。アクセストランジスタ２３１が行ライン２３５の電圧でターンオンされる。アクセストランジスタは行２３７上の電圧によってターンオンされる。アクセストランジスタ２３３はキャパシタ２２７の読出の間にはオンされない。メモリセル２２５への書込の間、アクセストランジスタ２３１はまず始めにオンにされ、このため列ライン２４１の電圧がキャパシタ２２７におかれる。遅延期間の後、アクセストランジスタ２３３がターンオンして、電圧値をキャパシタ２２９に書戻しする。こうして、スイッチ２４３は常に正しい状態に維持される。書込信号は行ライン２３７に接続された遅延回路２４５に送られる。
メモリセル２２５の利点は、アクセストランジスタ２３３がキャパシタ２２９を読出サイクルの間プリチャージ電圧から分離することである。書込期間の間、アクセストランジスタ２３１はアクセストランジスタ２３３より前にターンオンされ、このため読出期間のすぐ後のキャパシタ２２７の電圧値はキャパシタ２２９に達しない。こうして、トランジスタ２４３は不適切にスイッチされることがない。
図２４の実施例の欠点を図２５で見ることができる。図２５は図２４のメモリセルに用いられるメタライゼーション層を示す概略図である。２の行ライン２３５’および２３７’が必要とされるので、各メモリおよびスイッチの組合せによって必要とされるシリコンの面積が拡張される。これは現在のＤＲＡＭプロセスがメタライゼーション層によって制限されるためなおさらである。図２５は図１のランダムアクセスメモリセクション１１とクロスポイントスイッチセクション６０とに関連づけることができ、ここでメモリセルとスイッチとの組合せである各スイッチングセルによって必要とされる行ラインが付加的に必要とされる点で修正されている。
図２６は駆動素子２４９に接続されたこの発明のメモリセル２４７を示す概略図である。この図は駆動素子２４９、専用接続２５０およびメモリセル２４７を含む駆動セル２５２を示す。駆動素子２４９はインバータとして示されるが、駆動素子２４９はまた、典型的な実施例では共に接続された２個のインバータである非反転バッファであってもよい。駆動素子２４９とメモリセル２４７とは専用接続２５０で接続される。列ライン２５１と行ライン２５３とは図１５を参照して説明されたのと同様にメモリセル２４７に記憶を書込むのに用いられ得る。ここで説明された如何なるメモリセルも、図２６のメモリセル２４７として用いることができる。メモリセル２４７にストアされた状態情報は駆動素子２４９の値を設定するのに用いることができる。駆動素子２４９は図３に関して説明された様態でコンフィギュラブル（configurable）論理ブロックに接続することができる。
可視性および可観測性ライン
図２７は可観測性ラインの１ビットの概略図である。行ライン２５５と読出専用列ライン２５７とがアクセストランジスタ２５９に接続される。行２５５の電圧がハイの場合には、読出専用列２５７はＦＰＧＡチップ内でエミュレートされた回路のノード２６１の値を決定することができる。この可観測性ラインのビットは図１に示された行デコーダ１３および列デコーダ２１に接続された部分７４内にあってもよい。
図２７を参照して、列２５７と行２５５とが行および列デコーダに接続できるので、ノード２６１の値は読出専用列２５７を介して容易に読出可能である。
図２８は可観測性ラインの１ビットの概略図である。行ライン２６５と列ライン２６７とでアクセスされるメモリセル２６３は駆動素子２６９の状態をストアするのに用いることができる。メモリセル２６３は上で示されたメモリセルのいずれの型であってもよい。メモリセル２６３内のキャパシタの値は上で述べられた方法でリフレッシュされ得る。駆動素子２６９はインバータとして示されているが、たとえば非反転バッファであってもよい。駆動されるべき位置２７１はフリップフロップのリセットまたはセット等のノードである。行ライン２６５と列ライン２６７とは図１に示された制御可能部分７６において行デコーダ１３と列デコーダ２１とに接続可能である。図４はフリップフロップ９８をクリアするのにこのような方法で用いられる駆動素子５とメモリセル２とを示す。フリップフロップの状態は制御可能ビットを用いて設定することができるので、ＦＰＧＡ上に位置づけられたエミュレートされた回路のテストはより効率的に行なうことができる。なぜなら制御可能性を用いてエミュレートされた回路内の特定のノードを設定することが容易だからである。
図２９はこの発明のコンフィギュラブル論理ブロック２７３の好ましい実施例を示す概略図である。この図は制御可能および可観測性ラインを用いる利点を例示している。可観測性ビット２７５はコンフィギュラブル論理ブロック２７３の出力状態を観測することができる。観測可能ビット２７７は４個の入力の出力を観測することができる。１−出力ルックアップテーブル２７９である。可観測性ビット２８１はＤ型フリップフロップ２８３のＱ出力を観測することができる。制御可能ビット２８５はフリップフロップ２８３のＰＲＥ入力を設定することができ、制御可能ビット２８７はフリップフロップ２８３のＣＬＲ入力を設定することができる。制御可能ビット３０３はハイインピーダンスモードにおいて３状態バッファ２９７を設定するのに用いることができる。これらの制御可能および可観測性ビットの使用はエミュレーションの応用において特に有利である。
コンフィギュラブル論理ブロック２７３の地形はコンフィギュレーションビットによって設定される。これらのコンフィギュレーションビットはメモリセルであってもよく、図２６に示されるような駆動素子の組合せであってもよい。再び図２９を参照して、１６個のコンフィギュレーションビットを含むコンフィギュレーションビット２８９がルックアップテーブル２７９のコンフィギュレーションを設定する。コンフィギュレーションビット２９１はＰＲＥ／ＣＬＲ入力がＤ型フリップフロップ２８３のＰＲＥ入力またはＣＬＲ入力に送られるか否かを決定する。コンフィギュレーションビット３０５はＰＲＥ／ＣＬＲ入力が不能化されたか否かを判断する。コンフィギュレーションビット２９３は４入力マルチプレクサ２９５がフリップフロップ２８３のＱ出力、ルックアップテーブル２７９の出力および論理「１」または論理「０」を３状態バッファ２９７の入力に送ったかどうかを判断する。コンフィギュレーションビット２９９は２状態マルチプレクサ３０１が制御可能ビット３０３の値または３状態バッファ入力を３状態バッファ２９７に送って、３状態バッファ２９７のハイインピーダンスモードにあるか否かを制御するか判断する。
図２９の回路の一部分が図４で実現されて示される。図２９のコンフィギュレーションビット２９１は図４のメモリセル１およびインバータ４に対応する。図２９の制御可能ビット２８５は図４のメモリセル３およびバッファ６に対応する。図２９の制御可能ビット２８７は図４のメモリセル２とバッファ５とに対応する。図２９の可観測性ビット２８１は図４のトランジスタ９９に対応する。
図８のメモリセル１１１は図２９のコンフィギュレーションビット２９１または制御ビット２８５または２８７では用いられないことに注目されたい。なぜならこれらのビットはフリップフロップ２８３の非対称入力に接続されているからである。加えて、コンフィギュラブル論理ブロック２７３のＣＬＫ入力およびＰＲＥ／ＣＬＲ入力の状態は相互接続切換セルのリフレッシュの間に、もしこれらのスイッチングセルが図８のメモリセル１１１を使用している場合には、リフレッシュの間維持されなければならないであろう。
実施化のさまざまな詳細と方法とは単に発明を例示するものである。さまざまな変更とそのような詳細とは発明の範囲内にあることが理解され、発明の範囲は添付の特許請求の範囲によってのみ限定される。
Claims (11)
- ２本の信号線（１５４、１５６）を選択的に相互接続する集積回路であって、前記集積回路は、
前記２本の信号線の交点に形成されるスイッチングセル（１５０）を含み、前記スイッチングセルは、
（ｉ） 容量性エレメント（１７１、１７１′Ｂ、２２９）に本来、時間の経過とともに失われる電荷をストアすることによって状態情報が具体化される型のメモリセル（１４５、１８７、２１５、２２５）と、
（ii） 前記２本の信号線（１５４、１５６）の間に、そこに導通経路を与えるような態様で接続されたスイッチ（１５５、１７５、１９３、２１９、２４３）と、
（iii）前記メモリセル（１４５）と前記スイッチ（１５５）との間に接続される接続回路（１５２）とを含み、前記スイッチ（１５５）は、前記メモリセルのストアする状態情報に従って導通が制御され、
前記メモリセル（１４５、１８７、２１５、２２５）は、前記２本の信号線とは別に、２本以下の導電ライン（１４９、１５１、１８１、１８１′、１９４、２１８、２３５、２４１）に接続され、該導電ラインを介して状態情報が前記メモリセルとの間で転送され、かつ、使用中、リフレッシュ手段が、前記２本以下の導電ライン（１４９、１５１）を介して前記メモリセルに作用可能に接続されて前記メモリセルの電荷レベルを読出しかつ該電荷レベルの前記状態を表わす電荷を該メモリセルに再書込し、前記メモリセルはさらに、前記容量性エレメントに結合され、前記容量性エレメントの蓄積電荷の放電速度を低下させることにより、前記メモリセルの読出の間該状態情報を維持するために前記容量性エレメント（１７１、１７１′Ｂ）の時定数を変更する手段（１６９、１７９、Ａ、１８９、１９９、２１７、２１９、２２７、２３３）を含むことを特徴とする、集積回路。 - 前記メモリセルは、前記容量性エレメントおよび前記導電ライン（１５１、１４９、１８１、１８１′、１９４、２１８、２３５、２４１）に接続されるアクセストランジスタ（１５３、１７３、１７３′、１９１、２３１）をさらに含む、請求項１に記載の集積回路。
- 前記時定数を変更するための手段は、抵抗性素子（１６９、１７９、１８９）を含む、請求項１に記載の集積回路。
- 前記時定数を変更するための手段は、前記アクセストランジスタ（１７３、１９１）と前記容量性エレメント（１７１、Ｂ）との間または前記アクセストランジスタ（１７３′）と前記導電ラインに含まれる列ライン（１８１′）との間に接続される抵抗性素子（１６９、１７９、１８９）を含む、請求項２に記載の集積回路。
- 前記時定数を変更するための手段は、漏れダイオード（１９９）を含む、請求項１に記載の集積回路。
- 前記時定数を変更するための手段は、前記アクセストランジスタと前記容量性エレメント（Ｂ）との間に接続される漏れダイオード（１９９）を含む、請求項２に記載の集積回路。
- 前記時定数を変更するための手段は、互いに逆方向にバイアスされたダイオード（２１７、２１９）の組を含む、請求項１に記載の集積回路。
- 前記時定数を変更するための手段は、前記アクセストランジスタと前記容量性エレメント（Ｂ）との間に接続される互いに逆方向にバイアスされたダイオード（２１７、２１９）の組を含む、請求項２に記載の集積回路。
- 前記時定数を変更するための手段は、前記アクセストランジスタと前記容量性エレメント（２２９）との間に接続されるさらなるトランジスタ（２３３）を含む、請求項２に記載の集積回路。
- 前記時定数を変更するための手段は、前記状態情報をストアする容量性エレメントとは別の容量性エレメント（Ａ、２２７）をさらに含む、請求項３、５または７のいずれかに記載の集積回路。
- 前記時定数を変更するための手段は、前記アクセストランジスタ（１９１）と抵抗性素子（１８９）、漏れダイオード（１９９）、互いに逆方向にバイアスされるダイオードの組（２１７、２１９）またはさらなるトランジスタ（２３３）のいずれかとの接続部に接続される別の容量性エレメント（Ａ、２２７）をさらに含む、請求項２に記載の集積回路。
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