JP3922653B2 - ランダムアクセスメモリ(ram)ベースのコンフィギュラブルアレイ - Google Patents
ランダムアクセスメモリ(ram)ベースのコンフィギュラブルアレイ Download PDFInfo
- Publication number
- JP3922653B2 JP3922653B2 JP52123494A JP52123494A JP3922653B2 JP 3922653 B2 JP3922653 B2 JP 3922653B2 JP 52123494 A JP52123494 A JP 52123494A JP 52123494 A JP52123494 A JP 52123494A JP 3922653 B2 JP3922653 B2 JP 3922653B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- logic
- capacitor
- voltage
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Description
この発明は一般的にフィールドプログラマブルゲートアレイ(「FPGA」)に関する。フィールドプログラマブルゲートまたは論理アレイは通常、FPGAの構成可能な(configurable)スイッチおよび構成可能な(configurable)論理ブロックを制御するために構成(configuration)データをストアする。
先行技術のFPGAに伴う問題は、これらのチップは1つの論理ゲートにつき費用が高いということである。別の問題は、これらの構成可能な論理チップのルート付けを計算するのに非常に長い期間を必要とすることである。1つの先行技術のFTGAチップでは、コンピュータによってルート付けをするのに何時間もかかり得る。先行技術のFPGAチップに伴うさらに別の問題は、それらのゲート利用度の低さである。先行技術のFPGAチップをルート付けるのは困難であるため、一般的には、所与の回路設計の場合、先行技術のFPGAチップではほんの僅かな割合のゲートしか用いられない。先行技術のFPGAチップに伴う別の問題は、これらのチップにおかれる回路の可視性の低さである。先行技術のFPGAチップにおかれる回路のあるノードの値を観測するのは困難である。先行技術のFPGAチップにおかれる回路のあるノードの値を外部で設定するのはさらに困難である。FPGAチップがエミュレーションのために用いられる場合、この可視性の欠如は特に不利である。エミュレーションされテストされる回路において多くの位置の可観測性および制御性を有することが所望される。
ゆえにこの発明の1つの目的は、1つのゲートにつきコストがより低いFPGAチップを提供することである。
この発明のさらなる目的は、ルート付けを行なうのに計算時間がより短くて済むFPGAチップを提供することである。
この発明のさらなる別の目的は、高いゲート利用度を有するFPGAチップを提供することである。任意の所与の回路設計に対し、FPGAチップにおいてより高い割合のゲートが利用されることが所望される。
この発明のさらに別の目的は、よりよい可視性および制御性を有するFPGAチップを提供することである。
発明の概要
この発明の上の目的のうちのいくつかは、論理ブロックの構成可能なスイッチおよび構成ビットバッファ(configuration bit buffer)に関連する、たとえばダイナミックランダムアクセスメモリ(「DRAM」)ベースのメモリセルのような、電荷の定期的リフレッシュを要する電荷蓄積メモリセルを用いる集積回路チップにより達成され得る。DRAMは非常に高密度なタイプのメモリである。小さなDRAMセルが、FPGAにおいて導体を相互接続するのに用いられる構成可能なスイッチと、論理ブロックを構成するのに用いられるバッファとに取付けられ得る。
DRAMベースのメモリセルは、過去においては、FPGAチップにおける使用には非実用的であると考えられてきた。DRAMメモリセルはデータのビットをストアするのにキャパシタを用いる。これらのキャパシタは、DRAMがデータが失わないよう、定期的にリフレッシュされなければならない。これらのDRAMセルは、キャパシタからの値を読んでこの値を再びキャパシタに再書込みすることによってリフレッシュされる。キャパシタの値の読出しは、先行技術のDRAMシステムにおいては、キャパシタにある値を一時的に破壊する。このため、DRAMメモリセルがFPGAチップにおいてスイッチまたはバッファに取付けられる場合には、バッファまたはスイッチの状態はメモリセルのリフレッシュ中に変化する可能性がある。ゆえに、メモリセルの状態に従ってセットされるエレメントを破壊(disrupt)することなくそれらの状態を定期的にリフレッシュできるようにするには、電荷蓄積セルのアレイの各セルの内容の別個のメモリを含むことが必要であると示唆するものもいた。しかしながら、この発明は、そのような重複メモリを必要とすることのない2つの可能な態様でFPGAにおいてDRAMタイプのセルを用いることができる。
この発明の1つの特定の局面に従うと、FPGAを伴って製造されまたはエミュレートされ得る回路のタイプに制限がおかれる。FTGAにおいてエミュレートされまたはおかれる回路のタイプが、記憶素子として、情報を非同期的にストアする組合せ論理を用いるのではなく、フリップフロップを用いるだけであれば、FPGAにおいてスイッチおよび/またはバッファに直接接続される伝統的なDRAMメモリセルを用いることが可能である。エミュレートされる回路にたとえ制限がおかれても、DRAMベースのメモリセルがリフレッシュされた後にFPGAにおいてエミュレートされる回路のシステムクロックが1つのフリップフロップ記憶素子から別のフリップフロップ記憶素子に進む信号の最長伝播遅延の時間の期間内でセットされないように、FPGAは保証しなければならない。
この発明の他の好ましい特定の局面に従うと、伝統的なDRAMベースの切換セルのメモリセル部分は、いくつかの特定の方法のうちの1つで修正され、バッファまたはインバータの切換トランジスタまたは入力と直接結合される。この結果切換セルは、その定期的リフレッシュの間、状態に従ってセットされるスイッチおよび構成データバッファの状態を維持する。
この結果を達成する1つの方法は、DRAMメモリセルにおいて通常用いられるより大きなキャパシタを用いることである。このより大きなキャパシタを用いることにより、リフレッシュ中において、スイッチまたはバッファでの電圧は駆動されるスイッチまたはバッファの切換点よりも上または下に維持され得る。加えて、より大きなキャパシタへのより低速のライトバックに対応するために、DRAMベースのメモリセルのリフレッシュサイクルの書込時間期間が引き延ばされ得る。
代替的に、抵抗性素子が、通常用いられるのと同じサイズのキャパシタを有するDRAMベースのメモリセルに加えられてもよい。この抵抗性素子は、キャパシタにおける値がトランジスタの切換点に達する前にDRAM回路が値をキャパシタにライトバックすることができるよう、メモリセルにおけるキャパシタの放電を遅くすることができる。抵抗器は通常より大きなキャパシタの使用と組合せることもできる。
この発明の別の実施例は、DRAMセルにおいて2つのキャパシタを用いることである。これらの2つのキャパシタは抵抗性素子により分離される。メモリセルのアクセストランジスタにより接近する第1のキャパシタは、キャパシタが通常のDRAMメモリセルにおいて読出される態様と同様の態様で読出され得る。抵抗性素子により分離される第2のキャパシタは、それに接続されるスイッチまたはバッファがそれの状態を切換えないよう、同じほど速やかには読出されない。リフレッシュサイクルの書込時間は、これらのキャパシタの両方がライトバックにおいて正しい値にまで充電されるように増大される。
さらに、プロセスが非対称である場合、つまり論理「0」または論理「1」を第2のキャパシタに書込むのにより時間がかかる場合は、論理「0」または論理「1」の第2のキャパシタへの書込みを速めるのに、漏れダイオードを用いてもよい。
加えて、ダイオードの一方の組は一方の方向にバイアスされかつダイオードの他方の組は他方の方向にバイアスされる複数のダイオードを2つのキャパシタの間に用いてもよい。これらのダイオードの使用は、列のプリチャージが第2のキャパシタにおいて値に影響するのを防ぐために用いられ得る。
もちろん、読出およびリフレッシュ動作中にその状態を維持するために、この発明と整合性のあるDRAMセルに対する他の変更がなされてもよい。
DRAMベースのメモリセルを用いることの利点には、1つのゲートにつきコストがより低いことが含まれる。DRAMチップは製造するのに非常に安価であるため、DRAMセルの修正物を用いることの利点は、FPGAチップに用いられるDRAMベースのメモリセルが他の先行技術のFPGAチップよりもこの発明のFPGAチップを1つのゲートにつきより安価にする傾向があるということである。加えて、DRAMベースのメモリは非常に高密度である。このプロセス技術において、DRAMメモリセルの密度はメタライゼーション幅によって制限される。上に論じた付加的なエレメントは、より大きなメモリセル領域を要するべきではない。DRAMベースのメモリセルユニットへのアクセスラインは、これもメタライゼーション層から作られる相互接続ラインで間隔を取られてもよい。スイッチの密度の増大により、この発明のFPGAチップにおいてより多数のスイッチが用いられ得る。これは、フルクロスポイントアーキテクチャから派生したアーキテクチャが用いられ得るということを意味する。これらのタイプのアーキテクチャは、相互接続により多くのスイッチを用いるが、論理上は相互接続がより容易である。これは、FPGAのゲート利用度が増大し、FPGAをルート付けるのに要する計算時間が短縮され得ることを意味する。ルート付け時間の短縮は、FPGAチップのエミュレーションアプリケーションには特に利益となる。
この発明の別の局面に従うと、いくつかのノードで信号をモニタし、(可視性)他のノードで信号を強制する(制御性)のために、構成される(configured)切換ネットワークまたは論理回路のノードにメモリアレイを介してアクセスする能力を有するランダムアクセスメモリ(「RAM」)が提供される。この利点はダイナミックタイプのRAMセルの使用を必要とはしないが、DRAMアレイが、その密度が高く、1ビットについてのコストが低く、および上に論じた他の利点から、通常は好ましい。可観測性の特徴が用いられ得るノードの例は、たとえば、選択される論理ブロックの入力および出力である。制御性の特徴の利用の例は、構成される(configured)回路のフリップフロップをセットおよびリセットすることである。制御性および可観測性の特徴の利用は、実際の論理回路をエミュレートするかまたはチップ上に構成される特定の回路設計をテストする際に特に望ましい高いレベルの可視性および制御を可能にする。(構成された回路を変更するために全体の直列ビットストリームのロードを要する既存のシステムに対立するものとして)制御メモリ位置にランダムにアクセスしプログラミングすることによって、エミュレートまたはテストされる回路は全体的にまたは部分的に容易にかつ速やかに再構成可能(reconfigurable)であるため、構成された回路の接続および論理機能は容易かつ速やかに編集され得る。
この発明のさらなる利点は、エミュレーションにおいて値をセットする行および列デコーダの使用に関する。メモリセルはちょうどスイッチおよびバッファの位置に位置付けられ得、デコーダの行および列ラインは論理ゲート間の切換えに用いられる相互接続ラインと交互に重ねられ得る。
【図面の簡単な説明】
この発明の上述のおよび他の特徴および局面は、添付の図面に関連した以下の詳細な説明を読めばより明らかとなり、
図1は、この発明のさまざまな局面を実施する完全な集積回路システムの機能エレメントを示し、
図2Aおよび図2Bは、図1の集積回路内に含まれる例示の切換セルの2つの集積回路チップのレイアウトを示し、
図3Aは、図1の集積回路内に含まれる例示の論理ユニットの集積回路チップのレイアウトを示し、
図3Bは、図3Aのレイアウトにより実現される回路の図であり、
図4は、図1の集積回路内に含まれる別の例示の論理ユニットの集積回路チップのレイアウトを示し、
図5は、図1の集積回路内に含まれる入力/出力ユニットの集積回路チップのレイアウトを示し、
図6は、先行技術のDRAMセルの概略図であり、
図7は、メモリセルの漏洩、読出、および書込期間中における論理「1」および論理「0」に対する図6のメモリセルのキャパシタにおける電圧のグラフであり、
図8は、2つのラインを相互接続するスイッチに接続されるアクセストランジスタと抵抗性素子とを含むメモリセルを示すこの発明の1つの実施例の概略図であり、
図9は、FPGA上のエミュレートされる回路の部分と、図8に示されるメモリセルのタイプの使用に必要なインターロック回路とを示すブロック図であり、
図10は、図8に示されるメモリセルの使用上の制限を説明するのに用いられるタイミング図であり、
図11Aは、大きな抵抗性素子を伴うメモリセルを用いるこの発明の実施例の概略図であり、
図11Bは、抵抗性素子C2を含むメモリセルに接続される固有キャパシタンスC1を含むあるプリチャージ回路を示す概略図であり、
図12は、漏洩、読出、および書込期間中における論理「1」および論理「0」に対する図11Aのキャパシタでの電圧を示す、このキャパシタでの電圧のグラフであり、
図13Aは、キャパシタとアクセストランジスタとの間に位置される抵抗性素子を有するメモリセルを示すこの発明の実施例の概略図であり、
図13Bは、列とアクセストランジスタとの間におかれる抵抗性素子を示すこの発明の実施例の概略図であり、
図14は、漏洩、読出、および書込期間中における論理「1」または論理「0」に対する図13Aおよび13Bにおけるキャパシタでの電圧のグラフであり、
図15は、抵抗性素子により分離される、メモリセルの2つのキャパシタを示すこの発明の別の実施例の概略図であり、
図16は、漏洩、読出、および書込期間中における論理「1」または論理「0」に対する図15のメモリセルのためのキャパシタAでの電圧のグラフであり、
図17は、漏洩、読出、および書込期間中における論理「1」または論理「0」に対する図15のメモリセルのためのキャパシタBでの電圧のグラフであり、
図18は、漏れダイオードにより分離されるキャパシタAおよびBを示すこの発明のさらに別の実施例の概略図であり、
図19は、漏洩、読出、および書込期間中における論理「1」または論理「0」に対する図18のメモリセルのキャパシタAでの電圧のグラフであり、
図20は、漏洩、読出、および書込期間中における論理「1」または論理「0」に対する図18のメモリセルのキャパシタBでの電圧のグラフであり、
図21は、反対方向にバイアスされる2組のダイオードによってキャパシタAがキャパシタBから分離されるメモリセルを図示するこの発明のさらに別の実施例であり、
図22は、漏洩、読出、および書込期間中における論理「1」または論理「0」に対する図21のメモリセルのキャパシタAでの電圧のグラフであり、
図23は、漏洩、読出、および書込期間中における論理「1」または論理「0」に対する図21のメモリセルのためのキャパシタBでの電圧のグラフであり、
図24は、2つのキャパシタと2つのトランジスタとを有するメモリセルを図示するこの発明の実施例の概略図であり、
図25は、図24のメモリセルのために用いられるメタライゼーション層を示す概略図であり、
図26は、バッファに接続される、この発明のメモリセルを図示する概略図であり、
図27は、可観測性ラインの1つのビットの概略図であり、
図28は、制御性ラインの1つのビットの概略図であり、
図29は、フリップフロップならびに可観測性および制御性特徴を含む論理ユニット概略図である。
好ましい実施例の説明
本発明の種々の局面を実施するシステムは、別個のパッケージまたは単一のパッケージのいずれにおいても2つ以上の集積回路チップで実現することができるが、コストおよび利用の観点から、その独自のパッケージ内の単一のチップ上でこれを行なうのがもちろん好ましい。単一のチップ上で実現されるこのようなシステムの主な機能的構成要素が、図1に示される。RAM11は、行および列導体の各交点に1つの割合のメモリセルの2次元アレイを設ける通常の設計に従うものである。
行デコーダ13は、バス15内の行アドレスに応答して、複数の行導体17(ワードライン)のうちの指定された1つを選択し、その行ラインに接続された1つ以上のメモリセルからの読出またはこれへの書込を可能化する。一度に1つ以上のこれらのメモリセルからの読出、またはこれへの書込は、複数の列ライン19のうちの所望のセルが接続されているものに適切な電圧を印加することによって達成される。書込に関しては、所望のセルが接続されている所望の列が、列アドレスバス23上のアドレスに応答してデコーダ21によって選択される。列デコーダブロック21はまた、選択されてアドレスされた列ラインを駆動するための1つ以上の書込増幅器を含む。同様に、センスアンプ25もまた列ライン19に接続され、これらは通常各列ラインにつき別個のセンスアンプであり、その出力は、ライン27によってマルチプレクサ29に与えられ、マルチプレクサは列アドレスバス23上のアドレスに応答して1つ以上のセンスアンプ出力を選択する。センスアンプ25およびマルチプレクサ29は、その行ライン17が適切にエネルギを与えられかつマルチプレクサ29によってアドレスされた行におけるいかなるメモリセルの読出をも可能にする。マルチプレクサ29の出力は、ゲート処理される(gated)増幅器31によって受取られ、これはライン35の読出制御信号に応答してデータライン33において出力を与える。個々のセンスアンプ25はまた、少なくとも一時的にそのそれぞれの列ラインの電圧レベルをストアするように設計される。別のゲート処理される増幅器37はデータライン33からの信号を受け、これを列デコーダおよび書込増幅器ブロック21に、ライン39の書込信号の活性化に応答して与える。
典型的な設計のメモリコントローラ41もまたチップ上に含まれる。コントローラ41は図1のチップを以下を含むパッケージピンを介してより大きなシステムの他の構成要素に接続する。すなわち、データバス43、アドレスバス45、クロック信号47、行アドレスストローブ(「RAS」)信号49、列アドレスストローブ(「CAS」)信号51、読出/書込制御信号53、ならびに電力ピン57および59である。
RAM11の好ましい形態は、現在のところ最高水準にある非常に高い実装密度のため、および比較的低コストであるため、上述のDRAMである。さらに、DRAMは導体および構成可能な論理ユニットのアレイ60とうまく集積し、これらは、電界効果トランジスタ(「FET」)スイッチによって選択的に相互接続され、それぞれメモリアレイ11内のメモリセルの内容の制御下にあるように構成される。しかしながら、本発明の多くの局面は、スタティックRAM(「SRAM」)等の他の形態のRAM、電気的消去可能なプログラマブル読出専用メモリ(「EEPROM」)、または他の形態の不揮発性メモリとの実現も可能である。しかしながら、好ましい選択であるDRAMにおいて、メモリシステムはメモリセルの状態を周期的にリフレッシュする通常の能力を含んでいなくてはならない。すなわち、DRAMセルは各セル内のキャパシタにストアされた電荷レベルに対応して0または1をストアするため、この電荷は時間がたつにつれて漏れてしまう。図1のシステムでは、導体61は、個々のライン27との接続によって、読出増幅器25の個々の出力をブロック21内の書込増幅器の入力に与える。ライン63におけるリフレッシュ制御信号に応答して、一時的にそこにストアされた読出センスアンプの出力は、書込アンプ21を介してそれらが読出されたのと同じアレイ11の列ラインに戻される。このように、アレイ11内のセルの行すべてが一度にリフレッシュされる。周知のように、リフレッシュプロセスではまず、行デコーダ13を介してアドレスされた指定の行内のセルの状態を読出し、セルのキャパシタにおける電荷がさらに放電されることを引起し、次にリフレッシュプロセスによってそのフルの状態にまでキャパシタを直ちに再充電する。リフレッシュプロセスおよび個々のセルの構成のさらなる詳細は、以下に図6および7に関して説明する。DRAMのリフレッシュに関する既知の技術は多数あり、また多くの既知のDRAMシステムのアーキテクチャが存在する。
図1の例では、アレイ60は2つの機能的に異なるセクションまたは部分65および66で構成されるように示されている。部分65は連続したまたはセグメントに分割された導体の行および列を含み、導体の行および列を選択的に相互接続するため、および/または種々の構成セグメントにおいてこのような行および列のセグメントを接続するようにスイッチングトランジスタが接続される。
アレイ60の第2の部分66は構成可能な論理ユニットおよび構成可能な入力−出力回路を含み、これらはアレイ60の部分65から延在する列導体における信号を授受するように接続される。このように、アレイ部分65内の相互接続FETスイッチは、アレイ部分66内の種々の論理ユニットおよび入力−出力回路間の信号を相互接続する。もちろん、論理ユニットはその代わりに、またはそれに加えて、アレイ部分65内の行導体に接続され得る。本発明の種々の局面の原理およびその好ましい実現例を説明する基本として、図示のためにどちらかと言えば単純なシステムのアーキテクチャが選択されている。
導体67はアレイ部分66内の回路の信号出力を示しており、パッケージの外部ピンに接続される。同様に、いくつかの外部パッケージピンが回路への入力ライン68に接続される。その代わりに、ライン55等の外部接続は、その機能がそれぞれの入力−出力回路の構成の際に設定されて、双方向であってもよい。導体69および70はアレイ60のそれぞれ行および列導体の延長部である。これらのオプションの延長部によって、単一のチップでもまたは複数のチップでも、単一のパッケージ内でもまたは別個のパッケージ内でもさらにシステムを拡張することができるように、他のアレイの同様の導体との接続を可能にする。
領域66内に含まれ得る論理ユニットのタイプは多数ある。ここで説明されている特定の簡略化された例では、2つのタイプの論理ユニットが用いられており、この双方とも構成可能である。その第1のものは、2つの入力および1つの出力を備えたルックアップ機能を有する論理ゲートであり、ゲートの機能はOR、AND、NOR、排他的OR等の標準的なゲートタイプとして構成可能である。より多くの入力および/または出力を備えたもののようなより複雑なゲート構造もまた含まれる。上で挙げた機能に加えて、マルチプレクサ、トランジスタ、トライステートバッファ等を含むいかなる論理機能も実現できる。この例で示されている第2のタイプの論理ユニットは、D型フリップフロップである。好ましい論理ユニットは、4入力、1出力ルックアップ論理機能、1のフリップフロップおよびトライステートドライバを含み、以下に図29に関して説明するとおりである。アレイ60の部分66内の入力−出力回路は、アレイ60の列ラインおよび外部信号間のインタフェースをとるために適切なバッファ処理および制御部分を含む。
論理ユニットは、適切な状態をアレイ11の関連のメモリセルにロードすることによって構成可能である。メモリアレイ11の部分71は、4つのメモリセルからの4つのライン72等によってアレイ60の領域66内に含まれる構成可能ゲート論理ユニットのうちの1つにその出力が接続されるセルを含む。このような論理ユニットの一例は、以下に図4に関して説明する。4つの構成信号ライン72に加えて、別のライン73がメモリアレイ11の別の領域74内のメモリセルの出力を接続し、これによって構成された論理ユニット内の信号ノードがRAMアレイ11を介してアクセスされることを可能にする。
アレイ部分66内のフリップフロップ論理ユニットはまた、RAMアレイ11の部分71内のメモリセルの状態によって構成され、この状態はライン75を介して伝えられる。RAMアレイ11の別の部分76は、フリップフロップ論理ユニットの状態、それを行なう信号がメモリセルからライン77を介してフリップフロップ論理ユニットに伝えられるようにする目的のために書込まれ得るメモリセルを含む。部分76内のメモリセルは、その接続または機能を構成するのとは異なり、アレイ部分66内の論理ユニットの動作の制御を与える。
同様に、アレイ60の部分65内の個々のスイッチングトランジスタは、RAMアレイ11の領域78内の関連のメモリセルの1つの状態によってオンまたはオフ状態になるように制御される。ライン79が、これらのメモリセルのうちの4つの状態をアレイ60の部分65内の4つのそれぞれのスイッチングトランジスタとやり取りするように図1に示されている。
電気導体の別個の行および列の2つのアレイ11および60は、図1においてそれらの別個の機能を示すように別個に示されている。アレイ60は、その状態がアレイ11内の個々のメモリセルの内容によって制御される多数のスイッチングトランジスタを含む。しかしながら、これらの2つのアレイは、本発明に従えば、半導体基板の共通の領域にわたって互いに重ね合わせられる。この組合せの異なる部分のレイアウトは、その概念が図2A−5に示される。
スイッチングセルおよび構成可能な論理セルアレイ
図2Aは、集積回路表面にわたって、平面図で、領域65(図1)内のクロスポイントスイッチの4つの隣接するセルおよびアレイ11の部分78内にあるそれらの関連する制御メモリセル81−84(図2A)を示す。これらのメモリセル81−84の各々の状態は、それぞれのスイッチングトランジスタ85−88の各々が導電状態となるか否かを制御する。メモリ素子の各々は、その導体のアレイを介してプログラム可能であり、図2Aにおいて列導体M1およびM2と行導体M3およびM4とを含むように示される。図2から明らかなように、メモリ素子81−84の各々は、これらが読出、書込およびリフレッシュのために個々にアドレスされ得るように、これらの列導体のうちの1つと行導体のうちの1つに接続される。
図2Aのスイッチングネットワークは、列導体S1およびS2と行導体S3およびS4によって形成される。図2Aより、スイッチングトランジスタ85−88の各々がこれらの列導体のうちの1つと行導体のうちの1つに接続されることが認められるだろう。交差する行および列導体間の接続は、これらの導体に接続されるスイッチングトランジスタのゲートにエネルギを与えることによってなされる。
図2Aの例では、双方のアレイからの導体の行、すなわち導体S3、M3、S4およびM4が、集積回路構造内で単一の金属層で形成される。同様に、列導体M1、S1、M2およびS2が、第1の金属層から絶縁されて第2の金属層上に形成される。このように、アレイ11および60(図1)の各々の導体は、集積回路構造における2つの金属層の各々において組合される。図2Aに示される4つのクロスポイントスイッチングセルの各々は、このように2つの列ラインおよびそれにわたる2つの行ラインを有する。既存のDRAM技術の簡略さおよびコンパクトさのために、各メモリセル81−84は非常に小型であり、そのため図2Aの4つの組合されたセルの各々も非常に小型である。まさに、これらのセルの各々をいかに小さく形成できるかという制限は、金属導体のピッチの制限である。したがって、各スイッチングセルが占める領域の量を低減するためには、第3および第4の金属層をも形成して図2Aの導体をさらに縦方向に積層することが望ましいかもしれない。
図2Aに示されるスイッチングアレイのタイプは、アレイ60の部分65にわたって延在されれば、フルのクロスポイント(クロスバー)スイッチを与える。すなわち、任意の列導体を任意の行導体に接続することができる。したがって、構成される論理ユニット間で信号を伝えるようにスイッチング部分65から延在する列導体に接続される、アレイ60の領域66内の論理ユニットは、多数の行導体を介して他のいかなる列導体にも接続され得る。これは、論理ユニットの計画される配線を実現する際に最大の柔軟性を与え、したがってこのような接続をなすために個々のメモリセルにロードされるべき値を決定する複雑さを軽減するのに所望である。
しかしながら、フルのクロスポイントスイッチングネットワークは集積回路上の大きな領域を必要とし、この領域は部分65内の行導体の数を列導体の数よりも少なくすることによって、または他の何らかの適切な配置によって適切な状況で低減できる。このような低減は、一般に、特定の回路を形成するために論理ユニット間ルート付経路を設計することがより難しくなり、時間を消費することを意味している。
上述のフルのクロスポイントスイッチングアレイのある応用例では、列および行導体のいくつかまたはすべてを分離されたセグメントに分断することができることが望ましいかもしれない。しかしながら、2つ以上の信号をその別個のセグメントで伝達するために単一の導体を利用することができるので、フルのクロスポイントスイッチングネットワークが設けられないときには、このことは特に望ましい。このような回路のレイアウトは図2Bに示され、これは図2のレイアウトの変形例として示されており、同じ参照番号で特定されるすべての要素はダッシュ記号(′)が加えられている。行および列導体をともに選択的に相互接続するトランジスタ85−88(図2A)の代わりに、トランジスタ85′−88′が種々の行および列導体の経路において接続される。このような導体の各々は、メモリセルを制御するそのトランジスタスイッチにストアされた値に依存して、1つとして維持されるか、または2つのセグメントに分離される。
本発明はまた、フルクロスポイント接続性が与えられない、市場で入手可能なFPGAにおいて用いられる他の種々の導体接続配置を実現するのにも用いることができる。その一例は3つ以上の対の導体間の接続のいかなる組合せをも形成する態様でプログラムされ得るいくつかの個々のスイッチングトランジスタを含むスイッチングネットワークである。このような応用例では、このようなネットワークの各スイッチングトランジスタは、DRAMアレイの関連の記憶セルの内容によって制御される状態を有する。
図3Aを参照して、アレイ60(図1)の部分66内に含まれる論理ユニットの一例が示される。簡略にするために、構成可能な論理ゲートは2つの列導体上に支持される2つの入力IN0およびIN1と、別の列導体によって支持される単一の出力信号OUTとを有する。信号導体はアレイ60のクロスポイントスイッチ部分65に延在し、そこでスイッチングネットワークを介して領域66内の他の論理ユニットに接続される。列導体M5、M6およびM7は、行導体M8およびM9と同様に、メモリアレイ11の一部である。別の行導体O1は、メモリセル11の可観察アレイ部分74内にある。
図3Aに示される単純な論理回路の機能は、RAMアレイ11(図1)の4つのメモリセル89−92の内容によって構成される。この機能は、図3Bのブロック回路図に示され、これも同じ参照番号を用いている。効果的に、列導体IN0およびIN1におけるデジタル入力信号の4つの可能な組合せが図示されるマルチプレクサ回路56を動作させ、OUT導体において与えるためにメモリセル89−92のうちの1つの内容を選択する。回路がOR、ANDまたは他の何らかの論理機能として機能するかどうかは、これらの4つのメモリセルの内容に依存する。図示される2つの入力よりも多い数の入力を収容する論理ユニットは、その機能を構成するのにより多くのメモリセルを用いる。たとえば、図3Bを参照することによってわかるように、好ましい4入力(図示される入力IN0およびIN1と図示されないさらなる入力IN2およびIN3)論理ユニットは、合計16までのメモリセル間でスイッチングできるように容量が増大されたマルチプレクサ56を用いる。図3Bの例の論理ユニットを実現するのに用いられている技術の代わりに、メモリセルの2次元アレイにおいて論理ルックアップテーブルをストアする技術を用いてもよいが、好ましくはない。
図3Bのメモリセル89−92の各々はバッファ93−96のうちの1つを駆動することが認められる。図2Aおよび2Bのスイッチングネットワークの例のようにメモリセルをスイッチングトランジスタに直接接続するのではなく、これらがDRAMタイプである場合には各メモリセルとともに電流源を与えることが必要である。図示されており、かつ以下に説明するように、このようなメモリセルから電流が引出すとセルにストアされた電荷をたちまち失い、その状態を素早く変え得る。したがって、出力電流が要求される各DRAMセルにストアされた電荷がバッファに接続され、メモリセルにストアされた電荷のレベルに依存して、2つのレベル間でバッファの出力電流を制御する。
本発明の可観察特徴もまた、図3Aに示されており、出力列導体OUTとメモリアレイ列導体の1つM7との間に接続されたスイッチングトランジスタ97をもって実現される。トランジスタ97は、RAMアレイ行ラインO1上の電圧に依存して、導電状態にされるか、またはされない。したがって、行ラインO1が行デコーダ13(図1)を介してアドレスされると、図3Aの回路の出力は列ラインM7に接続される。これによって、RAMアレイ11を介したこの出力の選択的な観察または監視が可能になる。このようなアレイの簡単なランダムアクセス可能性のために、構成される回路の内部ノード上の信号は簡単にアクセスされ、観察され得る。
図4は、アレイ60の部分66内(図1)で用いられ得る別のタイプの論理ユニット、すなわちD型フリップフロップを示している。フリップフロップ回路98はそのQ出力がOUT列導体に接続されており、そのD入力はD列導体に接続される。フリップフロップ98へのクロック入力は、CLKとして識別される別の列導体から入来する。フリップフロップ98をプリセットするかまたはクリアする信号は、図示される論理素子を介してPRE/CLRとして示される別の列導体から与えられる。PRE/CLR列導体上の活性信号によってフリップフロップ98がそれ自体をプリセットするかまたはクリアするかは、メモリセル1の状態によって決定され、これは図示される種々の論理素子およびインバータ4を介してクリアおよびプリセット信号を条件づける。
それぞれバッファ5および6を駆動する2つの付加的なメモリセル2および3は、メモリセル1の内容によって構成セットに影響を与えることなくフリップフロップ98をクリアされた状態またはプリセット状態にさせることができる。メモリセル2および3はともに、RAMアレイ11の制御性部76の行導体C1に接続される。これらのメモリセル2および3にはランダムにアクセスすることができ、フリップフロップ98の動作を制御する必要がある場合には、それらのメモリセルの内容を変えることができる。図に示されるように、共通の行(ワード)導体に接続される制御性メモリセルの代替例として、これらのメモリセルを構成論理メモリセルの間に散在させることができる。
図2A〜図4の例示的な回路によって行なわれる構成機能および制御性機能には相違点がある。構成メモリセルにストアされたビットは、信号がそこを介して伝達される回路を形成する接続を確立するか、または、回路がいかにして所与の信号に応答するかという条件を確立する。図2Aおよび図2Bの回路におけるメモリセルの状態によって、直接回路接続が確立される。図3Aの回路におけるメモリセルの状態によって、その入力と出力との間での論理転送機能が確立される。図4のメモリセル1の状態が、回路がPRE/SETラインの活性信号に対して特定の方法で応答する条件となる。一方、制御性メモリセルにストアされたビットによって、確立された回路内の信号の値が設定される。たとえば、図4のセル2および3に書込まれたビットによって、フリップフロップ98は予め定められた状態にされ、これによって導体OUT上のその出力信号の状態が制御される。
図4の回路はまた、可観測性機能を含む。FETスイッチ99は、フリップフロップ98の出力をメモリアレイ列ラインM13に相互接続する。FET99のゲートは、ライン80を介してメモリ行導体O2に接続される。したがって、行O2上の信号が活性状態になると、フリップフロップ98の出力はメモリアレイを介して読出され得る。このことは、チップ上に構成される回路をテストまたはエミュレートする際に、重要な利点となる。動作している回路の内部のフリップフロップの状態を判断できることは、重要なことである。
図3Aおよび図4に概念的に示される例示的な回路のレイアウトによって、それぞれ可観測性トランジスタ97および99が別々のメモリ行ラインO1およびO2上の信号によって導通状態にされるが、それらを、1つの行ラインに応答するように組合せることもできる。実際に、多くのそのような可観測性FETスイッチを1つの行ライン上の信号によって制御することができる。その結果、複数の内部回路ノードにおいて複数の列信号ラインを介して同時にアクセスすることができるようになる。
さらに、図3Aおよび図4に示す例示的な回路では、それらのレイアウトにおいてメモリおよび論理回路の列導体を交互に配置していることに注目されたい。これは、すべてのメモリ列導体(たとえば図4のM12)が用いられているわけではない場合でも、1つの論理ユニットに接続されていないメモリ列導体が別の論理ユニットに接続されるため、通常は最も便利な構成である。
図5は、アレイ60の領域66(図1)において繰返すことができるタイプの入/出力回路のためのレイアウトを概念的に示している。導体55は、図5の回路の外側からのCONT.IN列ライン上の制御ビットの値に応答して、チップ上に構成された回路への入力または出力としての役割を果たすことができる回路チップパッド7に接続される。出力回路として動作する場合、他の構成された論理ユニットからのDATA OUT列導体上の信号は、パッド7に接続される列導体上に転送される。入力回路として動作する場合、パッド7上の信号は、DATA IN列導体に転送され、チップ上の他の構成された論理回路によって用いられる。
出力を与えるために用いられる場合、メモリセル8および9は、図5の回路に主要な構成情報を与える。メモリセル8の内容によって、回路は、その他方の入力がDATA OUT信号である排他的ORゲート10に一方の入力を与えることによって、DATA OUT列導体上の信号の特定の極性を受入れるように構成される。ゲート10は、マルチプレクサ12を介して出力トランジスタ14および16のゲートを制御する。トランジスタ14および16は、直列回路において、電源電圧を介して付加的なトランジスタ18および20に接続される。したがって、DATA OUT導体上の信号の値は、パッド7が接続される列導体に接続されるライン22におけるこの直列トランジスタ回路の出力を、ゲート10およびマルチプレクサ12を介して駆動する。
しかしながら、この出力機能は、CONT.IN列ライン上の制御ビットによって出力機能が指定される場合にのみ動作する。これは、マルチプレクサ24を介してトランジスタ18および20のゲートに接続することによって行なわれる。これらのトランジスタがオフにされると、ライン22上には出力が与えられないが、これらのトランジスタがオンにされると、回路がパッド7に出力を与えることができるようになる。トランジスタ20への信号は、メモリセル9の内容に依存して、ゲートされたバッファ(gated buffer)26によって選択的に妨げられる。これにより、その後、CONT.IN列導体上の信号がトランジスタ18をオンにさせる一方メモリセル9のビットがトランジスタ20をオフにする場合に、出力22を開コレクタ出力として構成することができるようになる。
メモリセル28および30は、出力回路に制御性機能を与える。マルチプレクサ12は、メモリセル32の構成ビットに応答して、DATA OUT列導体における実際の信号の代わりに、メモリセル28の内容を、出力として与えるべき信号として選択する。同様に、マルチプレクサ24は、メモリセル34の構成ビットに応答して、CONT.IN列導体上の実際の制御信号の代わりに、メモリセル30の内容を制御信号として代用することができる。
図5の回路を入力回路として動作させる必要がある場合、DONT.IN導体上の制御信号は、トランジスタ18および20をオフ(非導通)状態に維持するように設定されるか、または、マルチプレクサ24がトランジスタ18および20をオフにするようにメモリセル30の内容を選択する。その後、パッド7上のいかなる信号も排他的ORゲート36およびマルチプレクサ38を介してDATA IN列導体に通過し、他の構成された論理ユニットへの入力信号として用いられる。メモリセル40の構成ビットによって回路は入力信号の極性に適合される。構成メモリセル44の内容に応答して、そのような実際の入力信号の代わりに、メモリセル42の制御性ビットを代用してもよい。
トランジスタ46、48、50および52によって、図5の回路内のある導体上の信号が観測可能となる。これらのトランジスタの各々は、メモリ行導体M22上の信号によって導通状態または非導通状態にされる。これらのトランジスタが導通状態であるとき、DATA OUT導体上の信号はメモリ列導体M15に接続され、CONT.IN導体上の制御信号はメモリアレイ導体M16に接続され、パッド7上の信号はメモリ導体M17に接続され、DATA IN導体上の入力信号はメモリ導体M18に接続される。この構成により、メモリ列導体M15、M16およびM17は、それらに接続されるメモリセルにアクセスしかつ回路の導体上の信号を集積回路チップに外側からそれらを介して観察できるようにするために、異なる時間に用いられる。
メモリセル設計
種々の異なるタイプのDRAMベースのメモリセルを図1〜図5の構造に用いることができる。ここでは、先行技術のDRAMメモリセルについて議論する。
図6は、先行技術のDRAMメモリセル101の概略図である。メモリセル101は、そのゲートが行ライン105に接続されかつそのソースが列ライン107に接続されるアクセストランジスタ103を含む。アクセストランジスタ103のドレインは容量性エレメント109に接続される。この容量性エレメントは典型的には溝(trench)キャパシタから形成される。
行ライン105および列ライン107は、通常、メタライゼーションステップで形成される金属線である。DRAMメモリシステムでは、容量性エレメント109は、基板へのリークのため電荷を損失する。この理由のため、キャパシタ109の値を周期的にリフレッシュする必要がある。リフレッシュ動作では列ライン107は、論理「1」に対応する電圧と論理「0」に対応する電圧との間の電圧値にプリチャージされる。典型的には、5ボルトが論理「1」に対応し、0ボルトが論理「0」に対応し、プリチャージ電圧は2.5ボルトである。以下に述べるように、本発明のFPGAチップでは、論理「1」の場合に、より少ない電圧を用いてもよいことがわかる。典型的には、列ライン107をプリチャージするのに約50nsかかる。列ライン107をプリチャージした後、行ライン105の電圧はハイに設定され、アクセストランジスタ103をオンにする。
読出期間およびライトバック期間の間のDRAMセル101の動作は、図7に関して最もよく説明される。図7は、メモリセル101のリーク、読出および書込の期間の間の論理「1」および論理「0」に関する図6のメモリセルのキャパシタでの電圧のグラフである。このグラフの時間のスケールと図12、図14、図16、図17、図19、図20、図22および図23のグラフの時間のスケールは同じ比率では示されていない。リーク期間は、読出または書込期間よりもはるかに長い。リーク期間またはキャパシタ109のリフレッシュとリフレッシュとの間の最も長い期間は、例示的には約4ミリ秒である。図6のメモリセル101のキャパシタ109における電圧は、図7において、論理「1」の場合に関しては連続的なラインとして示され、論理「0」の場合に関しては点線で示されている。図7に示されるように、リーク期間の間のキャパシタ109での電圧は、論理「1」の場合はゆっくりと低下し、論理「0」の場合にはゆっくりと上昇する。このように電圧が変化するのは、キャパシタにおける電荷が基板を介してリークするためである。DRAMメモリセル101のライン107のプリチャージは、図7のグラフには示していない。このプリチャージ期間は、読出期間の直前に起こる。
読出期間が始まると、アクセストランジスタ103がオンにされる。論理「1」の場合、キャパシタ109からの電荷は列ライン107に向かい、論理「0」の場合、列ライン107からの電荷がキャパシタ109に向かう。列ライン107における電圧のわずかの変化も列107に取付けられたセンスアンプ(図示せず)によって感知される。読出期間は、典型的には約30nsかかる。
このセンスアンプは、キャパシタ109に論理「1」がストアされたのか論理「0」がストアされたのかを判断することができる。書込期間の間、キャパシタ109にストアされた値は、列ライン107を介してキャパシタ109に書戻される。キャパシタの値は、論理「1」の場合には5ボルトにリフレッシュされ、論理「0」の場合には0ボルトにリフレッシュされる。読出および書込期間の後、行ライン105上の値はローに設定される。
DRAMメモリセルでは、典型的には、メモリセルの1つの行全体が同時に読出されかつ書戻されるように、1つの行が一度にリフレッシュされる。これは、事実上、許容可能な最も長いリーク期間の間に行ラインの各々をリフレッシュしなければならないことを意味する。許容可能な最も長いリーク期間が4ミリ秒でありかつ256の行があるとすると、15.6マイクロ秒毎に1つの行をリフレッシュしなければならない。メモリセルの行のプリチャージ、読出および書込を行なうのに110ナノ秒かかるため、行をリフレッシュするのにメモリセル101のようなメモリセルのアクセス時間の2%未満の時間が必要であろう。
図1〜図5に示すメモリセルのようなDRAMベースのメモリセルを用いる第1の態様を以下に説明する。図8は、2つのライン119および121を相互接続するスイッチ117に接続される容量性エレメント115およびアクセストランジスタ113を含むメモリセル111を示す、本発明の一実施例の概略図である。図8はまた、メモリセル111のアクセストランジスタ113に接続される列ライン123および行ライン125を示す。メモリセル111およびスイッチ117を、図2Aに示すメモリセルおよびスイッチとして用いてもよい。再び図8を参照して、メモリセル111の特性は図6のDRAMメモリセル101の特性と類似している。図8のメモリセル115が非常に高いインピーダンスを有するトランジスタ117のゲートに接続されるため、リーク期間、書込期間および読出期間の間のキャパシタ115での電圧を図7のグラフで示すことができる。キャパシタ115の電圧が、論理「0」の場合に関してはトランジスタ117の低スイッチング電圧(VIL)を超えて上昇する、または論理「1」の場合に関してはトランジスタ117の高スイッチング電圧(VIH)を下回る場合の読出および書込期間の間に問題が生じる可能性がある。いずれの場合にも、スイッチングトランジスタ115の状態は不正確であり、そのため、相互接続ライン119および121上のいかなる信号の値も不正確である。この理由のため、FPGAチップにおいて構成データビットを保持するためまたは相互接続スイッチを制御するために、メモリセル111のようなDRAMメモリセルを用いることは非実用的であると考えられた。典型的には先行技術のFPGAチップは、リフレッシュを必要としないSRAMメモリセルを用いている。
FPGA上に配置するまたはエミュレートするべき回路のタイプを制限すれば、図8に示す回路をFPGAに用いることも可能である。そのような制限の1つは、FPGAチップに配置するべき回路が、システムクロックによってクロックされるフリップフロップを用いることによるような同期的な態様でのみ情報を維持することである。非同期的に情報をストアする回路の一例は、システムクロックを用いずに入力に送り戻す出力を有する組合せ論理である。
情報を非同期的にストアする回路がメモリ111を用いてFPGAに配置されると、これらの非同期回路にストアされた情報は、メモリセル111のリフレッシュの間にキャパシタ115が読出されると破壊される。しかしながら、FPGAに配置された回路における情報がシステムクロックによってクロックされるフリップフロップにストアされると、どの情報も失われないように、メモリセル111のようなメモリセルにおけるキャパシタのリフレッシュの時間を決めることができる。
図9は、図8に示すメモリセル111を用いるのに必要なインターロック回路129およびFPGA上のエミュレートされた回路の一部分を示すブロック図である。FPGA上に配置された回路の一部分であるフリップフロップ133および135にシステムクロックを送る場合、システムブロッククロックリクエストブロック127がインターロック回路129にリクエストを送る。さらに、行をリフレッシュする必要がある場合、リフレッシュリクエスト回路131によってインターロック回路129にリフレッシュリクエストが送られる。インターロック回路129は、たとえばシステムクロックによってフリップフロップ135がデータを入力する前に信号をフリップフロップ133からフリップフロップ135に送ることができるように、システムクロックリクエストとリフレッシュリクエストとを調停する。システムクロック信号が送られる前の最も長い遅延時間に対応する期間には、リフレッシュ信号をフリップフロップに送ることはできない。2つのフリップフロップの間の最も長い信号遅延時間は、50〜250ナノ秒が可能である。論理ブロック133と論理ブロック135との間の信号は、スイッチおよび構成可能論理ブロックセクション137を介して送られる。スイッチおよび構成可能論理ブロックセクション137は、図8のメモリセル111のようなメモリセルで構成されるDRAM制御ビット139の制御下にある。再び図9を参照して、DRAM制御ビット回路139およびDRAM制御ビットの値が行のリフレッシュのために不確かな状態であれば、論理ブロック135には正しい信号は送られないかもしれない。インターロック回路129は、競合がない場合、リフレッシュ回路141またはシステムクロック143に信号を送る。
図10は、図8に示すメモリセルを用いる際の制限を説明するために用いられるタイミング図である。リフレッシュ信号ラインは典型的には110ナノ秒の長さのリフレッシュを示している。この行のリフレッシュは、典型的には15.6マイクロ秒毎に1回起こるであろう。行のリフレッシュの後、システムクロックは、フリップフロップとフリップフロップとの間の最も長い遅延時間に等しい期間の間トリガしないであろう。なお、時間Aでの行のリフレッシュと時間Bでのクロック遷移との間の時間は、最も長い遅延時間である50〜250ナノ秒よりも長い。オプションとして、時間Dでの立下がりの遷移の際にシステムクロックがトリガされると、時間Cでのリフレッシュ信号と時間Dでのクロックトリガとの間の時間は、フリップフロップとフリップフロップとの間の最も長い遅延時間よりも長い。なお、クロック遷移とクロック遷移との間に行のリフレッシュが複数回生じることが可能である。さらに、行のリフレッシュとリフレッシュとの間に複数回のクロック遷移が起こることが可能であろう。回路情報がフリップフロップに含まれるため、図9に示すDRAM制御ビット139が不確かな状態である場合、信号がフリップフロップ133からフリップフロップ135に移動するために十分な時間が与えられる限り、どの情報も破壊されない。なお、図8のメモリセル111のようなDRAMベースのメモリセルは、図9のフリップフロップ133および135の非同期入力に接続してはならない。
FPGAチップにおいて電荷蓄積メモリセルを用いるための第2の好ましい態様は、基本的なDRAMメモリセルに対する変形例を作ることである。図11A、図13A、図13B、図15、図18および図21は、図1〜図5の回路に用いることができる電荷蓄積メモリセルを示している。以下に説明するように、これらのメモリセルは、メモリセルのリフレッシュの間スイッチまたはドライバエレメントの状態情報を維持する。たとえば、メモリセルの読出および書込部分のリフレッシュの間、これらのメモリセルがスイッチのゲートに接続される場合、ゲートの電圧は論理「1」の場合に関してはVIHを上回るように維持され、論理「0」の場合に関してはVIL未満に維持される。このようにすれば、スイッチは、メモリセルのリフレッシュの間、状態を不慮に変えることがない(すなわち、ソースとドレインとの間を導通状態にさせることからソースとドレインとの間を非導通状態にすることがなく、その逆もない)。
図11Aは大きな容量素子147を備えたメモリセル145を用いたこの発明の実施例の概略図である。この図はメモリセル145、専用接続152およびスイッチ155からなるスイッチングセル150を示す。専用接続152はメモリセル145とスイッチ155とを一意的に接続し、これらの素子の接続のみに排他的に用いられる。示された実施例では、専用接続152はハードワイヤの多結晶シリコンの接続である。メモリセル145はスイッチ155と近いので、単一の専用接続152が望ましい。
スイッチングセル150は相互接続または信号線154および156の付近にある。スイッチングセル150のスイッチ155はメモリセル145の記憶状態によって制御され、相互接続線154および156の間に接続される。メモリセル145はスイッチ155の制御のために記憶状態をストアする。メモリセル145は蓄積された電荷を用いて記憶状態をストアする型のものであって、これは時間の経過とともに放電し、リフレッシュを必要とする。図8、13A、13B、15、18、21および24に示されたメモリセルもまたこの型のものである。一般に、電荷をストアするために容量素子を用いる集積回路上のメモリセルはこの型のものである。図11Aを参照して、メモリセル145は以下で説明されるリフレッシュにおいてメモリセル状態を読出しかつメモリセル状態をメモリセル145に再書込する回路に接続されている。このリフレッシュ回路は行ライン151と列ライン149とを含む。DRAMメモリに特に用いるためのさまざまなリフレッシュ回路が技術分野において公知である。
通常、DRAMメモリセルにおいて、容量素子はメモリセルからの読出と書込ができるだけ迅速に行なわれるように、小さく保たれる。DRAMセルの容量素子が小さく保たれているため、DRAMメモリセルのリフレッシュの間に、容量素子の電圧は図7に示されるようにプリチャージ電圧に達する。大きなキャパシタ147はメモリセル145の読出の間メモリで制御されたスイッチの状態を維持する。より大きなキャパシタ147を用いることの利点が図11Bで見てとれるであろう。
図11Bはプリチャージ回路161および列ライン149’ならびに容量性素子147’を含むメモリセル145に接続された固有の容量C1を示す概略図である。列149’に接続されたプリチャージ回路161は列ライン149’をプリチャージ電圧、2.5ボルトまでプリチャージする。次にプリチャージ回路161内のトランジスタ163がオフになる。読出の間に行151’がハイになると、トランジスタ153’はオンとなり、電荷が容量Csを有するキャパシタ147’と列ライン149’の固有の容量C1との間に分配される。Q=CVであるので、メモリセル145’においてより大きな容量Csが用いられると、キャパシタ147’から列ライン149に移動する電荷のための電圧の降下または上昇が減じられる。Csの値はC1に対して、トランジスタ155’の状態が読出期間の間に変わらないように選択することができる。
図12は図11Aのキャパシタ147の電圧のグラフであって、リーク、読出および書込期間の間の論理「1」および論理「0」のこのキャパシタの電圧を示す。例示の目的で、図12、14、16、17、19、20、22および23において、信号は0から5ボルトの範囲で変化するように示される。この発明のメモリセルは0から3ボルトの信号の範囲を有するように設計することもでき、また如何なる所望の電圧範囲で設計することもできる。また、これらの図のすべてにおいて、破線は論理「0」の場合に対応し、実線は論理「1」の場合に対応する。
再び図12を参照して、読出期間163において、論理「1」の場合の電圧はVIHより上に維持され、論理「0」の場合の電圧は電圧VILより下に維持される。こうして、スイッチのトランジスタ155の状態が読出期間163と書込期間165との間維持される。図11bにおいて、
ここでQ1bは読出期間の前のキャパシタC1の電荷であり、Qsbは読出期間の前のキャパシタCsの電荷であり、Qtaは読出完了後の電荷の合計であり、Vprはプリチャージ電圧であり、VS1はリーク後のキャパシタCSの電圧であり、Varは読出完了後の両方の容量での電圧である。例として、トランジスタ155’についてもしVIHが3.5ボルトであればVILは1.5ボルトであり、Vprは2.5ボルトであり、論理「1」または論理「0」の場合にそれぞれVs1は4.5ボルトまたは0.5ボルトであり、CsはC1より大きいはずである。加えて、2の容量の電圧が読出期間に完全に等しくならないように、以下で説明されるような抵抗素子を付け加えることで読出期間を短縮することもできる。この場合、Csはいくらか小さくされる。
図12を参照して、書込期間165の長さは典型的なDRAMメモリセルの書込期間の長さより拡張する必要があることに注目されたい。書込期間はより大きなキャパシタ147が用いられているために、拡張しなければならない。書込期間165が拡張されるため、メモリのリフレッシュに用いられる時間のパーセンテージも増加させる必要がある。この増加が可能なのは、先行技術のDRAMメモリのリフレッシュサイクルはメモリアクセス時間全体の僅か1ないし2%を含むのみだからである。典型的には、DRAMメモリはアクティブメモリであって、その行リフレッシュ時間はできる限り小さく保つ必要がある。図11Aのメモリセル145はアクティブメモリとしては用いられていないので、この発明のこのまたは他のメモリセルの行のリフレッシュのためにメモリによって用いられる時間のパーセンテージはかなり増加させることができる。
図13Aは抵抗素子169が容量素子171とアクセストランジスタ173との間に位置づけられた、メモリセル167を示すこの発明の実施例の概略図である。この抵抗素子169と以下で説明される他のメモリセルの抵抗素子とは好ましくは抵抗トランジスタである。容量素子171は図11Aに示されたキャパシタ147のような大きなキャパシタであってもよく、または小さなキャパシタでもよい。再び図13Aを参照して、抵抗素子169を用いることで、キャパシタ171の読出が遅くなり、キャパシタ171の値はキャパシタ171の電圧がスイッチングトランジスタ175のトリガ電圧VIHまたはVILに達する前に読出される。
図13Bは列ライン181’とアクセストランジスタ173’との間に位置づけられた抵抗素子179を示す、この発明の実施例の概略図である。この位置に配置された抵抗素子179もまた図13Aに示された抵抗素子169と同じ効果を有する。
図14はリーク、読出および書込期間の間の論理「1」または「0」についての、図13Aのキャパシタ171または図13Bのキャパシタ171’の電圧のグラフである。読出期間183の間に、論理「1」の場合のキャパシタ171または171’の電圧は電圧VIHより上に維持され、論理「0」の場合に、電圧VILより下に維持されることに注目されたい。この実施例において、抵抗169または179のために読出がゆっくりと進むため、書込期間が始まる前に容量素子171または171’と列ライン181または181’との間に転送される電荷の量が少ない。転送される電荷の量が少ないため、容量素子171または171’での電圧の変化は小さい。
RC定数が増加するため、読出期間183および書込期間185の長さが拡張される。RC定数が増加するのは抵抗素子169および179のためである。読出および書込期間が増加するため、リフレッシュサイクルに非常に多くの時間が必要となる。
図15は2のキャパシタ、すなわち、抵抗素子189で分離されたメモリセル187のキャパシタAおよびBを示す、この発明の別の実施例の概略図である。このメモリセル187はまたアクセストランジスタ191を有する。抵抗素子189とキャパシタBとはリフレッシュにおいてメモリセルの状態の値がキャパシタAから読出される間に、メモリセル187の状態を維持するのに用いられる。キャパシタBの電圧がスイッチングトランジスタ193に印加されることに注目されたい。
図16はリーク、読出および書込期間の間の論理「1」または論理「0」についての、図15のメモリセルのキャパシタAの電圧のグラフである。読出期間195の間、キャパシタAの値が読出され、キャパシタの電圧はライン194上のプリチャージ電圧に近づく。書込期間197の間、正しい電圧がキャパシタAに書戻される。
図17はリーク、読出および書込期間の間の論理「1」または論理「0」についての、図15のメモリセル187のキャパシタBの電圧を示すグラフである。読出期間195’の間、キャパシタBの電圧は論理「0」の場合には電圧VILを越えて上昇することはなく、また論理「1」の場合には電圧VIHIHより下がることはない。これはキャパシタBがキャパシタAから抵抗素子189によって分離されているからである。抵抗素子189はキャパシタAからBへの電荷の転送を遅くする。キャパシタAおよびキャパシタBの電圧をその元々の値に書戻すのには、拡張された書込期間197’が必要であることに注目されたい。たとえば、この書込期間は400nsである。キャパシタAのサイズは通常のDRAMメモリセルにおいて用いられる容量素子のそれよりも僅かに小さくてもよい。なぜならキャパシタBの容量がいくらかキャパシタAの電圧にいくらか影響するからである。
図18は漏洩ダイオード199によって分離されたキャパシタAおよびBを示す、この発明のさらに別の実施例の概略図である。漏洩ダイオード199は抵抗素子と平行なダイオードとして概略的に示される。メモリセル201はキャパシタAおよびBが抵抗素子のみで分離されているとした場合に、キャパシタBへの論理「0」の書戻しがキャパシタBへの論理「1」の書戻しよりも時間をとる場合に用いられる。ダイオードはキャパシタBへの論理「0」の書込の速度を増す。なぜならもしキャパシタBの電圧がキャパシタAの電圧よりも0.6ボルト大きければ、漏洩ダイオード199がオンするからである。もしキャパシタBへの論理「1」の書込がより時間をとる場合には、逆方向を向いた漏洩ダイオードを用いることもできる。
図19はリーク、読出または書込期間の間の論理「1」または「0」についての、図18のメモリセル201におけるキャパシタAの電圧を示すグラフである。キャパシタAは図16で説明されたのと同様に読出されリフレッシュされる。
図20はリーク、読出および書込期間の間の論理「1」または論理「0」についての図18のメモリセル201のキャパシタBの電圧を示すグラフである。論理「0」の場合に、漏洩ダイオードがキャパシタBの電圧が電圧VILより上昇することを防ぎ、論理「1」の場合にキャパシタBの電圧が電圧VIHより下がるのを防止することに注目されたい。書込期間213’において、キャパシタBの電圧は論理「0」の場合には論理「1」の場合にキャパシタBの電圧が5ボルトに達するよりも早く0ボルトに達する。ダイオード199を用いることで、論理「0」の書戻しがより時間をとるはずの非対称のプロセスを補償する。論理「1」の書戻しがより時間をとるような非対称のプロセスを補償するために、逆方向を向いたダイオードを用いることもできる。
図21は逆方向のバイアスされた2組のダイオード、217および219によってキャパシタAがキャパシタBから分離されたメモリセル215を示す、この発明のさらに別の実施例である。2組のダイオードを用いることで、キャパシタBの電圧が読出期間の間に列ライン218のプリチャージ電圧から分離可能となる。
図22はリーク、読出または書込期間の間の論理「1」または論理「0」についての、図21のメモリセル215のキャパシタAの電圧を示すグラフである。キャパシタAの電圧が、一連のダイオード217および219によってスイッチ219から分離できることに注目されたい。
図23はリーク、読出または書込期間の間の論理「1」または論理「0」についての図21のメモリセル215のキャパシタBの電圧を示すグラフである。論理「1」の場合、リーク期間220’の始めに、ライン218上の電圧が5ボルトまで充電されてその電圧値をメモリセル219に書戻しする。キャパシタAの電圧は5ボルトまで充電され、キャパシタBの電圧が2のダイオード電圧降下によりキャパシタAから分離されているので、キャパシタBの電圧は3.8ボルト(5v−1.2v=3.8v、ここで1.2vは2個のダイオードを介する電圧降下である)となる。
リーク期間220’の間に、キャパシタBの電圧はたとえば3.6ボルトまで降下するが、これはたとえば3.5ボルトであるVIHよりは依然として高い。読出期間221’の間に、列ライン218は2.5ボルトまでプリチャージされる。これは2.6ボルトよりは低いが、3.6ボルトから2.5ボルトを減じれば1.1ボルトに等しくなり、これはダイオード行217をオンにするのに必要な1.2ボルトよりは少ないので、読出期間221’の間のキャパシタBの電圧は変化しない。書込期間の間、キャパシタBの電圧はキャパシタAの電圧が5ボルトに達すると迅速に3.8ボルトまで書戻しされる。
逆に、論理「0」の場合、リーク期間220’の始めに、電圧は1.2ボルトである。リーク期間220’の終りに、キャパシタBの電圧は1.4ボルトである。1.4ボルトはたとえば1.5ボルトである電圧VILより低い。列ライン218が2.5ボルトまでプリチャージされるとき、キャパシタBの電圧は影響を受けない。キャパシタAの値が書込期間223’で0ボルトに書戻しされると、キャパシタBの電圧は1.2ボルトまで降下する。書込期間の間キャパシタBの電圧は列ライン218上のプリチャージ電圧に影響されないことに注目されたい。
図24は2のキャパシタ227および229と2のトランジスタ231および233を有するメモリセル225を示す、この発明の実施例の概略図である。アクセストランジスタ231が行ライン235の電圧でターンオンされる。アクセストランジスタは行237上の電圧によってターンオンされる。アクセストランジスタ233はキャパシタ227の読出の間にはオンされない。メモリセル225への書込の間、アクセストランジスタ231はまず始めにオンにされ、このため列ライン241の電圧がキャパシタ227におかれる。遅延期間の後、アクセストランジスタ233がターンオンして、電圧値をキャパシタ229に書戻しする。こうして、スイッチ243は常に正しい状態に維持される。書込信号は行ライン237に接続された遅延回路245に送られる。
メモリセル225の利点は、アクセストランジスタ233がキャパシタ229を読出サイクルの間プリチャージ電圧から分離することである。書込期間の間、アクセストランジスタ231はアクセストランジスタ233より前にターンオンされ、このため読出期間のすぐ後のキャパシタ227の電圧値はキャパシタ229に達しない。こうして、トランジスタ243は不適切にスイッチされることがない。
図24の実施例の欠点を図25で見ることができる。図25は図24のメモリセルに用いられるメタライゼーション層を示す概略図である。2の行ライン235’および237’が必要とされるので、各メモリおよびスイッチの組合せによって必要とされるシリコンの面積が拡張される。これは現在のDRAMプロセスがメタライゼーション層によって制限されるためなおさらである。図25は図1のランダムアクセスメモリセクション11とクロスポイントスイッチセクション60とに関連づけることができ、ここでメモリセルとスイッチとの組合せである各スイッチングセルによって必要とされる行ラインが付加的に必要とされる点で修正されている。
図26は駆動素子249に接続されたこの発明のメモリセル247を示す概略図である。この図は駆動素子249、専用接続250およびメモリセル247を含む駆動セル252を示す。駆動素子249はインバータとして示されるが、駆動素子249はまた、典型的な実施例では共に接続された2個のインバータである非反転バッファであってもよい。駆動素子249とメモリセル247とは専用接続250で接続される。列ライン251と行ライン253とは図15を参照して説明されたのと同様にメモリセル247に記憶を書込むのに用いられ得る。ここで説明された如何なるメモリセルも、図26のメモリセル247として用いることができる。メモリセル247にストアされた状態情報は駆動素子249の値を設定するのに用いることができる。駆動素子249は図3に関して説明された様態でコンフィギュラブル(configurable)論理ブロックに接続することができる。
可視性および可観測性ライン
図27は可観測性ラインの1ビットの概略図である。行ライン255と読出専用列ライン257とがアクセストランジスタ259に接続される。行255の電圧がハイの場合には、読出専用列257はFPGAチップ内でエミュレートされた回路のノード261の値を決定することができる。この可観測性ラインのビットは図1に示された行デコーダ13および列デコーダ21に接続された部分74内にあってもよい。
図27を参照して、列257と行255とが行および列デコーダに接続できるので、ノード261の値は読出専用列257を介して容易に読出可能である。
図28は可観測性ラインの1ビットの概略図である。行ライン265と列ライン267とでアクセスされるメモリセル263は駆動素子269の状態をストアするのに用いることができる。メモリセル263は上で示されたメモリセルのいずれの型であってもよい。メモリセル263内のキャパシタの値は上で述べられた方法でリフレッシュされ得る。駆動素子269はインバータとして示されているが、たとえば非反転バッファであってもよい。駆動されるべき位置271はフリップフロップのリセットまたはセット等のノードである。行ライン265と列ライン267とは図1に示された制御可能部分76において行デコーダ13と列デコーダ21とに接続可能である。図4はフリップフロップ98をクリアするのにこのような方法で用いられる駆動素子5とメモリセル2とを示す。フリップフロップの状態は制御可能ビットを用いて設定することができるので、FPGA上に位置づけられたエミュレートされた回路のテストはより効率的に行なうことができる。なぜなら制御可能性を用いてエミュレートされた回路内の特定のノードを設定することが容易だからである。
図29はこの発明のコンフィギュラブル論理ブロック273の好ましい実施例を示す概略図である。この図は制御可能および可観測性ラインを用いる利点を例示している。可観測性ビット275はコンフィギュラブル論理ブロック273の出力状態を観測することができる。観測可能ビット277は4個の入力の出力を観測することができる。1−出力ルックアップテーブル279である。可観測性ビット281はD型フリップフロップ283のQ出力を観測することができる。制御可能ビット285はフリップフロップ283のPRE入力を設定することができ、制御可能ビット287はフリップフロップ283のCLR入力を設定することができる。制御可能ビット303はハイインピーダンスモードにおいて3状態バッファ297を設定するのに用いることができる。これらの制御可能および可観測性ビットの使用はエミュレーションの応用において特に有利である。
コンフィギュラブル論理ブロック273の地形はコンフィギュレーションビットによって設定される。これらのコンフィギュレーションビットはメモリセルであってもよく、図26に示されるような駆動素子の組合せであってもよい。再び図29を参照して、16個のコンフィギュレーションビットを含むコンフィギュレーションビット289がルックアップテーブル279のコンフィギュレーションを設定する。コンフィギュレーションビット291はPRE/CLR入力がD型フリップフロップ283のPRE入力またはCLR入力に送られるか否かを決定する。コンフィギュレーションビット305はPRE/CLR入力が不能化されたか否かを判断する。コンフィギュレーションビット293は4入力マルチプレクサ295がフリップフロップ283のQ出力、ルックアップテーブル279の出力および論理「1」または論理「0」を3状態バッファ297の入力に送ったかどうかを判断する。コンフィギュレーションビット299は2状態マルチプレクサ301が制御可能ビット303の値または3状態バッファ入力を3状態バッファ297に送って、3状態バッファ297のハイインピーダンスモードにあるか否かを制御するか判断する。
図29の回路の一部分が図4で実現されて示される。図29のコンフィギュレーションビット291は図4のメモリセル1およびインバータ4に対応する。図29の制御可能ビット285は図4のメモリセル3およびバッファ6に対応する。図29の制御可能ビット287は図4のメモリセル2とバッファ5とに対応する。図29の可観測性ビット281は図4のトランジスタ99に対応する。
図8のメモリセル111は図29のコンフィギュレーションビット291または制御ビット285または287では用いられないことに注目されたい。なぜならこれらのビットはフリップフロップ283の非対称入力に接続されているからである。加えて、コンフィギュラブル論理ブロック273のCLK入力およびPRE/CLR入力の状態は相互接続切換セルのリフレッシュの間に、もしこれらのスイッチングセルが図8のメモリセル111を使用している場合には、リフレッシュの間維持されなければならないであろう。
実施化のさまざまな詳細と方法とは単に発明を例示するものである。さまざまな変更とそのような詳細とは発明の範囲内にあることが理解され、発明の範囲は添付の特許請求の範囲によってのみ限定される。
Claims (11)
- 2本の信号線(154、156)を選択的に相互接続する集積回路であって、前記集積回路は、
前記2本の信号線の交点に形成されるスイッチングセル(150)を含み、前記スイッチングセルは、
(i) 容量性エレメント(171、171′B、229)に本来、時間の経過とともに失われる電荷をストアすることによって状態情報が具体化される型のメモリセル(145、187、215、225)と、
(ii) 前記2本の信号線(154、156)の間に、そこに導通経路を与えるような態様で接続されたスイッチ(155、175、193、219、243)と、
(iii)前記メモリセル(145)と前記スイッチ(155)との間に接続される接続回路(152)とを含み、前記スイッチ(155)は、前記メモリセルのストアする状態情報に従って導通が制御され、
前記メモリセル(145、187、215、225)は、前記2本の信号線とは別に、2本以下の導電ライン(149、151、181、181′、194、218、235、241)に接続され、該導電ラインを介して状態情報が前記メモリセルとの間で転送され、かつ、使用中、リフレッシュ手段が、前記2本以下の導電ライン(149、151)を介して前記メモリセルに作用可能に接続されて前記メモリセルの電荷レベルを読出しかつ該電荷レベルの前記状態を表わす電荷を該メモリセルに再書込し、前記メモリセルはさらに、前記容量性エレメントに結合され、前記容量性エレメントの蓄積電荷の放電速度を低下させることにより、前記メモリセルの読出の間該状態情報を維持するために前記容量性エレメント(171、171′B)の時定数を変更する手段(169、179、A、189、199、217、219、227、233)を含むことを特徴とする、集積回路。 - 前記メモリセルは、前記容量性エレメントおよび前記導電ライン(151、149、181、181′、194、218、235、241)に接続されるアクセストランジスタ(153、173、173′、191、231)をさらに含む、請求項1に記載の集積回路。
- 前記時定数を変更するための手段は、抵抗性素子(169、179、189)を含む、請求項1に記載の集積回路。
- 前記時定数を変更するための手段は、前記アクセストランジスタ(173、191)と前記容量性エレメント(171、B)との間または前記アクセストランジスタ(173′)と前記導電ラインに含まれる列ライン(181′)との間に接続される抵抗性素子(169、179、189)を含む、請求項2に記載の集積回路。
- 前記時定数を変更するための手段は、漏れダイオード(199)を含む、請求項1に記載の集積回路。
- 前記時定数を変更するための手段は、前記アクセストランジスタと前記容量性エレメント(B)との間に接続される漏れダイオード(199)を含む、請求項2に記載の集積回路。
- 前記時定数を変更するための手段は、互いに逆方向にバイアスされたダイオード(217、219)の組を含む、請求項1に記載の集積回路。
- 前記時定数を変更するための手段は、前記アクセストランジスタと前記容量性エレメント(B)との間に接続される互いに逆方向にバイアスされたダイオード(217、219)の組を含む、請求項2に記載の集積回路。
- 前記時定数を変更するための手段は、前記アクセストランジスタと前記容量性エレメント(229)との間に接続されるさらなるトランジスタ(233)を含む、請求項2に記載の集積回路。
- 前記時定数を変更するための手段は、前記状態情報をストアする容量性エレメントとは別の容量性エレメント(A、227)をさらに含む、請求項3、5または7のいずれかに記載の集積回路。
- 前記時定数を変更するための手段は、前記アクセストランジスタ(191)と抵抗性素子(189)、漏れダイオード(199)、互いに逆方向にバイアスされるダイオードの組(217、219)またはさらなるトランジスタ(233)のいずれかとの接続部に接続される別の容量性エレメント(A、227)をさらに含む、請求項2に記載の集積回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US3261093A | 1993-03-17 | 1993-03-17 | |
US08/032,610 | 1993-03-17 | ||
PCT/US1994/002885 WO1994022142A1 (en) | 1993-03-17 | 1994-03-16 | Random access memory (ram) based configurable arrays |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08508361A JPH08508361A (ja) | 1996-09-03 |
JP3922653B2 true JP3922653B2 (ja) | 2007-05-30 |
Family
ID=21865844
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52123494A Expired - Fee Related JP3922653B2 (ja) | 1993-03-17 | 1994-03-16 | ランダムアクセスメモリ(ram)ベースのコンフィギュラブルアレイ |
Country Status (8)
Country | Link |
---|---|
US (1) | US5594698A (ja) |
EP (1) | EP0689712A4 (ja) |
JP (1) | JP3922653B2 (ja) |
KR (1) | KR960701449A (ja) |
CN (1) | CN1120373A (ja) |
CA (1) | CA2158467A1 (ja) |
TW (1) | TW393605B (ja) |
WO (1) | WO1994022142A1 (ja) |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6093532A (ja) * | 1983-10-27 | 1985-05-25 | Matsushita Electric Ind Co Ltd | 基準電圧回路 |
US5317212A (en) * | 1993-03-19 | 1994-05-31 | Wahlstrom Sven E | Dynamic control of configurable logic |
US5548228A (en) * | 1994-09-28 | 1996-08-20 | Altera Corporation | Reconfigurable programmable logic device having static and non-volatile memory |
US5847577A (en) * | 1995-02-24 | 1998-12-08 | Xilinx, Inc. | DRAM memory cell for programmable logic devices |
US5581501A (en) * | 1995-08-17 | 1996-12-03 | Altera Corporation | Nonvolatile SRAM cells and cell arrays |
US6005806A (en) * | 1996-03-14 | 1999-12-21 | Altera Corporation | Nonvolatile configuration cells and cell arrays |
US5925904A (en) * | 1996-04-03 | 1999-07-20 | Altera Corporation | Two-terminal electrically-reprogrammable programmable logic element |
US5949710A (en) | 1996-04-10 | 1999-09-07 | Altera Corporation | Programmable interconnect junction |
US5959891A (en) * | 1996-08-16 | 1999-09-28 | Altera Corporation | Evaluation of memory cell characteristics |
US6018476A (en) * | 1996-09-16 | 2000-01-25 | Altera Corporation | Nonvolatile configuration cells and cell arrays |
US6236597B1 (en) | 1996-09-16 | 2001-05-22 | Altera Corporation | Nonvolatile memory cell with multiple gate oxide thicknesses |
US5914904A (en) * | 1996-10-01 | 1999-06-22 | Altera Corporation | Compact electrically erasable memory cells and arrays |
DE19654846A1 (de) * | 1996-12-27 | 1998-07-09 | Pact Inf Tech Gmbh | Verfahren zum selbständigen dynamischen Umladen von Datenflußprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o. dgl.) |
US6157566A (en) * | 1997-08-20 | 2000-12-05 | Micron Technology, Inc. | Reduced leakage DRAM storage unit |
US6005801A (en) | 1997-08-20 | 1999-12-21 | Micron Technology, Inc. | Reduced leakage DRAM storage unit |
US6201734B1 (en) | 1998-09-25 | 2001-03-13 | Sandisk Corporation | Programmable impedance device |
US6882553B2 (en) * | 2002-08-08 | 2005-04-19 | Micron Technology Inc. | Stacked columnar resistive memory structure and its method of formation and operation |
US6891769B2 (en) * | 2003-07-17 | 2005-05-10 | Actel Corporation | Flash/dynamic random access memory field programmable gate array |
US7129749B1 (en) * | 2004-10-27 | 2006-10-31 | Lattice Semiconductor Corporation | Programmable logic device having a configurable DRAM with transparent refresh |
US7593284B2 (en) * | 2007-10-17 | 2009-09-22 | Unity Semiconductor Corporation | Memory emulation using resistivity-sensitive memory |
US7911229B2 (en) * | 2008-09-26 | 2011-03-22 | Siliconblue Technologies Corporation | Programmable signal routing systems having low static leakage |
US20100205367A1 (en) * | 2009-02-09 | 2010-08-12 | Ehrlich Richard M | Method And System For Maintaining Cache Data Integrity With Flush-Cache Commands |
KR20110029811A (ko) * | 2009-09-16 | 2011-03-23 | 삼성전자주식회사 | 수직 나노 와이어를 포함하는 정보 저장 장치 |
KR101893332B1 (ko) * | 2009-11-13 | 2018-08-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 구동 방법 |
CN102714496B (zh) | 2010-01-20 | 2016-06-29 | 株式会社半导体能源研究所 | 半导体装置 |
US8570785B2 (en) | 2010-05-26 | 2013-10-29 | Hewlett-Packard Development Company | Reading a memory element within a crossbar array |
US9343480B2 (en) * | 2010-08-16 | 2016-05-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US9673823B2 (en) | 2011-05-18 | 2017-06-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving semiconductor device |
US8705307B2 (en) | 2011-11-17 | 2014-04-22 | International Business Machines Corporation | Memory system with dynamic refreshing |
JP2013191265A (ja) * | 2012-02-17 | 2013-09-26 | Semiconductor Energy Lab Co Ltd | 記憶装置、記憶装置の駆動方法、及び該記憶装置を備えた電子機器 |
US8953362B2 (en) * | 2012-05-11 | 2015-02-10 | Adesto Technologies Corporation | Resistive devices and methods of operation thereof |
JP6250955B2 (ja) | 2012-05-25 | 2017-12-20 | 株式会社半導体エネルギー研究所 | 半導体装置の駆動方法 |
WO2014043137A1 (en) * | 2012-09-11 | 2014-03-20 | Adesto Technologies Corporation | Resistive devices and methods of operation thereof |
KR102102589B1 (ko) * | 2012-10-17 | 2020-04-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 프로그램 가능한 논리 장치 |
US9954533B2 (en) * | 2014-12-16 | 2018-04-24 | Samsung Electronics Co., Ltd. | DRAM-based reconfigurable logic |
KR102420735B1 (ko) | 2016-08-19 | 2022-07-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 전원 제어 방법 |
US10732866B2 (en) | 2016-10-27 | 2020-08-04 | Samsung Electronics Co., Ltd. | Scaling out architecture for DRAM-based processing unit (DPU) |
US10180808B2 (en) * | 2016-10-27 | 2019-01-15 | Samsung Electronics Co., Ltd. | Software stack and programming for DPU operations |
US9922696B1 (en) * | 2016-10-28 | 2018-03-20 | Samsung Electronics Co., Ltd. | Circuits and micro-architecture for a DRAM-based processing unit |
FR3076051B1 (fr) * | 2017-12-26 | 2020-01-03 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Circuit memoire |
US11189662B2 (en) | 2018-08-13 | 2021-11-30 | Micron Technology | Memory cell stack and via formation for a memory device |
US11373695B2 (en) * | 2019-12-18 | 2022-06-28 | Micron Technology, Inc. | Memory accessing with auto-precharge |
Family Cites Families (75)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2155120A5 (ja) * | 1971-10-08 | 1973-05-18 | Labo Cent Telecommunicat | |
US3750115A (en) * | 1972-04-28 | 1973-07-31 | Gen Electric | Read mostly associative memory cell for universal logic |
US3876993A (en) * | 1974-03-25 | 1975-04-08 | Texas Instruments Inc | Random access memory cell |
US4025907A (en) * | 1975-07-10 | 1977-05-24 | Burroughs Corporation | Interlaced memory matrix array having single transistor cells |
US4125869A (en) * | 1975-07-11 | 1978-11-14 | National Semiconductor Corporation | Interconnect logic |
JPS5236434A (en) * | 1975-09-17 | 1977-03-19 | Toshiba Corp | Dynamic memory unit |
DE2606958A1 (de) * | 1976-02-20 | 1977-08-25 | Siemens Ag | Bausteinschaltung mit speichertransistoren |
US4103182A (en) * | 1976-09-01 | 1978-07-25 | Hewlett-Packard Company | Programmable transfer gate array |
US4207556A (en) * | 1976-12-14 | 1980-06-10 | Nippon Telegraph And Telephone Public Corporation | Programmable logic array arrangement |
US4157589A (en) * | 1977-09-09 | 1979-06-05 | Gte Laboratories Incorporated | Arithmetic logic apparatus |
US4307379A (en) * | 1977-11-10 | 1981-12-22 | Raytheon Company | Integrated circuit component |
JPS5536928A (en) * | 1978-09-06 | 1980-03-14 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor dynamic memory element |
US4293783A (en) * | 1978-11-01 | 1981-10-06 | Massachusetts Institute Of Technology | Storage/logic array |
US4247919A (en) * | 1979-06-15 | 1981-01-27 | Texas Instruments Incorporated | Low power quasi-static storage cell |
JPS56107571A (en) * | 1980-01-30 | 1981-08-26 | Fujitsu Ltd | Semiconductor memory storage device |
JPS56111185A (en) * | 1980-02-05 | 1981-09-02 | Nec Corp | Semiconductor integrated memory cell |
JPS56111183A (en) * | 1980-02-06 | 1981-09-02 | Toshiba Corp | Mos integrated circuit device |
US4423490A (en) * | 1980-10-27 | 1983-12-27 | Burroughs Corporation | JFET Dynamic memory |
US4395646A (en) * | 1980-11-03 | 1983-07-26 | International Business Machines Corp. | Logic performing cell for use in array structures |
US4380803A (en) * | 1981-02-10 | 1983-04-19 | Burroughs Corporation | Read-only/read-write memory |
JPS5948549B2 (ja) * | 1982-04-28 | 1984-11-27 | 株式会社東芝 | ダイナミック形記憶装置 |
JPS5948552B2 (ja) * | 1982-05-21 | 1984-11-27 | 株式会社東芝 | ダイナミツク型記憶装置 |
JPS5948550B2 (ja) * | 1982-05-21 | 1984-11-27 | 株式会社東芝 | ダイナミツク型記憶装置 |
US4622648A (en) * | 1982-05-10 | 1986-11-11 | American Microsystems, Inc. | Combinational logic structure using PASS transistors |
US4541067A (en) * | 1982-05-10 | 1985-09-10 | American Microsystems, Inc. | Combinational logic structure using PASS transistors |
JPS58220292A (ja) * | 1982-06-15 | 1983-12-21 | Nec Corp | 半導体メモリ |
JPS58220293A (ja) * | 1982-06-15 | 1983-12-21 | Nec Corp | 記憶装置 |
JPS5970021A (ja) * | 1982-10-13 | 1984-04-20 | Mitsubishi Electric Corp | ダイナミツク型半導体装置 |
US4508977A (en) * | 1983-01-11 | 1985-04-02 | Burroughs Corporation | Re-programmable PLA |
US4524430A (en) * | 1983-01-11 | 1985-06-18 | Burroughs Corporation | Dynamic data re-programmable PLA |
US4546273A (en) * | 1983-01-11 | 1985-10-08 | Burroughs Corporation | Dynamic re-programmable PLA |
JPS6022892A (ja) * | 1983-07-18 | 1985-02-05 | Nec Corp | 時分割通話路スイツチ |
US4604727A (en) * | 1983-08-31 | 1986-08-05 | Texas Instruments Incorporated | Memory with configuration RAM |
JPS6050940A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 半導体集積回路 |
US4551814A (en) * | 1983-12-12 | 1985-11-05 | Aerojet-General Corporation | Functionally redundant logic network architectures |
US4551815A (en) * | 1983-12-12 | 1985-11-05 | Aerojet-General Corporation | Functionally redundant logic network architectures with logic selection means |
US4870302A (en) * | 1984-03-12 | 1989-09-26 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
US4642487A (en) * | 1984-09-26 | 1987-02-10 | Xilinx, Inc. | Special interconnect for configurable logic array |
JPH073838B2 (ja) * | 1985-02-28 | 1995-01-18 | 株式会社東芝 | 半導体集積回路 |
US4935734A (en) * | 1985-09-11 | 1990-06-19 | Pilkington Micro-Electronics Limited | Semi-conductor integrated circuits/systems |
DE3685629T2 (de) * | 1985-10-23 | 1993-02-11 | Pilkington Micro Electronics | Integrierte geschaltete uebertragungsschaltung. |
GB8621357D0 (en) * | 1986-09-04 | 1986-10-15 | Mcallister R I | Hinged barrier semiconductor integrated circuits |
US4857774A (en) * | 1986-09-19 | 1989-08-15 | Actel Corporation | Testing apparatus and diagnostic method for use with programmable interconnect architecture |
US4910417A (en) * | 1986-09-19 | 1990-03-20 | Actel Corporation | Universal logic module comprising multiplexers |
US5015885A (en) * | 1986-09-19 | 1991-05-14 | Actel Corporation | Reconfigurable programmable interconnect architecture |
US5172014A (en) * | 1986-09-19 | 1992-12-15 | Actel Corporation | Programmable interconnect architecture |
JPS6396799A (ja) * | 1986-10-13 | 1988-04-27 | Nec Corp | 連想メモリ |
JPS63160417A (ja) * | 1986-12-23 | 1988-07-04 | Mitsubishi Electric Corp | ダイナミツク形レジスタ回路 |
JPS63160416A (ja) * | 1986-12-23 | 1988-07-04 | Mitsubishi Electric Corp | 論理回路 |
JPS63166091A (ja) * | 1986-12-27 | 1988-07-09 | Sony Corp | 半導体記憶装置 |
US4855619A (en) * | 1987-11-17 | 1989-08-08 | Xilinx, Inc. | Buffered routing element for a user programmable logic device |
JP2541248B2 (ja) * | 1987-11-20 | 1996-10-09 | 三菱電機株式会社 | プログラマブル・ロジック・アレイ |
US4847612A (en) * | 1988-01-13 | 1989-07-11 | Plug Logic, Inc. | Programmable logic device |
US4926224A (en) * | 1988-06-03 | 1990-05-15 | Texas Instruments Incorporated | Crosspoint dynamic ram cell for folded bitline array |
US5008214A (en) * | 1988-06-03 | 1991-04-16 | Texas Instruments Incorporated | Method of making crosspoint dynamic RAM cell array with overlapping wordlines and folded bitlines |
US5124273A (en) * | 1988-06-30 | 1992-06-23 | Kabushiki Kaisha Toshiba | Automatic wiring method for semiconductor integrated circuit devices |
ATE99448T1 (de) * | 1988-08-11 | 1994-01-15 | Siemens Ag | Integrierte halbleiterschaltung mit einem speicherbereich. |
CA1326303C (en) * | 1988-08-31 | 1994-01-18 | Hideki Shutou | Extended logical scale structure of a programmable logic array |
JPH0265295A (ja) * | 1988-08-31 | 1990-03-05 | Matsushita Electric Ind Co Ltd | プリント基板 |
GB8828828D0 (en) * | 1988-12-09 | 1989-01-18 | Pilkington Micro Electronics | Semiconductor integrated circuit |
JPH02278765A (ja) * | 1989-04-19 | 1990-11-15 | Hitachi Ltd | 半導体集積回路装置 |
JPH02278764A (ja) * | 1989-04-20 | 1990-11-15 | Matsushita Electron Corp | 半導体記憶装置 |
JP2583123B2 (ja) * | 1989-04-20 | 1997-02-19 | 松下電子工業株式会社 | メモリセルの形成方法 |
JP2778649B2 (ja) * | 1989-04-29 | 1998-07-23 | 日本電業工作株式会社 | 空胴共振器の自動同調装置 |
JPH02291720A (ja) * | 1989-05-01 | 1990-12-03 | Kawasaki Steel Corp | プログラム可能な論理デバイス |
JP2793627B2 (ja) * | 1989-05-02 | 1998-09-03 | ジェコー株式会社 | アナログ―ディジタル変換器 |
JPH0352189A (ja) * | 1989-07-19 | 1991-03-06 | Toshiba Micro Electron Kk | ダイナミック型ランダムアクセスメモリ |
JPH0359877A (ja) * | 1989-07-28 | 1991-03-14 | Toshiba Corp | ダイナミック型半導体記憶装置 |
GB9007492D0 (en) * | 1990-04-03 | 1990-05-30 | Pilkington Micro Electronics | Semiconductor integrated circuit |
US5073729A (en) * | 1990-06-22 | 1991-12-17 | Actel Corporation | Segmented routing architecture |
JPH0474380A (ja) * | 1990-07-13 | 1992-03-09 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
JPH04168691A (ja) * | 1990-10-31 | 1992-06-16 | Nec Corp | ダイナミックメモリ |
JPH04301924A (ja) * | 1991-03-28 | 1992-10-26 | Nec Corp | ダイナミックpla回路 |
KR920022293A (ko) * | 1991-05-16 | 1992-12-19 | 김광호 | 비정기적인 리프레쉬 동작을 실행하는 반도체 메모리 장치 |
JPH07105135B2 (ja) * | 1991-09-20 | 1995-11-13 | 沖電気工業株式会社 | 半導体記憶装置 |
-
1994
- 1994-03-16 CA CA002158467A patent/CA2158467A1/en not_active Abandoned
- 1994-03-16 WO PCT/US1994/002885 patent/WO1994022142A1/en not_active Application Discontinuation
- 1994-03-16 CN CN94191624A patent/CN1120373A/zh active Pending
- 1994-03-16 JP JP52123494A patent/JP3922653B2/ja not_active Expired - Fee Related
- 1994-03-16 EP EP94911629A patent/EP0689712A4/en not_active Withdrawn
- 1994-03-16 KR KR1019950704021A patent/KR960701449A/ko not_active Application Discontinuation
- 1994-05-24 TW TW083104685A patent/TW393605B/zh not_active IP Right Cessation
- 1994-11-04 US US08/334,885 patent/US5594698A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
TW393605B (en) | 2000-06-11 |
CA2158467A1 (en) | 1994-09-29 |
US5594698A (en) | 1997-01-14 |
EP0689712A4 (en) | 1997-05-28 |
CN1120373A (zh) | 1996-04-10 |
JPH08508361A (ja) | 1996-09-03 |
EP0689712A1 (en) | 1996-01-03 |
KR960701449A (ko) | 1996-02-24 |
WO1994022142A1 (en) | 1994-09-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3922653B2 (ja) | ランダムアクセスメモリ(ram)ベースのコンフィギュラブルアレイ | |
US6219284B1 (en) | Programmable logic device with multi-port memory | |
US4686650A (en) | Monolithic storage device | |
US5847577A (en) | DRAM memory cell for programmable logic devices | |
US6052327A (en) | Dual-port programmable logic device variable depth and width memory array | |
US5581198A (en) | Shadow DRAM for programmable logic devices | |
KR940008133B1 (ko) | 반도체 메모리 회로 | |
US6216205B1 (en) | Methods of controlling memory buffers having tri-port cache arrays therein | |
KR100301921B1 (ko) | 다중포트ram용의확장가능한데이타폭을가진직렬억세스메모리 | |
EP0489570A2 (en) | Antifuse programming in an integrated circuit structure | |
KR100944179B1 (ko) | 데이터 교환 장치 | |
US4611299A (en) | Monolithic storage device | |
JPS6118838B2 (ja) | ||
US6339817B1 (en) | Semiconductor memory including main and sub memory portions having plural memory cell groups and a bidirectional data transfer circuit | |
US9514817B1 (en) | Non-volatile memory device with memristor | |
US6400635B1 (en) | Memory circuitry for programmable logic integrated circuit devices | |
EP0220816A2 (en) | Gated transmission circuit (on-chip) | |
JPH09198874A (ja) | ランダム・アクセス・メモリ・アレイ | |
US5373470A (en) | Method and circuit for configuring I/O devices | |
US4805142A (en) | Multiple ROM data state, read/write memory cell | |
JPS63108595A (ja) | 電気的にプログラム可能な不揮発性メモリ | |
EP0170912A2 (en) | Integrated circuit having a common input terminal | |
JPH0287392A (ja) | 半導体記憶装置 | |
US6522597B2 (en) | Semiconductor memory device and bit line isolation gate arrangement method thereof | |
US6157211A (en) | FPGA using RAM control signal lines as routing or logic resources after configuration |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040608 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040906 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20041025 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041105 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050920 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051213 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070123 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070219 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |