JPH04192544A - Semiconductor integrated circuit device and lay-out method thereof - Google Patents
Semiconductor integrated circuit device and lay-out method thereofInfo
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Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、複数の機能ブロックからなる半導体集積回路
装置、例えばビルディングブロック方式の半導体集積回
路装置と、このような半導体集積回路装置の機能ブロッ
クのレイアウト方法とに関する。[Detailed Description of the Invention] <Industrial Application Field> The present invention relates to a semiconductor integrated circuit device comprising a plurality of functional blocks, for example a building block type semiconductor integrated circuit device, and a functional block of such a semiconductor integrated circuit device. Regarding the layout method.
〈従来の技術〉
従来の半導体集積回路装置と、そのレイアウト方法とに
ついて第１４図及び第１５図を参照しつつ説明する。<Prior Art> A conventional semiconductor integrated circuit device and its layout method will be described with reference to FIGS. 14 and 15.
複数の機能ブロックからなるビルディングブロック方式
の半導体集積回路装置は、第１４図に示すように、複数
のセルを相互に接続して得られた複数（図面では５つ）
の機能ブロックＡ−Ｅをフロ・７り間配線（図面では破
線で示している）で相互に接続して１つの半導体集積回
路装置としている。As shown in FIG. 14, a building block type semiconductor integrated circuit device consisting of a plurality of functional blocks has a plurality of cells (five in the figure) obtained by interconnecting a plurality of cells.
The functional blocks A to E are connected to each other by interconnections between the flow and the 7th circuit (indicated by broken lines in the drawing) to form one semiconductor integrated circuit device.
１つの機能ブロックを構成する複数のセルの間は、相互
にセル間配線で接続され、これによって機能ブロックが
形成されるのである。A plurality of cells constituting one functional block are connected to each other by inter-cell wiring, thereby forming a functional block.
各機能ブロックＡ−Ｅは、ブロック間配線で相互に接続
される。このブロック間配線は、機能ブロックと機能ブ
ロックとの間、すなわち機能ブロックの外の配線領域に
設けられる。Each functional block A to E is connected to each other by inter-block wiring. This inter-block wiring is provided between functional blocks, that is, in a wiring area outside the functional blocks.
かかる半導体集積回路装置を設計するレイアウト方法は
、第１５図に示すようユニ、機能ブロックを生成してフ
ロアプランを構成する工程（Ｓ、参照）と、各機能ブロ
ック内におけるセルの自動配置を行い、機能ブロックの
端子部の位置の最適化を行うとともに、セル間配線の自
動配線を行う工程（ＳＺ、Ｓ３及びＳ、参照）と 、各
機能ブロックにオーバーラツプがあれば、そのオーバー
ラツプを解消する工程（Ｓ、参照）と 、各機能ブロッ
クをブロック間配線で相互に接続する工程（Ｓ６参照）
とから構成されている。The layout method for designing such a semiconductor integrated circuit device, as shown in FIG. 15, includes a step of generating functional blocks and configuring a floor plan (see S), and automatically arranging cells within each functional block. , a process of optimizing the position of the terminal part of the functional block and automatically wiring the wiring between cells (see SZ, S3 and S), and a process of eliminating the overlap if there is any overlap between the functional blocks. (See S) and the process of interconnecting each functional block with inter-block wiring (See S6)
It is composed of.
〈発明が解決しようとする課題〉
しかしながら、上述した従来の半導体集積回路装置には
以下のような問題点がある。<Problems to be Solved by the Invention> However, the above-described conventional semiconductor integrated circuit device has the following problems.
すなわち、この半導体集積回路装置は、機能ブロックの
間を相互に接続するブロック間配線のための配線領域を
必要とするため、小型化に一定の限界があった。That is, this semiconductor integrated circuit device requires a wiring area for inter-block wiring that interconnects the functional blocks, so there is a certain limit to miniaturization.
また、このような半導体集積回路装置のレイアウト方法
は、セルを相互に接続して機能ブロックとする工程と、
機能ブロックを相互に接続する工程とか完全に独立分離
しているために、たとえ機能ブロック内にセル間配線が
存在しない未使用の配線領域があったとしても、当該未
使用の配線領域は機能ブロックを相互に接続する際には
全く利用されず、小型化に貢献することかできない。In addition, the layout method for such a semiconductor integrated circuit device includes a step of interconnecting cells to form a functional block;
Because the process of connecting functional blocks to each other is completely independent, even if there is an unused wiring area within a functional block where there is no inter-cell wiring, the unused wiring area is connected to the functional block. It is not used at all when interconnecting devices, and can only contribute to miniaturization.
このため、ブロック間配線か増加するにつれて、半導体
集積回路装置のチップ面積が増大する傾向がある。半導
体集積回路装置は小型化が重要なポイントとして要求さ
れるので、ブロック間配線のための配線領域の縮減が望
まれる。Therefore, as the number of interconnections between blocks increases, the chip area of the semiconductor integrated circuit device tends to increase. Since miniaturization is an important requirement for semiconductor integrated circuit devices, it is desirable to reduce the wiring area for inter-block wiring.
また、ブロック間配線は短い方が寄生容量、信号伝達時
間等の観点からも好ましい。特に、セル間配線とブロッ
ク間配線との長さの違いが大きくなればなるほど、最大
信号遅延と、最小信号遅延との差が太き（なり、信号の
レーシングが発生する。Further, it is preferable that the inter-block wiring is short from the viewpoint of parasitic capacitance, signal transmission time, and the like. In particular, the greater the difference in length between the inter-cell wiring and the inter-block wiring, the wider the difference between the maximum signal delay and the minimum signal delay, and signal racing occurs.
本発明は上記事情に鑑みて創案されたもので、フロ、り
間配線のための配線領域を縮減することにより小型化を
図るとともに、ブロック間配線を短くすることかできる
半導体集積回路装置とそのレイアウト方法を提供するこ
とを目的としている。The present invention was devised in view of the above circumstances, and provides a semiconductor integrated circuit device that can be miniaturized by reducing the wiring area for wiring between blocks and shorten the wiring between blocks. The purpose is to provide a layout method.
く課題を解決するための手段〉
請求項１に係る半導体集積回路装置は、複数の機能ブロ
ックから構成される半導体集積回路装置であって、機能
ブロックを相互に接続するブロック間配線が機能ブロッ
クを通過して設けられている。Means for Solving the Problems> A semiconductor integrated circuit device according to claim 1 is a semiconductor integrated circuit device composed of a plurality of functional blocks, wherein inter-block wiring interconnecting the functional blocks connects the functional blocks. It is provided through.
請求項２に係る半導体集積回路装置におけるブロック間
配線は、自身が接続されることのない機能ブロックを通
過し、当該機能ブロック内のセルを相互に接続するセル
間配線が存在しない未使用の配線領域を通過している。The inter-block wiring in the semiconductor integrated circuit device according to claim 2 is an unused wiring that passes through a functional block to which it is not connected, and there is no inter-cell wiring that interconnects cells in the functional block. passing through the area.
請求項３に係る半導体集積回路装置におけるブロック間
配線が通過する未使用の配線領域は、機能ブロックの隅
部に設けられている。In the semiconductor integrated circuit device according to the third aspect of the present invention, the unused wiring area through which the inter-block wiring passes is provided at the corner of the functional block.
また、請求項４に係る半導体集積回路装置のレイアウト
方法は、
半導体集積回路装置を構成する複数の機能ブロックの概
略的形状を見積もり、各機能ブロックの概略的位置を決
定する工程と、
各機能ブロックが所定の機能を発揮するように各機能ブ
ロック内のセルを相互にセル間配線で接続し、機能ブロ
ックの入出力部たる端子部の配置を行う工程と、
各機能ブロック内においてセル間配線か存在しない未使
用の配線領域のうち、機能ブロックを相互に接続するブ
ロック間配線が通過可能で、かつブロック間配線を形成
しても機能ブロックの面積を増大させない未使用の配線
領域を選択する工程と、
機能ブロックの面積が増大しない範囲において前工程で
選択された未使用の配線領域を通過するブロック間配線
の端子部を再配置する工程と、機能ブロックの面積が増
大しない範囲において前工程で再配置されるべき端子部
に接続されたセル間配線の再配置を行う工程とを有して
いる。Further, a layout method for a semiconductor integrated circuit device according to claim 4 includes the steps of: estimating the general shape of a plurality of functional blocks constituting the semiconductor integrated circuit device and determining the general position of each functional block; The process of connecting the cells in each functional block to each other with inter-cell wiring so that the cell performs the specified function, and arranging the terminal part which is the input/output part of the functional block, and the process of connecting the inter-cell wiring within each functional block. A step of selecting an unused wiring area among unused wiring areas that does not exist, through which inter-block wiring interconnecting functional blocks can pass, and which does not increase the area of the functional block even if the inter-block wiring is formed. and a step of rearranging the terminal portion of the inter-block wiring that passes through the unused wiring area selected in the previous process within a range where the area of the functional block does not increase, and a process where the area of the functional block is not increased in the previous process. and a step of rearranging the inter-cell wiring connected to the terminal portion to be rearranged.
さらに、請求項５に係る半導体集積回路装置のレイアウ
ト方法は、半導体集積回路装置を構成する複数の機能ブ
ロックの概略的形状を見積ちり、各機能ブロックの概略
的位置を決定する工程と、各機能ブロックを相互に接続
するブロック間配線の概略的配置を行う工程と、
ブロック間配線のうち機能ブロックを通過させるべきブ
ロック間配線を決定する工程と、機能ブロックを通過す
るブロック間配線を考量して各機能ブロックの入出力部
たる端子部の位置を最適化する工程と、
機能ブロックを通過するブロック間配線を優先しつつ、
各機能ブロックが所定の機能を発揮するように各機能ブ
ロック内のセルを相互に接続するセル間配線を自動接続
する工程と、
各機能ブロックの端子部の位置を考慮して各機能ブロッ
クの位置を最適化する工程と、ブロック間配線を自動配
線する工程とを有している。Furthermore, the layout method for a semiconductor integrated circuit device according to claim 5 includes the steps of estimating the general shape of a plurality of functional blocks constituting the semiconductor integrated circuit device and determining the general position of each functional block; A process of roughly arranging inter-block wiring that connects blocks to each other, a process of determining inter-block wiring that should pass through a functional block among the inter-block wiring, and a process of considering inter-block wiring that passes through a functional block. The process of optimizing the position of the terminal section, which is the input/output section of each functional block, and giving priority to the inter-block wiring that passes through the functional blocks,
The process of automatically connecting the inter-cell wiring that interconnects the cells in each functional block so that each functional block performs its predetermined function, and the position of each functional block taking into consideration the position of the terminal part of each functional block. The process includes a process of optimizing the wiring, and a process of automatically wiring the wiring between blocks.
〈作用〉
本発明に係る半導体集積回路装置は、機能ブロック間の
配線領域のみならず、機能ブロック内にもブロック間配
線が形成されている。<Operation> In the semiconductor integrated circuit device according to the present invention, inter-block wiring is formed not only in the wiring area between functional blocks but also within the functional blocks.
また、本発明に係る半導体集積回路装置のレイアウト方
法によると、機能ブロックにブロック間配線を通過させ
る。Further, according to the layout method for a semiconductor integrated circuit device according to the present invention, inter-block wiring is passed through the functional blocks.
〈実施例〉
以下、図面を参照して本発明に係る一実施例を説明する
。<Example> Hereinafter, an example according to the present invention will be described with reference to the drawings.
第１図は本発明の一実施例に係る半導体集積回路装置の
概略的説明図、第２図は本発明の一実施例に係る半導体
集積回路装置のレイアウト方法を示すフローチャート、
第３図〜第９図はこのレイアウト方法の工程を示す説明
図、第１０図は他の半導体集積回路装置のレイアウト方
法を示すフローチャート、第１１［Ｄ〜第１３図はこの
レイアウト方法の工程を示す説明図である。FIG. 1 is a schematic explanatory diagram of a semiconductor integrated circuit device according to an embodiment of the present invention, and FIG. 2 is a flowchart showing a layout method of a semiconductor integrated circuit device according to an embodiment of the present invention.
3 to 9 are explanatory diagrams showing the steps of this layout method, FIG. 10 is a flow chart showing another layout method for a semiconductor integrated circuit device, and FIGS. 11[D to 13 are explanatory diagrams showing the steps of this layout method. FIG.
なお、以下の説明で特定のブロック間配線を示す場合、
例えば機能プロ・７りＡとＢとを接続するブロック間配
線はＩＴＡＪで示し、同一の機能ブロックの間Ｓこ複数
のブロック間配線かある場合には、ｒＡＢ、 、ＡＢｚ
＝のように示すものとする。In addition, when referring to specific inter-block wiring in the following explanation,
For example, the inter-block wiring connecting functional blocks A and B is shown as ITAJ, and if there are multiple inter-block wirings between the same functional blocks, rAB, ,ABz
It shall be shown as =.
本実施例に係る半導体集積回路装置は、第１図に示すよ
うに、５つの機能ブロックＡ、Ｂ、Ｃ１Ｄ及びＥからな
る半導体集積回路装置であって、機能フロフクＡとＥと
を相互Ｃ二接続するブロック間配線ＡＥ、 、ＡＥ２か
、機能ブロックＢ内のセルを相互に接続するセル間配線
の存在しない未使用の配線領域を通過している。As shown in FIG. 1, the semiconductor integrated circuit device according to this embodiment is a semiconductor integrated circuit device consisting of five functional blocks A, B, C1D, and E, in which the functional blocks A and E are mutually connected to each other. It passes through either the connecting inter-block wirings AE, , AE2 or an unused wiring area where there is no inter-cell wiring connecting the cells in the functional block B.
機能ブロックとは、１つの機能を発揮するようにセル間
配線で接続された複数のセルの集合をいう。A functional block is a collection of cells connected by inter-cell wiring to perform one function.
かかる機能ブロックの縁部には、入出力部たる端子部が
設けられており、当該端子部をブロック間配線で接続す
ることによって、１つの半導体集積回路装置が構成され
ている。A terminal section serving as an input/output section is provided at the edge of the functional block, and one semiconductor integrated circuit device is configured by connecting the terminal section with inter-block wiring.
一般にセル間配線は、機能ブロックの中央部付近に密集
しがちであり、隅部になるほど疎らになる傾向がある。In general, inter-cell wiring tends to be concentrated near the center of a functional block, and tends to become sparser toward the corners.
すなわち、機能ブロックの隅部（機能ブロックの４隅と
周縁部）には、セル間配線か存在しない未使用の配線領
域か比較的多く存在するのである。That is, in the corners of the functional block (the four corners and the periphery of the functional block), there are relatively many unused wiring areas where inter-cell wiring does not exist.
セル間配線が存在しない未使用の配線領域は、機能ブロ
ックの有する機能には、何ら貢献することがないので、
かかる未使用の配線領域にブロック間配線（本実施例の
場合は、ＡＥ、 、ＡＥ２）を形成すれば、機能ブロッ
ク間の配線領域を削減し、半導体集積回路装置を小型化
を図ることがてきる。An unused wiring area where there is no inter-cell wiring does not contribute to the function of the functional block, so
By forming inter-block wiring (AE, AE2 in this example) in such unused wiring areas, it is possible to reduce the wiring area between functional blocks and downsize the semiconductor integrated circuit device. Ru.
なお、−船釣に未使用の配線領域は、機能ブロックの隅
部に多いだけであって、隅部にしか未使用の配線領域が
存在しないわけではなく、機能ブロックによっては中央
部にも未使用の配線領域か存在することもある。Furthermore, the unused wiring area for boat fishing is mostly found in the corners of the functional blocks; it does not mean that there are unused wiring areas only in the corners, and depending on the functional block, there may be unused wiring areas in the center as well. There may also be wiring areas for use.
上述したように、機能ブロックの未使用の配線領域にブ
ロック間配線を形成するためのレイアウト方法について
第２図〜第９図を参照しつつ説明する。なお、第３図〜
第６図及び第９図については、説明の都合上、各機能ブ
ロックＡ−Ｅを第１図とは異なるように表現している。As mentioned above, a layout method for forming inter-block wiring in unused wiring areas of functional blocks will be described with reference to FIGS. 2 to 9. In addition, Figure 3~
In FIGS. 6 and 9, for convenience of explanation, each functional block A to E is expressed differently from that in FIG. 1.
また、第７図及び第８図は、第３図等とは異なるよう５
こ表現巳でいる。Also, Figures 7 and 8 are different from Figure 3, etc.
This expression is a snake.
まず、ブロック間配線で各機能ブロックＡ−Ｅを接続じ
た論理回路回（第３図参院）に従いつつ、各機能フロフ
クＡ−Ｅの大きさ、形状を見積もり、半導体集積回路装
置内部における各機能ブロックＡ〜Ｅの概略的、相対的
な位置を示すフロアプランを決定する（第２図うこ示す
Ｓ１参照）。First, the size and shape of each functional block A-E are estimated according to the logic circuit circuit (Figure 3 House of Councilors) connecting each functional block A-E with inter-block wiring, and each function inside the semiconductor integrated circuit device is A floor plan showing the approximate and relative positions of blocks A to E is determined (see S1 shown on the side of FIG. 2).
すなわち、フロアプランとしては、第４図に示すよう乙
こ、中央に機能ブロックＣを位置させ、その左側Ｓこ機
能ブロックＡ、Ｅを、右側に機能ブロックＢ、Ｄをそれ
ぞれ位置させるのである。That is, as shown in FIG. 4, in the floor plan, functional block C is located in the center, functional blocks A and E are located on the left side thereof, and functional blocks B and D are located on the right side.
なお、第３図に示すＰ１〜Ｐ６は、半導体集積回路装置
のバットを示している。Note that P1 to P6 shown in FIG. 3 indicate bats of the semiconductor integrated circuit device.
次に、機能ブロックＡ−Ｅが所定の機能を発揮すように
各機能ブロックＡ−Ｅ内のセルを相互にセル間配線で接
続し、機能ブロックＡ−Ｅの人出力部たる端子部の配置
を計画する（第２図に示すＳ２〜Ｓ４参照）。この工程
では、各機能ブロックＡ−Ｅを相互乙こ接続するブロッ
ク間配線：よすべて機能ブロックＡ−Ｅの外部、すなわ
ち各機能ブロックＡ−Ｅの間の配線領域に形成されるも
のとする。また、この工程では、各機能ブロックＡ〜Ｅ
か可能な限りオーバーラツプ′−ないようにするか、各
機能ブロックＡ−Ｅかオーバーラツプした場合には、こ
のオーバーラツプを解消する（第２図に示すＳ、参照）
。Next, the cells in each functional block A-E are connected to each other by inter-cell wiring so that the functional blocks A-E perform the predetermined functions, and the terminal section, which is the human output section, of the functional blocks A-E is arranged. (See S2 to S4 shown in FIG. 2). In this step, it is assumed that all inter-block wiring interconnecting the functional blocks A-E is formed outside the functional blocks A-E, that is, in the wiring area between the functional blocks A-E. In addition, in this process, each functional block A to E
If there is an overlap between the functional blocks A and E, eliminate this overlap (see S shown in Figure 2).
.
ここまでは、従来のレイアウト方法と異なる点はない。Up to this point, there is no difference from the conventional layout method.
次に、各機能ブロックＡ−Ｅ内においてセル間配線が存
在しない未使用の配線領域のうち、機能ブロックＡ−Ｅ
を相互に接続するブロック間配線が通過可能で、かつブ
ロック間配線を形成しても機能ブロックの面積を増大さ
せない未使用の配線領域を選択する（第２図に示す３６
〜Ｓ７参照）。Next, among the unused wiring areas where inter-cell wiring does not exist in each functional block A-E, function blocks A-E
Select an unused wiring area through which the inter-block wiring interconnecting the blocks can pass, and where the area of the functional block will not increase even if the inter-block wiring is formed (36
- see S7).
以下、本実施例では、第６図に示すように、中央に位置
する機能ブロックＣに４つの未使用の配線領域α、β、
Ｔ及びδが存在する。そして、かかる未使用の配線領域
α、β、Ｔ及びδには、それぞれ機能ブロックＡとＤと
を接続するプロノク間配線ＡＤ、機能ブロックＡとＢと
を接続する２本のブロック間配線ＡＢ、 、ＡＢ２及び
機能ブロックＢとＥとを接続するブロック間配線ＢＥが
通過するものとして説明を行う。Hereinafter, in this embodiment, as shown in FIG. 6, four unused wiring areas α, β,
T and δ exist. In these unused wiring areas α, β, T, and δ, inter-block wiring AD connecting functional blocks A and D, two inter-block wiring AB connecting functional blocks A and B, and , AB2 and the inter-block wiring BE connecting the functional blocks B and E will be described.
次に、機能ブロックＣの面積が増大しない範囲において
、前工程で選択されｆコ未使用の配線領域α、β、γ及
びδを通過するブロック間配線ＡＢ、 、ＡＢ、 、Ａ
Ｄ及びＢＥの端子部の再配置を計画する（第２図に示す
Ｓ８参照）。Next, within the range where the area of functional block C does not increase, inter-block wiring AB, , AB, , A that passes through the unused wiring areas α, β, γ, and δ selected in the previous process and f
Plan the rearrangement of the D and BE terminals (see S8 in FIG. 2).
この端子部の再配置の詳細について、第７図を参照しつ
つ説明する。Details of this rearrangement of the terminal portions will be explained with reference to FIG. 7.
機能ブロックＸとＹとの間を接続する２本のブロック間
配線ＸＹ、 、ＸＹ２かあり、機能ブロックＸ、Ｙに挟
まれた機能ブロックＺに２つの未使用の配線領域ψ、ω
かあり、かつ機能ブロックＸに端子部χＩ、ＸＺ、機能
ブロックＹに端子部Ｙ１、Ｙ２がそれぞれ形成されてい
るとする。There are two inter-block wirings XY, , XY2 connecting functional blocks X and Y, and two unused wiring areas ψ, ω in functional block Z sandwiched between functional blocks X and Y.
It is assumed that the functional block X has terminal portions χI and XZ, and the functional block Y has terminal portions Y1 and Y2, respectively.
かかる場合において、ブロック間配線ＸＹ、か未使用の
配線領域ψを通過するならば、端子部Ｘ１、ＹＩ は、
それぞれＸ １ ’ 、Ｙ １ ’ テ示Ｔ位１Ｓこあ
る方がよい。ここで、端子部ｘ、 、ｙ、を、それぞれ
ｘ、’ 、ｙ、’の位置に移動可能ならば、この位置に
再配置し、未使用の配線領域ψにブロック間配線ｘＹ１
を通過させる。In such a case, if the inter-block wiring XY or the unused wiring area ψ is passed through, the terminal portions X1 and YI are as follows.
It is better to have at least 1S of X 1 ′ and Y 1 ′ indicators, respectively. Here, if the terminal parts x, , y, can be moved to the positions x,', y,', respectively, they are relocated to these positions, and the inter-block wiring xY1 is placed in the unused wiring area ψ.
pass.
また、未使用の配線領域ωにブロック間配線ＸＹ２を通
過させるならば、端子部×２はｘ２′の位置に移動させ
た方かよいが、端子部Ｙ２は未使用の配線領域ωの間近
にあるので、他の端子部×１、Ｘ２及びＹ、のように移
動させる必要はない。Also, if the inter-block wiring XY2 is to pass through the unused wiring area ω, it is better to move the terminal part x2 to the position x2', but the terminal part Y2 is close to the unused wiring area ω. Therefore, there is no need to move the other terminal parts x1, x2, and y.
かかる端子部の再配置を本実施例の場合二こ当てはめる
と、４つのブロック間配線ＡＢ、 、ＡＢ２、ＡＤ及び
ＢＥのすべてに必要となる。If such terminal portion rearrangement is applied twice to the case of this embodiment, all four inter-block wirings AB, , AB2, AD, and BE will be required.
次に、前工程で端子部を移動させたならば、機能ブロッ
クの面積が増大しない範囲において、前工程で再配置さ
れるべき端子部に接続されたセル間配線の再配置を計画
する（第２回に示すＳ、参照）。Next, if the terminals have been moved in the previous process, plan to relocate the inter-cell wiring connected to the terminals that should be relocated in the previous process, within a range that does not increase the area of the functional block. (See S, shown twice).
このセル間配線の再配置の詳細について、第８図を参照
しつつ説明する。Details of this rearrangement of inter-cell wiring will be explained with reference to FIG. 8.
第８図は機能ブロックＫを構成するセルに、、Ｋ、と、
このセルに、 、Ｋ、を相互二こ接続するセル間配線に
α、Ｋβと、このセル間配線にαか接続された端子部に
、とを示している。FIG. 8 shows the cells constituting the functional block K, K, and the like.
In this cell, α and Kβ are shown as inter-cell wirings that connect , K, to each other, and α and Kβ are shown as terminals connected to this inter-cell wiring.
端子部に１をに１′の位置に移動させ之ことＳこよって
、破線で示すセル間配線にαは、実線で示すセル間配線
にβに変更される。By moving 1 to the position 1' in the terminal portion, α in the inter-cell wiring shown by the broken line is changed to β in the inter-cell wiring shown by the solid line.
ただし、セル間配線にβに変更することによって、機能
ブロックにの面積が増大するならば、セル間配線の再配
置は行わない。従って、この場合には端子部に、のに１
′への移動も行わない。However, if changing the inter-cell wiring to β increases the area of the functional block, the inter-cell wiring is not rearranged. Therefore, in this case, there is a
′ is also not moved.
セル間配線の再配置の計画が完了したならば、各機能ブ
ロックＡ−Ｅをブロック間配線で接続する（第２図に示
すＳ、。参照）
次に、上述した半導体集積回路装置のレイアウト方法と
は異なるレイアウト方法について第１０図〜第１３図を
参照しつつ説明する。Once the plan for rearranging inter-cell wiring is completed, each functional block A to E is connected by inter-block wiring (see S shown in FIG. 2).Next, the above-described layout method for a semiconductor integrated circuit device is performed. A different layout method will be explained with reference to FIGS. 10 to 13.
以下のレイアウト方法が上述したものと異なる点は、機
能ブロックを通過するブロック間配線のレイアウトをセ
ル間配線のレイアウト以前に決定することである。The following layout method differs from the one described above in that the layout of inter-block wiring passing through functional blocks is determined before the layout of inter-cell wiring.
まず、半導体集積回路装置を構成する５つの機能ブロッ
クＡ−Ｅの概略的形状、大きさ等を見積もり、各機能ブ
ロックＡ−Ｅの概略的位置を決定する。すなわち、フロ
アプランを決定するのである（第１０図に示すＳｌ参照
）。なお、以下の説明では、上述したレイアウト方法の
場合と同様に、中央に機能ブロックＣを位置させ、その
左側に機能ブロックＡ、Ｅを、右側に機能ブロックＢ、
Ｄをそれぞれ位置させるものとする。First, the approximate shape, size, etc. of the five functional blocks A to E constituting the semiconductor integrated circuit device are estimated, and the approximate position of each functional block A to E is determined. That is, the floor plan is determined (see Sl shown in FIG. 10). In the following explanation, as in the case of the layout method described above, functional block C is positioned in the center, functional blocks A and E are placed on the left side of the functional block C, and functional blocks B and B are placed on the right side of the functional block C.
Let D be positioned respectively.
各機能ブロックの概略的形状等を見積もるには、２つの
手法がある。機能ブロック内に形成すべきセル間配線か
ら概略的形状等を見積もる手法と、いわゆる見積もりプ
ログラムを利用する手法とである。この段階にδける機
能ブロックの概略的形状等の見積もりが正確であればあ
るほど、半導体集積回路装置を小型化することができる
ので、設計者は２つの手法を比較しつつ、より好適な手
法で見積もりを行う。There are two methods for estimating the general shape etc. of each functional block. There are two methods: one is to estimate the general shape etc. from the inter-cell wiring to be formed in a functional block, and the other is to use a so-called estimation program. The more accurate the estimation of the general shape of the functional block, etc. at this stage, the more compact the semiconductor integrated circuit device can be. Make an estimate.
フロアプランが決定したならば、各機能ブロックＡ−Ｅ
を相互に接続するブロック間配線の概略的装置を行う（
第１０図二こ示すＳ２参照）。Once the floor plan is decided, each functional block A-E
Perform a schematic arrangement of inter-block wiring to connect the blocks to each other (
(See S2 shown in FIG. 10).
二の概略的配置は、前工程で見積もられた機能ブロック
の形状に可能な限り忠実に行われる。すなわち、ブロッ
ク間配線の配線長の短縮化と、通過する機能ブロックを
少なくすることを目標とじて行われるのである。The second schematic arrangement is performed as faithfully as possible to the shape of the functional blocks estimated in the previous step. In other words, this is done with the aim of shortening the wiring length between blocks and reducing the number of functional blocks that pass through.
ブロック間配線のうち機能ブロックを通過させるべきブ
ロック間配線を決定する（第１Ｏ図に示すＳ３参照）。Among the inter-block wirings, the inter-block wiring through which the functional block should pass is determined (see S3 shown in FIG. 1O).
ここでは、上述したレイアウト方法と同様１−Ｆ、機能
ブロックＡとＤとを接続するブロック間配線ＡＤ、機能
ブロックＡとＢとを接続する２本のブロック間配線ＡＢ
、、Ａ８２及び機能ブロックＢとＥとを接続するブロア
・り間配線ＢＥが機能ブロックＣを通過するものとして
説明を行う。Here, as in the layout method described above, 1-F, inter-block wiring AD connecting functional blocks A and D, and two inter-block wiring AB connecting functional blocks A and B.
, , A82 and the blower-to-wall wiring BE connecting the functional blocks B and E will be described as passing through the functional block C.
機能ブロックＣを通過するブロック間配線ＡＤ、ＡＢｌ
、ＡＢ２及びＢＥを考量して各機能ブロックＡ−Ｅの入
出力部たる端子部の位置を最適化する（第１Ｏ図に示す
Ｓ４参緊）。Inter-block wiring AD, ABl passing through functional block C
, AB2 and BE are considered to optimize the positions of terminal portions serving as input/output portions of each functional block A to E (see S4 shown in FIG. 1O).
端子部の位置の最適化について、第１１図のような場合
を例コこ挙げて説明する。機能ブロックχの端子部χ１
と、機能ブロックｙの端子部ｙ１とかブロック間配線χ
ｙで接続されなければならない場合に、第１１図Ｃａ）
に示すようユニ両端子部χ１、ｙ、がずれていると、破
線で示すようなりランク状のフロ、り間配線χｙを形成
しなければならない。Optimization of the position of the terminal portion will be explained using a case as shown in FIG. 11 as an example. Terminal part χ1 of function block χ
and the terminal section y1 of the functional block y or the inter-block wiring χ
Figure 11 Ca)
If the two terminal portions χ1, y are misaligned as shown in FIG. 1, it is necessary to form a rank-shaped interconnection χy between the two terminals as shown by the broken line.
この場合において、端子部χ３、ｙｌの位置を最適化す
るとは、第１１図（ｂ）に示すように、機能ブロックχ
の端子部χ１を機能ブロックｙの端子部ｙ１の真上（図
面上における真キ）に移動させることをいう。このよう
に、端子部χ１を移動させると、真っ直くなブロック間
配線χｙを形成することができる。従って、ブロック間
配線χｙをより短縮することができる。勿論、機能ブロ
ックｙの端子部ｙ、を機能ブロックχの端子部χ１の真
下に移動させてもよい。In this case, optimizing the positions of the terminal parts χ3 and yl means, as shown in FIG.
This refers to moving the terminal section χ1 of the function block y directly above the terminal section y1 of the functional block y (right above the terminal section y1 in the drawing). By moving the terminal portion χ1 in this manner, a straight inter-block wiring χy can be formed. Therefore, the inter-block wiring χy can be further shortened. Of course, the terminal section y of the functional block y may be moved directly below the terminal section χ1 of the functional block χ.
上述した端子部の位置の最適化は、機能プロ。Optimization of the position of the terminal part mentioned above is a function pro.
りの縁部に、ブロック間配線によって相互に接続される
端子部がある場合について説明したが、機能ブロックの
内方に端子部かある場合における端子部の位置の最適化
は異なった手法で行う。すなわち、第１２図（ａ） ５
こ示すように、機能ブロックＡの内方にある瑞子部へ〇
、Ａ２は、機能ブロックＡの縁部に移動させ、端子部Ａ
１ ’ 、Ａｚ ’ とするのである（第１２図（ｂ）
参照）。すなわち、端子部をブロック間配線の重心に近
い方向に移動させるのである。We have explained the case where there are terminals connected to each other by inter-block wiring at the edges of the functional blocks, but when there are terminals inside the functional blocks, a different method is used to optimize the position of the terminals. . That is, Fig. 12(a) 5
As shown, A2 is moved to the edge of the functional block A, and the terminal part A is moved to the edge of the functional block A.
1', Az' (Fig. 12(b))
reference). That is, the terminal portion is moved in a direction closer to the center of gravity of the inter-block wiring.
これで、各機能ブロックＡ〜Ｅの端子部の位置の最適化
が終了した。This completes the optimization of the positions of the terminal portions of each of the functional blocks A to E.
次に、機能ブロックＣを通過するブロック間配線ＡＤ、
ＡＢ、、Ａ８２及びＢＥを優先しつつ、各機能ブロック
Ａ−Ｅが所定の機能を発揮するように各機能ブロックＡ
−Ｅ内のセルを相互シこ接続、 するセル間配線を自動
接続する（第１０図のＳ５参照）。Next, the inter-block wiring AD passing through the functional block C,
While prioritizing AB, , A82 and BE, each functional block A is
-Cells in E are mutually interconnected, and inter-cell wiring is automatically connected (see S5 in FIG. 10).
ここで、子機能ブロックＣを通過するブロック間配線Ａ
Ｄ、ＡＢ、 、ＡＢ２及びＢＥを優先」させるとは、す
でに機能ブロックＣを通過しているブロック間配線ＡＤ
、ＡＢ、 、ＡＢ２及びＢＥを変更することなく、機能
ブロンクＣ内のセル間配線を行うことをいう。従って、
機能ブロックＣにセル間配線を形成することによって、
ブロック間配線Ａ Ｄ 、 Ａ Ｂ ＋ 、Ａ Ｂ ｚ
及びＢＥを変更することはない。Here, inter-block wiring A passing through child function block C
Giving priority to D, AB, , AB2 and BE means that inter-block wiring AD that has already passed through functional block C
, AB, , AB2 and BE are interconnected between cells within the functional block C. Therefore,
By forming inter-cell wiring in functional block C,
Inter-block wiring A D , A B + , A B z
and BE will not be changed.
このセル間配線の形成の際において、ステップＳＩＳこ
セル間配線に基づいて機能ブロックの概酩的形状等の見
積もりを行っている場合シこは、この段階でセル間配線
の自動配線のみを行う。一方、いわゆる見積もりプログ
ラムで機能ブロックの概略的形状等を見積もっている場
合には、−旦セル間配線を自動配線した後に、再び端子
部の位置を見積もってセル間配線の自動配線を行う必要
がある。When forming this inter-cell wiring, if the rough shape of the functional block is estimated based on the inter-cell wiring in step SIS, only the automatic wiring of the inter-cell wiring is performed at this stage. . On the other hand, when estimating the general shape of a functional block using a so-called estimation program, it is necessary to automatically route inter-cell wiring and then estimate the terminal position again to automatically route inter-cell wiring. be.
次に、セル間配線が終了した機能ブロックＡ〜Ｅの端子
部の位置を考慮して各機能ブロックＡ〜Ｅの位置を最適
化する（第１Ｏ図の５６参照）。Next, the positions of each of the functional blocks A to E are optimized in consideration of the positions of the terminal portions of the functional blocks A to E for which inter-cell wiring has been completed (see 56 in FIG. 1O).
ここで、「機能ブロックの位置を最適化Ｊするとは、第
１３図（ａ）に示すように、２つの機能ブロックχ、ｙ
の端子部χ１、χ２、ｙｌ、ｙ２がずれており、かつ一
方がクリティカルブロックでない場合に、クリティカル
ブロックでない機能ブロックχをクリティカルブロック
ｙに対して相対的に移動させ、２つの機能ブロックχ、
ｙの端子部χヨとＶｌ、χ２とｙ２が可能な限り相対す
るようにすることをいう。このように、クリティカルブ
ロックでない機能ブロックχを移動させると、第１３図
（ｂ）に示すように、機能フロ、りχ、ｙの間のブロッ
ク間配線χｙ１、χｙ２を直線的↓こ構成することがで
きる。なお、クリティカルブロックとは、機能ブロック
のうちで、移動させると半導体集積回路装置の大きさが
変わるような機能ブロックをいう。例えは、第１２図に
示すような半導体集積回路装置であれば、機能ブロンク
Ｅ以外はすべてクリティカルブロックである。Here, "optimizing the position of the functional blocks" means that the two functional blocks χ, y
If the terminal parts χ1, χ2, yl, y2 of
This means that the terminals χ y and Vl of y, and χ2 and y2 should be made to face each other as much as possible. In this way, when the functional block χ that is not a critical block is moved, as shown in FIG. I can do it. Note that a critical block refers to a functional block that, when moved, changes the size of the semiconductor integrated circuit device. For example, in a semiconductor integrated circuit device as shown in FIG. 12, all blocks except functional block E are critical blocks.
ここまでの工程で、機能ブロックを通過するブロック間
配線、各機能ブロックの位置、各機能ブロックの端子部
の位置及び各機能ブロック内のセルを相互に接続するセ
ル間配線が決定されたので、残余のブロック間配線、す
なわち機能ブロックを通過しないブロック間配線の自動
配線を行う（第１０図の３７参脇）。In the process up to this point, the inter-block wiring that passes through the functional blocks, the position of each functional block, the position of the terminal part of each functional block, and the inter-cell wiring that interconnects the cells in each functional block have been determined. The remaining inter-block wiring, that is, the inter-block wiring that does not pass through the functional blocks, is automatically wired (see 37 in FIG. 10).
〈発明の効果〉
本発明に係る半導体集積回路装置は、複数の機能ブロッ
クから構成される半導体集積回路装置であって、機能ブ
ロックを相互に接続するブロック間配線が機能ブロック
を通過じで設けられている。<Effects of the Invention> The semiconductor integrated circuit device according to the present invention is a semiconductor integrated circuit device composed of a plurality of functional blocks, in which inter-block wiring interconnecting the functional blocks is provided passing through the functional blocks. ing.
従って、従来では機能ブロックと機能ブロックとの間の
配線領域に形成されていたブロック間配線を機能ブロッ
クの機能の発揮には役立たない未使用の配線領域に形成
するので、全体の面積を低減することができる。さらに
、ブロック間配線長か短くなり、寄生容量も少なく、信
号伝達時間も短くなり、チップの動作速度を向上させる
ことができる。このため、第３図等に示したような半導
体集積回路装置であれば、第９図に斜線で示す部分を削
減することができる。Therefore, the inter-block wiring, which was conventionally formed in the wiring area between functional blocks, is now formed in an unused wiring area that is not useful for the function of the functional blocks, reducing the overall area. be able to. Furthermore, the length of wiring between blocks is shortened, parasitic capacitance is reduced, signal transmission time is also shortened, and the operating speed of the chip can be improved. Therefore, in the case of a semiconductor integrated circuit device such as that shown in FIG. 3, etc., the shaded portion in FIG. 9 can be eliminated.
また、未使用の配線領域は、機能フロ・ンクの隅部に存
在することが多いので、機能ブロックを通過するブロッ
ク間配線は、機能ブロックの隅部に形成されることが多
い。Furthermore, since unused wiring areas often exist at the corners of functional blocks, inter-block wiring that passes through functional blocks is often formed at the corners of the functional blocks.
さらに、本発明に係る半導体集積回路装置のレイアウト
方法は、半導体集積回路装置を構成する複数の機能ブロ
ックの概略的形状を見積もり、各機能ブロックの概略的
位置を決定する工程と、各機能ブロックか所定の機能を
発揮するように各機能ブロック内のセルを相互にセル間
配線で接続し、機能ブロックの入出力部たる端子部の配
置を行う工程と、各機能ブロック内においてセル間配線
が存在しない未使用の配線領域のうち、機能ブロックを
相互に接続するブロック間配線が通過可能で、かつブロ
ック間配線を形成しても機能ブロックの面積を増大させ
ない未使用の配線領域を選択する工程と、機能ブロック
の面積が増大しない範囲において前工程で選択された未
使用の配線領域を通過するブロック間配線の端子部を再
配置する工程と、機能ブロックの面積が増大しない範囲
において前工程で再配置されるべき端子部に接続された
セル間配線の再配置を行う工程とを有している。Further, the layout method for a semiconductor integrated circuit device according to the present invention includes a step of estimating the rough shape of a plurality of functional blocks constituting the semiconductor integrated circuit device, determining the rough position of each functional block, and There is a process of connecting the cells in each functional block with inter-cell wiring to perform the specified function, arranging the terminal part which is the input/output part of the functional block, and the existence of inter-cell wiring within each functional block. a step of selecting an unused wiring area among the unused wiring areas that are not used, through which inter-block wiring interconnecting the functional blocks can pass, and which does not increase the area of the functional blocks even if the inter-block wiring is formed; , a step of re-arranging the terminals of the inter-block wiring that passes through the unused wiring area selected in the previous process as long as the area of the functional block does not increase, and a process of re-arranging the terminal part of the inter-block wiring that passes through the unused wiring area selected in the previous process as long as the area of the functional block does not increase. and a step of rearranging the inter-cell wiring connected to the terminal portion to be arranged.
従って、従来のものより面積を低減させ、かつブロック
間配線が短くなった半導体集積回路装置を提供すること
か可能になる。Therefore, it is possible to provide a semiconductor integrated circuit device that has a smaller area than the conventional device and has shorter interconnections between blocks.
また、他のレイアウト方法であれば、半導体集積回路装
置を構成する複数の機能ブロックの概略的形状を見積も
り、各機能ブロックの概略的位置を決定する工程と、各
機能ブロックを相互に接続するブロック間配線の概略的
配置を行う工程と、ブロック間配線のうち機能ブロック
を通過させるべきブロック間配線を決定する工程と、機
能ブロックを通過するフロνり間配線を考量して各機能
ブロックの入出力部たる端子部の位置を最適化する工程
と、機能ブロックを通過するブロック間配線を優先しつ
つ、各機能ブロックが所定の機能を発揮するように各機
能ブロック内のセルを相互に接続するセル間配線を自動
接続する工程と、各機能ブロックの端子部の位置を考慮
して各機能ブロックの位置を最適化する工程と、ブロッ
ク間配線を自動配線する工程とを有しているので、ブロ
ック間配線をより短くすることができる。従って、セル
間配線とブロック間配線との長さの遅いに起因する信号
のレーシングが発生しにくくなる。In addition, with other layout methods, the steps include estimating the approximate shape of multiple functional blocks that make up a semiconductor integrated circuit device, determining the approximate position of each functional block, and blocks that connect each functional block to each other. A process of roughly arranging interconnections between blocks, a process of determining interblock interconnections that should pass through functional blocks among interblock interconnections, and a process of determining the input of each functional block by taking into account the interconnection between blocks that will pass through the functional blocks. The process of optimizing the position of the terminal section, which is the output section, and the interconnection of cells within each functional block so that each functional block performs its specified function, while prioritizing the inter-block wiring that passes through the functional blocks. Since it includes a process of automatically connecting wiring between cells, a process of optimizing the position of each functional block by considering the position of the terminal part of each functional block, and a process of automatically wiring wiring between blocks, Inter-block wiring can be made shorter. Therefore, signal racing due to the long lengths of the inter-cell wiring and the inter-block wiring is less likely to occur.
第１図は本発明の一実施例Ｓこ係る半導体集積回路装置
の概略的説明図、第２図は本発明の一実施例に係る半導
体集積回路装置のレイアウト方法を示すフローチャート
、第３図〜第９図はこのレイアウト方法の工程を示す説
明図、第１０図は他の半導体集積回路装置のレイアウト
方法を示すフローチャート、第１１図〜第１３図はこの
レイアウト方法の工程を示す説明図、第１４図は従来の
半導体集積回路装置の概略的説明図、第１５図は従来の
半導体集積回路装置のレイアウト方法を示すフローチャ
ートである。
Ａ、Ｂ、Ｃ，Ｄ、Ｅ・・・機能ブロック、ＡＢ、 、Ａ
Ｂ２、ＡＤ、ＢＥ・・・ブロック間配線、α、β、Ｔ、
δ・・・未使用の配線領域。FIG. 1 is a schematic explanatory diagram of a semiconductor integrated circuit device according to an embodiment of the present invention, FIG. 2 is a flowchart showing a layout method of a semiconductor integrated circuit device according to an embodiment of the present invention, and FIGS. FIG. 9 is an explanatory diagram showing the steps of this layout method, FIG. 10 is a flowchart showing another layout method for a semiconductor integrated circuit device, FIGS. 11 to 13 are explanatory diagrams showing the steps of this layout method, and FIG. FIG. 14 is a schematic explanatory diagram of a conventional semiconductor integrated circuit device, and FIG. 15 is a flowchart showing a layout method for a conventional semiconductor integrated circuit device. A, B, C, D, E...Functional block, AB, ,A
B2, AD, BE... Inter-block wiring, α, β, T,
δ...Unused wiring area.
Claims (4)
路装置において、機能ブロックを相互に接続するブロッ
ク間配線が機能ブロックを通過して設けられていること
を特徴とする半導体集積回路装置。(1) A semiconductor integrated circuit device composed of a plurality of functional blocks, characterized in that inter-block wiring interconnecting the functional blocks is provided passing through the functional blocks.
ない機能ブロックを通過し、当該機能ブロック内のセル
を相互に接続するセル間配線が存在しない未使用の配線
領域を通過していることを特徴とする請求項１記載の半
導体集積回路装置。(2) The inter-block wiring passes through a functional block to which it is not connected, and passes through an unused wiring area where there is no inter-cell wiring that interconnects cells within the functional block. The semiconductor integrated circuit device according to claim 1, characterized in that:
は、機能ブロックの隅部に設けられていることを特徴と
する請求項１及び２記載の半導体集積回路装置。(3) The semiconductor integrated circuit device according to claim 1 or 2, wherein the unused wiring area through which the inter-block wiring passes is provided at a corner of the functional block.
クの概略的形状を見積もり、各機能ブロックの概略的位
置を決定する工程と、 各機能ブロックが所定の機能を発揮するように各機能ブ
ロック内のセルを相互にセル間配線で接続し、機能ブロ
ックの入出力部たる端子部の配置を行う工程と、 各機能ブロック内においてセル間配線が存在しない未使
用の配線領域のうち、機能ブロックを相互に接続するブ
ロック間配線が通過可能で、かつブロック間配線を形成
しても機能ブロックの面積を増大させない未使用の配線
領域を選択する工程と、 機能ブロックの面積が増大しない範囲において前工程で
選択された未使用の配線領域を通過するブロック間配線
の端子部を再配置する工程と、機能ブロックの面積が増
大しない範囲において前工程で再配置されるべき端子部
に接続されたセル間配線の再配置を行う工程とを具備し
たことを特徴とする半導体集積回路装置のレイアウト方
法。（５）半導体集積回路装置を構成する複数の機能ブ
ロックの概略的形状を見積もり、各機能ブロックの概略
的位置を決定する工程と、 各機能ブロックを相互に接続するブロック間配線の概略
的配置を行う工程と、 ブロック間配線のうち機能ブロックを通過させるべきブ
ロック間配線を決定する工程と、機能ブロックを通過す
るブロック間配線を考量して各機能ブロックの入出力部
たる端子部の位置を最適化する工程と、 機能ブロックを通過するブロック間配線を優先しつつ、
各機能ブロックが所定の機能を発揮するように各機能ブ
ロック内のセルを相互に接続するセル間配線を自動接続
する工程と、 各機能ブロックの端子部の位置を考慮して各機能ブロッ
クの位置を最適化する工程と、 ブロック間配線を自動配線する工程とを具備したことを
特徴とする半導体集積回路装置のレイアウト方法。(4) A process of estimating the general shape of a plurality of functional blocks constituting a semiconductor integrated circuit device and determining the approximate position of each functional block, and The process of connecting the cells with each other with inter-cell wiring and arranging the terminal part which is the input/output part of the functional block, and the process of connecting the functional blocks in the unused wiring area where there is no inter-cell wiring within each functional block. The process of selecting an unused wiring area through which interconnecting inter-block wiring can pass and which does not increase the area of the functional block even if the inter-block wiring is formed, and the process of selecting an unused wiring area where the area of the functional block does not increase The process of rearranging the terminal part of the inter-block wiring passing through the unused wiring area selected in , and the process of rearranging the terminal part of the inter-block wiring that passes through the unused wiring area selected in 1. A layout method for a semiconductor integrated circuit device, comprising the step of rearranging wiring. (5) A process of estimating the approximate shape of a plurality of functional blocks constituting a semiconductor integrated circuit device, determining the approximate position of each functional block, and determining the approximate arrangement of inter-block wiring interconnecting each functional block. The process of determining the inter-block wiring that should pass through the functional blocks, and the process of determining the inter-block wiring that should pass through the functional blocks, and the process of optimizing the position of the terminal section, which is the input/output section of each functional block, by considering the inter-block wiring that passes through the functional block. While prioritizing the process of
The process of automatically connecting the inter-cell wiring that interconnects the cells in each functional block so that each functional block performs its predetermined function, and the position of each functional block taking into account the position of the terminal part of each functional block. 1. A layout method for a semiconductor integrated circuit device, comprising: a step of optimizing the wiring; and a step of automatically routing wiring between blocks.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326552A JPH04192544A (en) | 1990-11-27 | 1990-11-27 | Semiconductor integrated circuit device and lay-out method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326552A JPH04192544A (en) | 1990-11-27 | 1990-11-27 | Semiconductor integrated circuit device and lay-out method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192544A true JPH04192544A (en) | 1992-07-10 |
Family
ID=18189103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2326552A Pending JPH04192544A (en) | 1990-11-27 | 1990-11-27 | Semiconductor integrated circuit device and lay-out method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192544A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6378121B2 (en) | 1997-03-27 | 2002-04-23 | Nec Corporation | Automatic global routing device for efficiently determining optimum wiring route on integrated circuit and global routing method therefor |
-
1990
- 1990-11-27 JP JP2326552A patent/JPH04192544A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6378121B2 (en) | 1997-03-27 | 2002-04-23 | Nec Corporation | Automatic global routing device for efficiently determining optimum wiring route on integrated circuit and global routing method therefor |
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