JP2638293B2 - LSI and mask layout method for logic circuit - Google Patents
LSI and mask layout method for logic circuitInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、PLA（Programmable logic array）形式
によって論理回路のLSI・マスクをレイアウトする論理
回路のLSI・マスクレイアウト方法に関し、特に内部に
クロックディレイ回路を含む論理回路のLIS・マスクレ
イアウト方法に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic circuit LSI / mask layout method for laying out an LSI / mask of a logic circuit in a PLA (Programmable Logic Array) format, and more particularly, to a clock delay inside a logic circuit. The present invention relates to an LIS / mask layout method for a logic circuit including a circuit.
［従来の技術］ 従来、ランダムロジック回路図に基づいて論理LSIの
レイアウトを行う一般的な論理回路設計工程としては、
論理設計によって論理仕様から論理回路図を作成したの
ち、電子回路設計によって論理回路図から電子回路図を
作成し、更に配置配線設計によって電子回路図からレイ
アウト図を作成するという設計工程を採用することが多
い。これらの設計工程は、例えばCADシステム等を使用
してある程度自動化されて行われる。[Prior Art] Conventionally, as a general logic circuit design process for laying out a logic LSI based on a random logic circuit diagram,
Adopt a design process of creating a logic circuit diagram from logic specifications by logic design, then creating an electronic circuit diagram from the logic circuit diagram by electronic circuit design, and creating a layout diagram from the electronic circuit diagram by placement and wiring design. There are many. These design steps are performed in a somewhat automated manner using, for example, a CAD system or the like.
［発明が解決しようとする課題］ しかしながら、従来のランダムロジックの自動レイア
ウト方法では、配線の引回しを決定するアルゴリズム等
が複雑で、ある程度人手に頼らざるを得ないという面が
ある。また、LSIにテスト回路等を内蔵させた場合、論
理回路の測定ポイントからテスト回路までの配線が複雑
になり、結局、回路の検証を効果的に行うことができな
いという欠点もある。[Problem to be Solved by the Invention] However, in the conventional automatic layout method of random logic, there is a problem that an algorithm for determining wiring routing is complicated and has to rely to some extent on humans. In addition, when a test circuit or the like is incorporated in an LSI, wiring from a measurement point of the logic circuit to the test circuit becomes complicated, and as a result, there is a disadvantage that the circuit cannot be effectively verified.
この発明は、このような従来の問題点を解決するため
になされたもので、クロックディレイ回路を含む論理回
路を規則的にレイアウトすることができる自動化に適し
た論理回路のLSI・マスクレイアウト方法を提供するこ
とを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve such a conventional problem, and provides an LSI / mask layout method of a logic circuit suitable for automation which can regularly lay out a logic circuit including a clock delay circuit. The purpose is to provide.
［課題を解決するための手段］ この発明による論理回路のLSI・マスクレイアウト方
法は、レイアウトすべき論理回路に含まれる複数のクロ
ックディレイ回路への入力信号と前記論理回路の出力信
号とを夫々表す論理式を求めるステップと、前記求めら
れた論理式を夫々積項和の形式に変換したのち簡単化す
るステップと、このステップで求められた複数の積項和
回路をプログラマブル・ロジック・アレイ形式でレイア
ウトすると共に、前記複数のクロックディレイ回路を前
記積項和回路の出力側にまとめてレイアウトするステッ
プと、このステップでレイアウトされた前記複数のクロ
ックディレイ回路に対して外部からシリアルアクセス可
能とするテスト回路を付加するステップと、レイアウト
された回路に対して前記簡単化された論理式に基づいて
配線を施すステップとを含むことを特徴とする。[Means for Solving the Problems] An LSI / mask layout method for a logic circuit according to the present invention represents an input signal to a plurality of clock delay circuits included in a logic circuit to be laid out and an output signal of the logic circuit, respectively. A step of obtaining a logical expression; a step of converting the obtained logical expression into a product term sum form for simplification; and a step of converting the plurality of product term sum circuits obtained in this step into a programmable logic array form. Laying out and laying out the plurality of clock delay circuits collectively on the output side of the product-term sum circuit, and a test for externally serially accessing the plurality of clock delay circuits laid out in this step. Adding a circuit and applying the simplified logic formula to the laid-out circuit. And providing a wiring based on the information.
［作用］ この発明によれば、レイアウトすべき論理回路に含ま
れるクロックディレイ回路への入力信号及び論理回路の
出力信号を表す論理式を求め、これらの論理式を積項和
の最簡形式に変換し、得られた論理式を実現するための
論理回路をPLAで構成している。そして、PLAを構成する
各積項和の出力段に必要なクロックディレイ回路を接続
し、そのクロックディレイ回路の出力を必要に応じて入
力側に帰還させるようにして論理回路をレイアウトする
ようにしている。[Operation] According to the present invention, a logical expression representing an input signal to the clock delay circuit and an output signal of the logical circuit included in the logical circuit to be laid out is obtained, and these logical expressions are converted to the simplest form of sum of product terms. A logic circuit for implementing the converted and obtained logical formula is configured by PLA. Then, connect the necessary clock delay circuit to the output stage of each product term sum constituting the PLA, and lay out the logic circuit so that the output of the clock delay circuit is fed back to the input side as necessary. I have.
この発明によれば、PLAを基本としたレイアウトを行
うため、規則的なレイアウトが可能であり、配線引回し
等のアルゴリズムも簡略化することができるので、自動
レイアウトも容易に行うことができる。According to the present invention, since a layout based on PLA is performed, a regular layout is possible, and an algorithm such as wiring routing can be simplified, so that automatic layout can be easily performed.
また、この発明では、クロックディレイ回路をPLAの
各積項和の出力段に必要に応じて配置するようにしてい
るので、クロックディレイ回路までのランダムロジック
は、通常のPLAのレイアウト手法を利用することができ
る。Further, in the present invention, the clock delay circuit is arranged at the output stage of each sum of product terms of the PLA as necessary, so that the random logic up to the clock delay circuit uses a normal PLA layout method. be able to.
また、クロックディレイ回路を積項和回路の出力側に
まとめて配置することができるので、クロックディレイ
回路のまとまりに対して、例えばパラレル・シリアル相
互変換機能等を付加することにより、これらのクロック
ディレイ回路に対する外部からのシリアルアクセスが容
易になるため、LSIテスト機能を容易に組み込むことが
できると共に、テスト用配線の簡素化を図ることができ
る。In addition, since the clock delay circuits can be collectively arranged on the output side of the product-term sum circuit, for example, by adding a parallel-serial mutual conversion function or the like to the group of clock delay circuits, Since external serial access to the circuit is facilitated, the LSI test function can be easily incorporated, and the test wiring can be simplified.
さらには、PLA構成のレイアウトを行うことにより、
任意の入力に対する出力気待値はブール代数式で求める
ことができるので、接続不良箇所等の特定も容易にな
る。Furthermore, by laying out the PLA configuration,
Since the output waiting value for an arbitrary input can be obtained by a Boolean equation, it is easy to specify a connection failure point and the like.
［実施例］ 以下、添付の図面に基づいてこの発明の実施例につい
て説明する。Embodiment An embodiment of the present invention will be described below with reference to the accompanying drawings.
第１図は、この発明の実施例による論理回路のレイア
ウト方法を示す流れ図である。FIG. 1 is a flowchart showing a layout method of a logic circuit according to an embodiment of the present invention.
なお、ここでは、例えば第２図に示すような論理回路
をレイアウトする場合を例にとり、この実施例のレイア
ウト方法について説明する。Here, the layout method of this embodiment will be described by taking as an example a case where a logic circuit as shown in FIG. 2 is laid out.
第２図において、入力信号D0は、ANDゲート３の一方
の入力端に直接入力されると共に、クロックディレイ回
路１及びインバータ２を介してANDゲート３の他方の入
力端に入力されている。ANDゲート３の出力は、ORゲー
ト４に入力されており、このORゲート４の出力が入力信
号D3のインバータ５による反転出力と共にANDゲート６
に入力されている。そして、このANDゲート６の出力
は、クロックディレイ回路７を介してORゲート４に帰還
入力されると共に、クロックディレイ回路７を介してAN
Dゲート９の一方の入力端に入力されている。ANDゲート
９の他方の入力端には、入力信号D1のインバータ８を介
した信号が入力されている。また、ANDゲート10には、A
NDゲート３の出力と入力信号D1とが入力されている。AN
Dゲート9,10の出力は、ORゲート11に入力されている。O
Rゲート11の出力と入力信号D2,D3とは、NANDゲート12に
入力されている。NANDゲート12の出力と入力信号D3と
は、ANDゲート13に入力されており、このANDゲート13か
ら出力信号STが出力されるようになっている。また、NA
NDゲート12の出力とクロックディレイ回路７の出力と
は、ANDゲート14に入力されており、このANDゲート14か
ら出力信号STPが出力されるようになっている。In FIG. 2, an input signal D 0 is directly input to one input terminal of the AND gate 3 and is input to the other input terminal of the AND gate 3 via the clock delay circuit 1 and the inverter 2. The output of the AND gate 3 is input to the OR gate 4, an AND gate with inverted output the output of the OR gate 4 by the inverter 5 of the input signal D 3 6
Has been entered. The output of the AND gate 6 is fed back to the OR gate 4 via the clock delay circuit 7, and the output of the AND gate 6 is transmitted through the clock delay circuit 7.
The signal is input to one input terminal of the D gate 9. The other input terminal of the AND gate 9, the signal through the inverter 8 of the input signal D 1 is input. The AND gate 10 has A
The output of the ND gate 3 and the input signal D1 are input. AN
Outputs of the D gates 9 and 10 are input to the OR gate 11. O
The output of the R gate 11 and the input signals D 2 and D 3 are input to the NAND gate 12. The output and input signal D 3 of NAND gate 12 are input to the AND gate 13, the output signal ST from the AND gate 13 are outputted. Also NA
The output of the ND gate 12 and the output of the clock delay circuit 7 are input to an AND gate 14, and the AND gate 14 outputs an output signal STP.
ここで、いま、クロックディレイ回路1,7に夫々入力
される信号をD01′,D02′とし、クロックディレイ回路
1,7から夫々出力される信号D01,D02として、第１図の処
理を実行すると、次のようになる。Here, the signals respectively input to the clock delay circuits 1 and 7 are D 01 ′ and D 02 ′, and the clock delay circuits
When the processing of FIG. 1 is executed as the signals D 01 and D 02 output from 1, 7 respectively, the following is obtained.
即ち、まず、第２図に示すようなロジック図からクロ
ックディレイ回路1,7への各入力信号D01′,D02′と、論
理回路の各出力信号ST,STPとを表す論理式が求められる
（S1）。That is, first, from the logic diagram shown in FIG. 2, a logical expression representing each input signal D 01 ′, D 02 ′ to the clock delay circuits 1, 7 and each output signal ST, STP of the logic circuit is obtained. (S1).
クロックディレィ回路１に入力される信号D01′は、
下記第（１）式のように表すことができる。The signal D 01 ′ input to the clock delay circuit 1 is
It can be expressed as the following equation (1).
D01′＝D0 ……（１） また、クロックディレイ回路７への入力信号D02′
は、インバータ2,5、ANDゲート3,6及びORゲート４によ
り、下記（２）式のような論理式で表すことができる。D 01 ′ = D 0 (1) The input signal D 02 ′ to the clock delay circuit 7
Can be expressed by a logical expression such as the following expression (2) by the inverters 2 and 5, the AND gates 3 and 6, and the OR gate 4.
同様に、出力信号ST,STPは、インバータ８、ANDゲー
ト9,10,13,14、ORゲート11及びNANDゲート12より、下記
（３），（４）式のような論理式で表すことができる。 Similarly, the output signals ST, STP can be represented by the following logical expressions (3) and (4) from the inverter 8, the AND gates 9, 10, 13, 14, the OR gate 11, and the NAND gate 12. it can.
次に、上記（２），（３），（４）の論理式をコンピ
ュータによって積項和の論理式に展開すると（S2）、夫
々下記（５），（６），（７）式のように表すことがで
きる。 Next, when the above logical expressions (2), (3), and (4) are expanded into logical expressions of sum of product terms by a computer (S2), the following expressions (5), (6), and (7) are obtained, respectively. Can be expressed as
次に、求められた積項和の論理式に対して、論理式の
簡単化処理を施す（S3）。この簡単化の処理は、カルノ
ー図による方法、PRESTO,ESPRESSO等の周知のアルゴリ
ズムを使用して容易に行うことができる。 Next, the logical expression of the obtained sum of product terms is subjected to a logical expression simplification process (S3). This simplification process can be easily performed using a well-known algorithm such as a method based on the Carnot diagram, PRESTO, and ESPRESSO.
第３図（ａ），（ｂ），（ｃ），（ｄ）に、夫々信号
D01′,D02′,ST,STPのカルノー図を示す。FIGS. 3 (a), (b), (c) and (d) show the signals respectively.
The Carnot diagram of D 01 ′, D 02 ′, ST, STP is shown.
簡単化処理によって上記（６）式は、下記（８）式の
ように変更することができる。The above equation (6) can be changed to the following equation (8) by the simplification process.
続いて、上記各式に基づいて、積項和回路を構成する
ゲートの数、クロックディレイ回路の位置等を決定し、
第４図に示すようなフレキシブルな（必要に応じて積項
和の数が増やせる）PLA式のロジック図を基本レイアウ
トとして作成する。図中、クロックディレイ回路21,22
は、夫々第２図におけるクロックディレイ回路1,7に相
当する。また、入力段に設けられたインバータ23〜28
と、クロックディレイ回路21,22の入力段及び出力端子
の前段に夫々設けられた積項和回路29,30,31,32とは、
夫々上記（５），（８），（７）式を実現するためのロ
ジックである。 Subsequently, based on the above equations, the number of gates constituting the product term sum circuit, the position of the clock delay circuit, and the like are determined,
As shown in Fig. 4, a flexible (the number of sum of product terms can be increased as necessary) PLA formula logic diagram is created as a basic layout. In the figure, clock delay circuits 21 and 22
Respectively correspond to the clock delay circuits 1 and 7 in FIG. In addition, inverters 23 to 28 provided in the input stage
And the product term sum circuits 29, 30, 31, 32 provided at the input stage and the previous stage of the output terminal of the clock delay circuits 21, 22, respectively.
These are logics for realizing the above equations (5), (8), and (7), respectively.
次に、クロックディレイ回路にテスト回路を付加する
（S5）。具体的には、積項和回路の後段にパラレル・シ
リアル変換回路33,34を付加し、これらパラレル・シリ
アル変換回路33,34及びクロックディレイ回路21,22を相
互に接続し、外部のTEST端子からのアクセスを可能にす
る。これにより、外部からテストパターンを入力した
り、テスト結果を外部に取り出す等の操作が可能にな
る。Next, a test circuit is added to the clock delay circuit (S5). Specifically, parallel / serial conversion circuits 33 and 34 are added at the subsequent stage of the product term sum circuit, and these parallel / serial conversion circuits 33 and 34 and the clock delay circuits 21 and 22 are connected to each other. Allow access from As a result, operations such as inputting a test pattern from the outside and extracting a test result to the outside can be performed.
そして、最後に、上記（５），（８），（７）式に従
って、PLAの基本レイアウトに配線プロットを行う（S
6）。Finally, a wiring plot is made on the basic layout of the PLA according to the above equations (5), (8) and (7) (S
6).
以上の各ステップを実行することにより、最終的に、
第５図に示すような、PLA形式のロジックLSIのレイアウ
トが完了する。By performing each of the above steps,
The layout of the logic LSI in the PLA format as shown in FIG. 5 is completed.
このように、この実施例のレイアウト方式では、クロ
ックディレイ回路21,22の入力段までのランダムロジッ
ク及び出力端子までのランダムロジックを夫々PLA構成
にすることにより、規則的なレイアウトを行うことがで
き、自動レイアウトを容易に実現することができると共
に、テスト回路の付加が容易になるという利点がある。As described above, in the layout method of this embodiment, the random logic up to the input stage of the clock delay circuits 21 and 22 and the random logic up to the output terminal are each configured as a PLA, so that a regular layout can be performed. In addition, there is an advantage that an automatic layout can be easily realized and a test circuit can be easily added.
［発明の効果］ 以上述べたように、この発明によれば、クロックディ
レイ回路からクロックディレイ回路まで、或いは出力端
子までといった単位を一まとめにして、その単位を基本
としてPLA構成のレイアウトを行うため、規則的なレイ
アウトが可能であり、配線引回し等のアルゴリズムも簡
略化することができるので、自動レイアウトが容易にな
るという効果がある。[Effects of the Invention] As described above, according to the present invention, a unit such as from a clock delay circuit to a clock delay circuit or from an output terminal is grouped together and a layout of a PLA configuration is performed based on the unit. Since a regular layout is possible and an algorithm such as wiring routing can be simplified, there is an effect that automatic layout becomes easy.
また、この発明によれば、クロックディレイ回路を積
項和回路の出力側にまとめて配置することができるの
で、クロックディレイ回路のまとまりに対して、例えば
パラレル・シリアル相互変換機能等を付加することによ
り、これらのクロックディレイ回路に対する外部からの
アクセスを容易にすることができる。このため、LSIテ
スト機能を容易に組み込むことができると共に、テスト
用配線の簡素化を図ることができる。Further, according to the present invention, the clock delay circuits can be collectively arranged on the output side of the product-term sum circuit, so that, for example, a parallel-serial mutual conversion function or the like is added to the group of clock delay circuits. Thus, external access to these clock delay circuits can be facilitated. Therefore, the LSI test function can be easily incorporated, and the test wiring can be simplified.
また、この発明によれば、PLA構成のレイアウトを行
うことにより、任意の入力に対する出力気待値をブール
代数式で求めることができるので、接続不良箇所等の特
定も容易になるという効果も奏する。Further, according to the present invention, by laying out the PLA configuration, an output wait value for an arbitrary input can be obtained by a Boolean algebraic expression, so that it is easy to specify a connection failure portion and the like.
第１図はこの発明の実施例による論理回路のレイアウト
方法を説明するための流れ図、第２図は同方法を使用し
てレイアウトを行うランダムロジック回路を示すブロッ
ク図、第３図は同回路の機能を示すカルノーマップ図、
第４図は同回路をPLAの基本レイアウトに展開した様子
を示すブロック図、第５図は同基本レイアウトに対して
テスト回路付加と配線ブロックとを行った様子を示すブ
ロック図である。 1,7,21,22……クロックディレイ回路、2,5,8,23〜28…
…インバータ、3,6,9,10,13,14……ANDゲート、4,11…
…ORゲート、12……NANDゲート、29〜32……積項和回
路、33,34……パラレル・シリアル変換回路。FIG. 1 is a flowchart for explaining a method of laying out a logic circuit according to an embodiment of the present invention, FIG. 2 is a block diagram showing a random logic circuit laying out using the method, and FIG. Carnot map diagram showing functions,
FIG. 4 is a block diagram showing a state where the circuit is developed into a basic layout of a PLA, and FIG. 5 is a block diagram showing a state where a test circuit is added and a wiring block is performed on the basic layout. 1,7,21,22 ... clock delay circuit, 2,5,8,23-28 ...
… Inverter, 3,6,9,10,13,14 …… AND gate, 4,11…
… OR gate, 12… NAND gate, 29-32… Product term sum circuit, 33,34… Parallel-serial conversion circuit.
Claims (1)
のクロックディレイ回路への入力信号と前記論理回路の
出力信号とを夫々表す論理式を求めるステップと、 前記求められた論理式を夫々積項和の形式に変換したの
ち簡単化するステップと、 このステップで求められた複数の積項和回路をプログラ
マブル・ロジック・アレイ形式でレイアウトすると共
に、前記複数のクロックディレイ回路を前記積項和回路
の出力側にまとめてレイアウトするステップと、 このステップでレイアウトされた前記複数のクロックデ
ィレイ回路に対して外部からシリアルアクセス可能とす
るテスト回路を付加するステップと、 レイアウトされた回路に対して前記簡単化された論理式
に基づいて配線を施すステップと を含むことを特徴とする論理回路のLSI・マスクレイア
ウト方法。1. A step of obtaining logical expressions representing input signals to a plurality of clock delay circuits included in a logical circuit to be laid out and an output signal of the logical circuit, respectively, and a product term of the obtained logical expressions. A step of simplifying after conversion into a sum form, laying out a plurality of product term sum circuits obtained in this step in a programmable logic array format, and replacing the plurality of clock delay circuits with the product term sum circuit. Collectively laying out on the output side; adding a test circuit that enables external serial access to the plurality of clock delay circuits laid out in this step; and simplifying the laid out circuit. Providing wiring based on the obtained logical expression. Disk layout method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327592A JP2638293B2 (en) | 1990-11-28 | 1990-11-28 | LSI and mask layout method for logic circuit |
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| JP2327592A JP2638293B2 (en) | 1990-11-28 | 1990-11-28 | LSI and mask layout method for logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04196815A JPH04196815A (en) | 1992-07-16 |
| JP2638293B2 true JP2638293B2 (en) | 1997-08-06 |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60229426A (en) * | 1984-04-26 | 1985-11-14 | Nec Corp | Programmable logic array |
| JPS6489536A (en) * | 1987-09-30 | 1989-04-04 | Toshiba Corp | Electronic component device |
-
1990
- 1990-11-28 JP JP2327592A patent/JP2638293B2/en not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| 南谷崇「ＰＬＡの使い方」（昭５３−８−３０）産報出版Ｐ．２１〜２３，Ｐ７５−９４ |
| 菅野卓雄編「集積回路応用ハンドブック」（昭５６−６−３０）朝倉書店Ｐ４５−４９，Ｐ２９３−３０１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04196815A (en) | 1992-07-16 |
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