JP2002203906A - Delay time adjusting circuit and wiring method using it - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide simple delay time adjustment for layout design in a step of designing the layout of a semiconductor integrated circuit. SOLUTION: The target delay time adjustment is achieved without performing any wiring correction in a block by presetting a plurality of wiring routes having different lengths in the block and switching the routes by using switching cells.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、遅延時間調整回路
および半導体集積回路のレイアウト設計工程における自
動配置配線を行う方法に係り、特に、大規模な半導体集
積回路に対して容易にタイミングを考慮したレイアウト
設計を行うのに適した遅延時間調整回路に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a delay time adjusting circuit and a method for performing automatic placement and routing in a layout design process of a semiconductor integrated circuit, and particularly to a large-scale semiconductor integrated circuit in which timing is easily considered. The present invention relates to a delay time adjusting circuit suitable for performing a layout design.

【０００２】[0002]

【従来の技術】近年、クロック信号が供給されるフリッ
プフロップ間の遅延時間差（クロックスキュー）を抑制
する方法として、種々の方法が提案されている。2. Description of the Related Art In recent years, various methods have been proposed as methods for suppressing a delay time difference (clock skew) between flip-flops to which a clock signal is supplied.

【０００３】半導体集積回路のレイアウト設計工程にお
いて、クロックスキューを抑制する目的などにより、遅
延時間を調整する種々の方法が提案されている。従来、
このような遅延時間を調整する方法としては、一旦自動
配置配線を実行した後で自動配置配線ツールにおけるト
ロンボーン配線機能を用いて迂回する配線を追加する
か、レイアウトエディターを用いて手作業で迂回する配
線を追加することにより、目標の遅延時間に達するまで
この作業を繰り返していた。In a layout design process of a semiconductor integrated circuit, various methods for adjusting a delay time have been proposed for the purpose of suppressing clock skew. Conventionally,
As a method of adjusting such a delay time, once the automatic place and route is executed, a route to be bypassed is added using the trombone wiring function of the automatic place and route tool, or the route is manually routed using the layout editor. This operation was repeated until the target delay time was reached by adding additional wiring.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、このよ
うな方法では、一旦、自動配置配線を実行した後で、ま
だ空いている配線領域を探して、その領域を使って迂回
配線を追加しなければならないため、配線が混雑してい
る領域ではこの方法を使うことは困難である。また、最
適な配線長に達するまで配線処理を繰り返すためには多
大な工数を要するという問題があった。However, in such a method, once the automatic placement and routing is executed, a vacant wiring area is searched for and a detour wiring must be added using that area. Therefore, it is difficult to use this method in a region where wiring is congested. In addition, there is a problem that it takes a lot of man-hours to repeat the wiring process until the optimum wiring length is reached.

【０００５】本発明は、前記実情に鑑みてなされたもの
で、レイアウト設計において簡便な遅延時間調整を提供
することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to provide a simple delay time adjustment in layout design.

【０００６】[0006]

【課題を解決するための手段】本発明は、信号が通過す
るだけの配線のみを有するフィードセルと、あらかじめ
配線された複数パスのうちいずれかのパスを選択するた
めのスイッチセル、バッファなども含むリピータセルと
からなる遅延時間調整回路をあらかじめ配線長を調節し
たいセル間に挿入するようにして配置、配線しておくこ
とにより構成される。According to the present invention, there is provided a feed cell having only a wiring through which a signal passes, a switch cell and a buffer for selecting any one of a plurality of pre-wired paths. The delay time adjusting circuit including the repeater cells including the repeater cells is arranged and wired in advance so as to be inserted between cells whose wiring lengths are to be adjusted.

【０００７】ブロック間のクロックスキューを調整する
手順としては、１）１チップのフロアプラン情報から追
加すべき配線長の概略値を読み取り、２）ブロックレイ
アウト時にその概略値を確保できる位置とその周辺に予
測される遅延変動を考慮して、前記遅延時間調整回路を
構成し、３）１チップレイアウト後のクロックスキュー
が目標値に達していなければ、それに達するまで前記ス
イッチセルおよび前記リピータセルの置換およびスイッ
チセル、リピータセル内での配線変更を繰り返すことに
よりブロック間のクロックスキューを調整するThe procedure for adjusting the clock skew between blocks includes: 1) reading an approximate value of the wiring length to be added from the floor plan information of one chip, and 2) a position where the approximate value can be secured during block layout and its surroundings. 3) If the clock skew after one chip layout has not reached the target value, the switch cell and the repeater cell are replaced until the clock skew reaches the target value. Clock skew between blocks by repeating wiring changes in switch cells and switch cells and repeater cells

【０００８】かかるステップにより、極めて効率よくク
ロックスキューの調整を行うことが可能となる。すなわ
ち、本発明の第1は、半導体基板上に形成される複数の
セル間の遅延時間を調整する遅延時間調整回路であっ
て、前記遅延時間調整回路は、両端が前記セルブロック
に近接して配置され、互いに異なる配線長をもつ配線群
と、前記配線群から所望の配線を選択する選択スイッチ
とを具備してなることを特徴とする。[0008] By these steps, it is possible to adjust the clock skew extremely efficiently. That is, the first of the present invention is a delay time adjusting circuit for adjusting a delay time between a plurality of cells formed on a semiconductor substrate, wherein the delay time adjusting circuit has both ends close to the cell block. It is characterized by comprising a group of wires arranged and having different wire lengths from each other, and a selection switch for selecting a desired wire from the group of wires.

【０００９】本発明の第2は、請求項1に記載の遅延時間
調整回路において、前記選択スイッチは、差し替え可能
なセルであることを特徴とする。According to a second aspect of the present invention, in the delay time adjusting circuit according to the first aspect, the selection switch is a replaceable cell.

【００１０】本発明の第３は、請求項1に記載の遅延時
間調整回路において、前記配線群の配線は、調整用のセ
ル装着部を具備し、装着されるセルにより、遅延時間あ
るいは、段数の調整が可能となるように構成されている
ことを特徴とする。According to a third aspect of the present invention, in the delay time adjusting circuit according to the first aspect, the wiring of the wiring group includes a cell mounting portion for adjustment, and the delay time or the number of stages depends on the cell to be mounted. Is configured to be able to be adjusted.

【００１１】本発明の第４は、請求項1に記載の遅延時
間調整回路において、前記セルに近接して配置され、さ
らに 1つの入力端子と、1つの出力端子を有するスペー
スからなるスペ−スセルをブロック内に配置し、前記ス
ペ−スセル内に装着されるセルにより、遅延時間あるい
は、段数の調整が可能となるように構成されていること
を特徴とする。According to a fourth aspect of the present invention, in the delay time adjusting circuit according to the first aspect, a space cell arranged close to the cell, further comprising a space having one input terminal and one output terminal. Are arranged in a block, and the delay time or the number of stages can be adjusted by a cell mounted in the space cell.

【００１２】本発明の第５は、請求項1に記載の遅延時
間調整回路において、第1および第2のセルに近接して配
置されており、一つの入力端子と複数の出力端子（Y1、
Y2、…、Yn）を備え、入力端子と出力端子のいずれか一
つとの間を配線のみで接続した出力選択スイッチセルS1
と、複数の入力端子（X1、X2、…、Xn）と一つの出力端
子を備え、入力端子のいずれか一本と出力端子との間を
配線のみで接続した入力選択スイッチセルS2とを有し、
当該第1のセルAの出力端子と出力選択スイッチセルS1の
入力端子を接続するとともに、出力選択スイッチセルS1
の出力端子Ｙ1と入力選択スイッチセルS2の入力端子X
1、出力選択スイッチセルS1の出力端子Y2と入力選択ス
イッチセルS2の入力端子X2に接続され、同様に出力選択
スイッチセルS1の出力端子Ynと入力選択スイッチセルS2
の入力端子Xnが接続され、入力選択スイッチセルS2の出
力端子と第2のセルＢの入力端子が接続されており、そ
れぞれの接続に使用される配線の長さは異なっており、
出力選択スイッチセルS1、入力選択スイッチセルS2内で
の入力端子と出力端子の接続を変更することにより、当
該第1のセルAと当該第2のセルB間の信号伝播遅延時間の
調整を可能としたことを特徴とする。According to a fifth aspect of the present invention, in the delay time adjusting circuit according to the first aspect, one input terminal and a plurality of output terminals (Y1,
Y2,..., Yn), and an output selection switch cell S1 in which only one of the input terminal and the output terminal is connected by wiring only.
A plurality of input terminals (X1, X2,..., Xn) and one output terminal, and an input selection switch cell S2 in which one of the input terminals and the output terminal are connected only by wiring. And
While connecting the output terminal of the first cell A and the input terminal of the output selection switch cell S1, the output selection switch cell S1
Output terminal Y1 and input terminal X of input selection switch cell S2.
1, connected to the output terminal Y2 of the output selection switch cell S1 and the input terminal X2 of the input selection switch cell S2, and similarly, the output terminal Yn of the output selection switch cell S1 and the input selection switch cell S2
The input terminal Xn is connected, the output terminal of the input selection switch cell S2 and the input terminal of the second cell B are connected, and the length of wiring used for each connection is different,
The signal propagation delay time between the first cell A and the second cell B can be adjusted by changing the connection between the input terminal and the output terminal in the output selection switch cell S1 and the input selection switch cell S2. It is characterized by having.

【００１３】本発明の第６は、請求項1に記載の遅延時
間調整回路において、入力端子と出力端子の間を配線の
みで接続した複数のフィードセル（F1、F2、…、Fｎ）
と、一つの入力端子と複数の出力端子（Y1、Y2、…、Y
n）を備え入力端子と出力端子のいずれか一本との間を
配線のみで接続した選択スイッチセルS1を有し、複数の
入力端子（X1、X2、…、Xn）と一つの出力端子を備え入
力端子のいずれか一本と出力端子との間を配線のみで接
続した入力選択スイッチセルS2を有し、当該第1のセルA
の出力端子と出力選択スイッチセルS1の入力端子が接続
され、出力選択スイッチセルS1の出力端子Ｙ1とフィー
ドセルF1の入力端子、出力端子Ｙ2とフィードセルＦ2の
入力端子に接続され、同様に出力端子Ynとフィードセル
Fnの入力端子が接続され、一方で、フィードセルF1の出
力端子と入力選択スイッチセルS2の入力端子X1が接続さ
れ、フィードセルF2の出力端子と入力選択スイッチセル
S2の入力端子X2が接続され、同様にフィードセルFnの出
力端子と入力選択スイッチセルS2の入力端子Xnが接続さ
れ、入力選択スイッチセルS2の出力端子と当該第2のセ
ルＢの入力端子が接続されており、スイッチセルS1、S2
内での入力端子と出力端子の接続を変更することによ
り、当該第1のセルAと当該第2のセルＢ間の信号伝播遅
延時間を調整可能にしたことを特徴とする。According to a sixth aspect of the present invention, in the delay time adjusting circuit according to the first aspect, a plurality of feed cells (F1, F2,..., Fn) in which an input terminal and an output terminal are connected only by wiring.
And one input terminal and multiple output terminals (Y1, Y2,…, Y
n), a selection switch cell S1 in which only one of the input terminal and the output terminal is connected by wiring only, and a plurality of input terminals (X1, X2, ..., Xn) and one output terminal are connected. An input selection switch cell S2 in which any one of the input terminals and the output terminal are connected only by wiring, and the first cell A
The output terminal of the output selection switch cell S1 is connected to the input terminal of the output selection switch cell S1, the output terminal Y1 of the output selection switch cell S1 is connected to the input terminal of the feed cell F1, and the output terminal Y2 is connected to the input terminal of the feed cell F2. Terminal Yn and feed cell
The input terminal of Fn is connected, while the output terminal of feed cell F1 is connected to the input terminal X1 of input selection switch cell S2, and the output terminal of feed cell F2 is connected to the input selection switch cell.
The input terminal X2 of S2 is connected, the output terminal of the feed cell Fn is connected to the input terminal Xn of the input selection switch cell S2, and the output terminal of the input selection switch cell S2 is connected to the input terminal of the second cell B. Connected, switch cells S1, S2
The signal transmission delay time between the first cell A and the second cell B can be adjusted by changing the connection between the input terminal and the output terminal within the cell.

【００１４】本発明の第7では、１つの入力端子と２つ
の出力端子（Y1、Y2）を備え入力端子と出力端子のいず
れか一本との間を配線とバッファを介して接続したリピ
ータセル（R1、R2、…、Rn）を有し、複数の入力端子
（X1、X2、…、Xn）と一つの出力端子を備え入力端子の
いずれか一本と出力端子との間を配線のみで接続した入
力選択スイッチセルS2を有し、当該第1のセルAの出力端
子とリピータセルR1の入力端子が接続され、リピータセ
ルR1の出力端子Ｙ1とスイッチセルS2の入力端子X1が接
続され、出力端子Ｙ2とリピータセルR2の入力端子に接
続され、同様に、リピータセルR2の出力端子Y1と入力選
択スイッチセルS2の入力端子X2が接続され、リピータセ
ルR2の出力端子Y2とリピータセルR3の入力端子が接続さ
れ、同様にリピータセルRn-1の出力端子とリピータセル
Rnの入力端子が接続され、リピータセルRnの出力端子Y1
と入力選択スイッチセルS2の入力端子Xnが接続され、入
力選択スイッチセルS2の出力端子と当該セルＢの入力端
子が接続されており、リピータセルR1、R2、…、Rn内で
の入力端子と出力端子間の配線の接続を変更または入力
端子と出力端子間をバッファを介する構造に変更すると
同時に、入力選択スイッチセルS2内での入力端子と出力
端子間の配線の接続を変更することにより、当該第1の
セルAと当該第2のセルＢ間の信号伝播遅延時間を調整す
るとともに信号波形を整形するようにしたことを特徴と
する。According to a seventh aspect of the present invention, a repeater cell having one input terminal and two output terminals (Y1, Y2) and having one of the input terminal and the output terminal connected via a wiring and a buffer. (R1, R2,..., Rn), a plurality of input terminals (X1, X2,..., Xn) and one output terminal. It has an input selection switch cell S2 connected, the output terminal of the first cell A is connected to the input terminal of the repeater cell R1, the output terminal Y1 of the repeater cell R1 is connected to the input terminal X1 of the switch cell S2, The output terminal Y2 is connected to the input terminal of the repeater cell R2. Similarly, the output terminal Y1 of the repeater cell R2 is connected to the input terminal X2 of the input selection switch cell S2, and the output terminal Y2 of the repeater cell R2 and the input terminal of the repeater cell R3. The input terminal is connected, and similarly the output terminal of the repeater cell Rn-1. Pitaseru
The input terminal of Rn is connected, and the output terminal Y1 of the repeater cell Rn
Is connected to the input terminal Xn of the input selection switch cell S2, the output terminal of the input selection switch cell S2 is connected to the input terminal of the cell B, and the input terminals in the repeater cells R1, R2,. By changing the connection of the wiring between the output terminals or changing the structure between the input terminal and the output terminal through a buffer, and simultaneously changing the connection of the wiring between the input terminal and the output terminal in the input selection switch cell S2, The signal propagation delay time between the first cell A and the second cell B is adjusted and the signal waveform is shaped.

【００１５】本発明の第８は、１チップのフロアプラン
情報からブロックごとのクロックスキューを算出する工
程と、前記算出されたクロックスキューから、ブロック
間のクロックスキューを調整すべく、追加すべき配線長
の概略値を読み取る読み取り工程と、ブロックレイアウ
ト時にその概略値を確保できる位置とその周辺に予測さ
れる遅延変動を考慮して、両端が前記セルブロックに近
接して配置され、互いに異なる配線長をもつ配線群と、
前記配線群から所望の配線を選択する選択スイッチとを
具備してなる遅延時間調整回路を配設する工程と、前記
選択スイッチの切り替えにより、ブロック間のクロック
スキューを調整する調整工程とを含むことを特徴とす
る。According to an eighth aspect of the present invention, a step of calculating a clock skew for each block from floor plan information of one chip, and wiring to be added to adjust the clock skew between the blocks based on the calculated clock skew. In consideration of a reading step of reading the approximate value of the length and a position where the approximate value can be secured during the block layout and a delay variation expected around the position, both ends are arranged close to the cell block, and different wiring lengths are used. And a wiring group having
A step of arranging a delay time adjusting circuit including a selection switch for selecting a desired wiring from the wiring group; and an adjusting step of adjusting clock skew between blocks by switching the selection switch. It is characterized by.

【００１６】本発明の第９は、請求項８に記載の配線方
法において、さらに１チップレイアウト後のクロックス
キューが目標値に達していなければ、それに達するまで
前記選択スイッチセルの切り替えによる配線変更を繰り
返すことによりブロック間のクロックスキューを調整す
ることを特徴とする。According to a ninth aspect of the present invention, in the wiring method according to the eighth aspect, if the clock skew after one-chip layout has not reached the target value, the wiring change by switching the selected switch cell is performed until the clock skew reaches the target value. It is characterized in that the clock skew between blocks is adjusted by repeating.

【００１７】また、望ましくは、ブロック間の信号の遅
延時間を調整する手順として、１）1チップのフロアプ
ランが決定していない場合に、スペ−スセルの配置、ス
ペ−スセル間の配線を行い、２）1チップのフロアプラ
ン決定後、外部からのクロックの供給源、遅延時間を調
整するために必要な配線長の計算を行い、その配線長を
実現するために、スペ−スセルをスイッチに置き換える
ことで、ブロック間の信号の遅延時間を調整するように
している。Preferably, the procedure for adjusting the signal delay time between blocks is as follows: 1) When the floor plan of one chip is not determined, the arrangement of the space cells and the wiring between the space cells are performed. 2) After determining the floor plan of one chip, calculate the wiring length necessary to adjust the clock supply source and delay time from the outside, and replace the space cell with the switch to realize the wiring length. By replacing, the delay time of the signal between the blocks is adjusted.

【００１８】さらに望ましくは、入力選択スイッチセル
S2、出力選択スイッチセルS1が非常に多くの入力端子お
よび出力端子を有する場合、スイッチセルをツリ−状に
挿入することで、出力選択スイッチセルS1の出力端子
数、入力選択スイッチセルS2の入力端子数を減少させる
ようにしてもよい。More preferably, an input selection switch cell
S2, when the output selection switch cell S1 has a very large number of input terminals and output terminals, the number of output terminals of the output selection switch cell S1 and the input of the input selection switch cell S2 can be increased by inserting the switch cells in a tree shape. The number of terminals may be reduced.

【００１９】かかる構成によれば、配線混雑を緩和した
うえで、クロックの信号伝達時間の調整を図ることが可
能である。According to this configuration, it is possible to adjust the clock signal transmission time while alleviating the wiring congestion.

【００２０】また、望ましくは、入力選択スイッチセル
S2、出力選択スイッチセルS1の入力端子の位置をセルの
上下、および、上位層・下位層に配置するようにしても
よい。Preferably, an input selection switch cell
S2, the position of the input terminal of the output selection switch cell S1 may be arranged above and below the cell, and in the upper and lower layers.

【００２１】かかる構成によれば、セルサイズを縮小し
たうえで、クロックの信号伝達時間を調整することが可
能となる。According to such a configuration, it is possible to adjust the clock signal transmission time while reducing the cell size.

【００２２】さらに望ましくは、フィ−ドセル内を配線
可能な領域としてもよい。かかる構成によれば、スイッ
チセルとフィ−ドセル間の配線が決定した後、更に遅延
時間の微調整を行うことが可能となり、クロックの信号
伝達時間を高精度に調整することが可能となる。More preferably, the inside of the feed cell may be a region where wiring is possible. According to this configuration, after the wiring between the switch cell and the feed cell is determined, fine adjustment of the delay time can be performed, and the clock signal transmission time can be adjusted with high accuracy.

【００２３】[0023]

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しつつ詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.

【００２４】実施形態 １ 本発明の第1の実施形態について図１を用いて説明す
る。この遅延時間調整回路は、半導体集積回路のパター
ンレイアウトを行うに先立ち、あらかじめフロアプラン
の中に以下の遅延時間調整回路を組み込んでおき、調整
を行うようにしたものである。Embodiment 1 A first embodiment of the present invention will be described with reference to FIG. This delay time adjustment circuit is configured such that the following delay time adjustment circuit is incorporated in a floor plan in advance before pattern layout of a semiconductor integrated circuit is performed, and adjustment is performed.

【００２５】この半導体集積回路装置は、図１に示すよ
うに、セルI1とI4間の配線長を調整するため、遅延時間
調整回路I2、I3、N1、N２、N3を具備したものである。
この例では、セルI２、セルI3として、それぞれ３種類
の出力スイッチセルSO1、SO2、SO3、３種類の入力スイ
ッチセルSI1、SI2、SI3の中から、（SO1、SI1）、（SO
2、SI2）、（SO3、SI3）の組み合わせで選択して用いる
ものである。As shown in FIG. 1, the semiconductor integrated circuit device includes delay time adjusting circuits I2, I3, N1, N2, and N3 for adjusting the wiring length between the cells I1 and I4.
In this example, three types of output switch cells SO1, SO2, SO3 and three types of input switch cells SI1, SI2, SI3 are selected as cells I2 and I3, respectively, from (SO1, SI1), (SO1).
2, SI2) and (SO3, SI3).

【００２６】N1、N2、N3は任意の長さの配線であり、配
線長は、従来のトポロジー配線等の自動レイアウトツー
ルや、レイアウトエディタ等を用いて調整に必要とする
長さにそれぞれあらかじめ配線しておく。N1, N2, and N3 are wirings of arbitrary lengths. The wiring lengths are previously set to the lengths required for adjustment using a conventional automatic layout tool such as topology wiring or a layout editor. Keep it.

【００２７】次にこの遅延時間調整回路を搭載した半導
体集積回路装置を用いた遅延時間調整動作について説明
する。まず、１チップのフロアプラン情報から追加すべ
き配線長の概略値を読み取る。続いて、ブロックレイア
ウト時にその概略値を確保できる位置とその周辺に予測
される遅延変動を考慮して、上記遅延時間調整回路を構
成する。Next, a delay time adjusting operation using a semiconductor integrated circuit device equipped with this delay time adjusting circuit will be described. First, an approximate value of the wiring length to be added is read from the floor plan information of one chip. Subsequently, the delay time adjustment circuit is configured in consideration of a position at which the approximate value can be secured at the time of block layout and a delay variation expected around the position.

【００２８】まず、仮に最初のレイアウトで、スイッチ
セルとして（SO2、SI2）を用いたとする。このとき、ス
イッチセルSO2は入力端子X，に対し、出力端子Y2を選択
するスイッチであり、スイッチセルSＩ2は入力端子X2，
に対し、出力端子Yを選択するスイッチである。従っ
て、セルI2からI3への信号パスとしてはN2が選択される
ことになる。First, assume that (SO2, SI2) is used as a switch cell in the initial layout. At this time, the switch cell SO2 is a switch for selecting the output terminal Y2 with respect to the input terminal X, and the switch cell SI2 is connected to the input terminal X2,
Is a switch for selecting the output terminal Y. Therefore, N2 is selected as the signal path from cell I2 to I3.

【００２９】そして、遅延計算の結果、セルI2、I3間の
遅延時間をさらに小さくしたい場合は、スイッチセルを
（SO1、SI1）に差し替えるだけで、スイッチセルSO1は
入力端子X，に対し、出力端子Y１を選択するスイッチで
あり、スイッチセルSＩ１は入力端子X1，に対し、出力
端子Yを選択するスイッチである。従って、より短い配
線N1のパスを選択し直すことができる。As a result of the delay calculation, if it is desired to further reduce the delay time between the cells I2 and I3, simply replace the switch cell with (SO1, SI1). This is a switch for selecting the terminal Y1, and the switch cell SI1 is a switch for selecting the output terminal Y for the input terminal X1. Therefore, the path of the shorter wiring N1 can be selected again.

【００３０】一方、遅延時間を大きくしたい場合は、ス
イッチセルを（SO3、SO3）に差し替えればよい。このよ
うにして、スイッチの切り替えのみで、容易に、遅延時
間の調整を行うことが可能となる。On the other hand, if it is desired to increase the delay time, the switch cell may be replaced with (SO3, SO3). In this way, it is possible to easily adjust the delay time only by switching the switch.

【００３１】なお、この発明は、配線長の調整機能を有
するレイアウトツールを用いる場合に特に有効である。The present invention is particularly effective when a layout tool having a function of adjusting the wiring length is used.

【００３２】実施形態 ２ 次に本発明の第２の実施形態について図２を参照して説
明する。この例では、セルI1とI7間の配線長を調整する
ため、遅延時間調整回路I2、I3、I4、I5、I6が挿入され
ている。この例では、セルI2、セルI6として、それぞれ
３種類の出力スイッチセルSO1、SO2、SO3、３種類の入
力スイッチセルSI1、SI2、SI3の中から、（SO1、SI
1）、（SO2、SI2）、（SO3、SI3）の組み合わせで選択
して用いる。セルI3、I4、I5は、F1で示すような配線の
みを有するフィードセルであり、あらかじめ自動配置配
線ツールにて任意の位置に配置し、スイッチセル間との
配線を行っておく。あるいは、配置位置を指定して配置
配線しておく。Embodiment 2 Next, a second embodiment of the present invention will be described with reference to FIG. In this example, delay time adjustment circuits I2, I3, I4, I5, and I6 are inserted to adjust the wiring length between the cells I1 and I7. In this example, as the cells I2 and I6, (SO1, SI2) are selected from three types of output switch cells SO1, SO2, SO3 and three types of input switch cells SI1, SI2, SI3, respectively.
1) Select and use a combination of (SO2, SI2), (SO3, SI3). The cells I3, I4, and I5 are feed cells having only wiring as indicated by F1, and are arranged in advance at an arbitrary position by an automatic arrangement and wiring tool to perform wiring between switch cells. Alternatively, arrangement and wiring are performed by designating the arrangement position.

【００３３】次にこの遅延時間調整回路を搭載した半導
体集積回路装置を用いた遅延時間調整動作について図4
を参照しつつ説明する。Next, a delay time adjusting operation using a semiconductor integrated circuit device equipped with this delay time adjusting circuit will be described with reference to FIG.
This will be described with reference to FIG.

【００３４】まず、１チップのフロアプラン情報から追
加すべき配線長の概略値を読み取る（ステップＳ１）。
続いて、ブロックレイアウト時にその概略値を確保でき
る位置とその周辺に予測される遅延変動を考慮して、上
記遅延時間調整回路を構成する。（ステップＳ２）。ま
ず最初のレイアウトではスイッチセルとして（SO2、SI
2）を用いたとする。この時、セルI2からI6への信号パ
スとしてはI4を経由した配線が選択されている。そし
て、遅延計算の結果、セルI2、I6間の遅延時間が長すぎ
たとすると、この間の遅延時間を小さくする必要があ
る。遅延時間をより小さくしたい場合は、スイッチセル
を（SO1、SI1）に差し替えるだけでよく、これによりよ
り短い配線であるI3を経由したパスを選択し直すことが
できる。First, an approximate value of the wiring length to be added is read from the floor plan information of one chip (step S1).
Subsequently, the delay time adjustment circuit is configured in consideration of a position at which the approximate value can be secured at the time of block layout and a delay variation expected around the position. (Step S2). In the first layout, switch cells (SO2, SI
Suppose that 2) was used. At this time, a wiring via I4 is selected as a signal path from the cells I2 to I6. Then, as a result of the delay calculation, if the delay time between the cells I2 and I6 is too long, it is necessary to reduce the delay time between them. If it is desired to reduce the delay time, it is only necessary to replace the switch cell with (SO1, SI1), whereby the path via the shorter wiring I3 can be selected again.

【００３５】また、セルI2、I6間の遅延時間が小さ過ぎ
たとすると、この間の遅延時間を大きくする必要があ
る。遅延時間を大きくしたい場合は、スイッチセルを
（SO3、SO3）に差し替え、I5を経由したパスを選択すれ
ばよい。一方、チップレイアウト後のクロックスキュー
が目標値に達していなければ、それに達するまで前記ス
イッチセルの差し替えを繰り返し、配線変更を繰り返す
（ステップＳ３）。If the delay time between the cells I2 and I6 is too small, it is necessary to increase the delay time between them. To increase the delay time, the switch cell may be replaced with (SO3, SO3) and the path via I5 may be selected. On the other hand, if the clock skew after the chip layout has not reached the target value, the switching of the switch cells is repeated until the clock skew reaches the target value, and the wiring change is repeated (step S3).

【００３６】このようにして、容易にクロックスキュー
の調整が可能となる。なおこの場合も、配線長の調整機
能を有さないレイアウトツールを用いる場合に特に有効
である。In this way, the clock skew can be easily adjusted. Note that this case is also particularly effective when a layout tool having no wiring length adjustment function is used.

【００３７】実施形態 ３ 本発明の第３の実施形態について図３を参照しつつ説明
する。この実施形態はセルI1とI6間の配線長を調整する
ものであり、遅延時間調整回路I2、I3、I4、I5が挿入さ
れている。この例では、セルI5として３種類のスイッチ
セルS1、S2、S3の中から選択して用いる。セルI2、I3、
I4は、R1、R2、R3、R4で示すような配線のみ、または、
バッファ機能を有するリピータセルであり、あらかじめ
自動配置配線ツールにて任意の位置に配置し、図３のよ
うにリピータセル、スイッチセル間との配線を行ってお
く。Embodiment 3 A third embodiment of the present invention will be described with reference to FIG. In this embodiment, the wiring length between cells I1 and I6 is adjusted, and delay time adjusting circuits I2, I3, I4 and I5 are inserted. In this example, the cell I5 is selected from three types of switch cells S1, S2, and S3 and used. Cells I2, I3,
I4 is only wiring as shown by R1, R2, R3, R4, or
This is a repeater cell having a buffer function, which is previously arranged at an arbitrary position by an automatic arrangement and wiring tool, and wiring between the repeater cell and the switch cell is performed as shown in FIG.

【００３８】また、配置位置を指定して配置配線してお
くようにしてもよい。次にこの遅延時間調整回路を搭載
した半導体集積回路装置を用いた遅延時間調整動作につ
いて説明する。（図４参照）Further, the arrangement position may be designated and arranged and wired. Next, a delay time adjusting operation using a semiconductor integrated circuit device equipped with the delay time adjusting circuit will be described. (See Fig. 4)

【００３９】まず、１チップのフロアプラン情報から追
加すべき配線長の概略値を読み取る（ステップＳ１）。
続いて、ブロックレイアウト時にその概略値を確保でき
る位置とその周辺に予測される遅延変動を考慮して、上
記遅延時間調整回路を構成する（ステップＳ２）。仮に
まず最初のレイアウトで、セルI2としてR4を、セルI3と
してR3を選択し、セルI5としてスイッチセルS2を選択し
たとすると。このときセルI1からI5への信号パスとして
はI2、I3を経由した配線が選択されている。この場合、
遅延計算の結果、セルI1、I5間の遅延時間をより小さく
したい場合は、I2としてR3に差し替え、スイッチセルを
S1に差し替えるだけで、より短い配線であるI2を経由し
たパスを選択し直すことができる。また、遅延時間を大
きくしたい場合は、I2としてR4に差し替え（I4はR3のま
ま）、スイッチセルをS3に差し替えればより長い配線で
あるI2、I3、I4を経由したパスを選択し直すことができ
る。First, an approximate value of the wiring length to be added is read from the floor plan information of one chip (step S1).
Subsequently, the delay time adjustment circuit is configured in consideration of a position at which the approximate value can be secured at the time of block layout and a delay variation expected around the position (step S2). Assume that in the first layout, R4 is selected as cell I2, R3 is selected as cell I3, and switch cell S2 is selected as cell I5. At this time, a wiring via I2 and I3 is selected as a signal path from the cells I1 to I5. in this case,
As a result of the delay calculation, if it is desired to reduce the delay time between cells I1 and I5, replace R2 as I2 and replace the switch cell.
By simply replacing the path with S1, the path via the shorter wiring I2 can be selected again. If you want to increase the delay time, replace I2 with R4 (I4 remains R3), and replace the switch cell with S3 to reselect the path via the longer wiring I2, I3, I4 Can be.

【００４０】一方、チップレイアウト後のクロックスキ
ューが目標値に達していなければ、それに達するまで前
記スイッチセルの差し替えを繰り返し、配線変更を繰り
返す（ステップＳ３）。このようにして、容易にクロッ
クスキューの調整が可能となる。またこの構成を保った
まま、リピータセルとしてバッファ機能を有するR1、R2
をR3、R4の代わりに選択することにより、遅延時間の調
整のみならず、信号波形の整形やリピータバッファの段
数合わせを同時に行うことも可能である。On the other hand, if the clock skew after the chip layout has not reached the target value, the switching of the switch cells is repeated until the clock skew reaches the target value, and the wiring change is repeated (step S3). In this way, the clock skew can be easily adjusted. In addition, while maintaining this configuration, R1 and R2 having a buffer function as a repeater cell
Is selected instead of R3 and R4, it is possible not only to adjust the delay time but also to simultaneously shape the signal waveform and adjust the number of stages of the repeater buffer.

【００４１】実施形態 ４ 本発明の第４の実施形態について図５を参照しつつ説明
する。この実施形態では、この遅延時間調整回路を用い
た、レイアウト設計について説明する。まず、図５に示
すように、、ブロックサイズ決定・電源配線等のブロッ
ク内のフロアプランを作成する（フロアプラン処理Ｆ０
１）。Embodiment 4 A fourth embodiment of the present invention will be described with reference to FIG. In this embodiment, a layout design using this delay time adjustment circuit will be described. First, as shown in FIG. 5, a floor plan in a block such as block size determination and power supply wiring is created (floor plan processing F0).
1).

【００４２】この後、スペ−スセル配置処理Ｆ０２に
て、ブロック内にスペ−スセルを配置する。次に、スペ
−スセル間配線処理Ｆ０３にて、スペ−スセル間の配線
を行ない種々の配線長を持つスペースセルを形成する。Thereafter, in a space cell arranging process F02, a space cell is arranged in the block. Next, in the inter-space cell wiring process F03, wiring between the space cells is performed to form space cells having various wiring lengths.

【００４３】この後、ブロック内セル配置処理Ｆ０４、
ブロック内クロックツリ−シンセシス処理Ｆ０５、ブロ
ック内配線処理Ｆ０６にて、通常レイアウト処理と同様
に処理を行なう。Thereafter, the intra-block cell arrangement processing F04,
In the in-block clock tree synthesis processing F05 and the in-block wiring processing F06, processing is performed in the same manner as the normal layout processing.

【００４４】次に、クロック供給源・追加配線長決定処
理Ｆ０７にて、外部から供給されるクロックのブロック
内の入力位置を決定する。そして、遅延時間を測定し、
遅延時間のばらつきをなくすべく、遅延時間を調整する
ために必要な追加配線長を決定する。Next, in the clock supply source / additional wiring length determination processing F07, the input position of the clock supplied from the outside in the block is determined. And measure the delay time,
In order to eliminate the dispersion of the delay time, an additional wiring length necessary for adjusting the delay time is determined.

【００４５】そして、配線経路決定処理Ｆ０８にて、ス
ペ−スセル間の配線の内、どの経路を通ればその配線長
が実現できるかを決定する。この後、スイッチセル置換
処理Ｆ０９にて、Ｆ０８で決定された配線経路上のスペ
−スセルをスイッチセルに置換する。Then, in the wiring route determination processing F08, it is determined which of the wirings between the space cells is to be passed to realize the wiring length. Thereafter, in a switch cell replacement process F09, the space cells on the wiring route determined in F08 are replaced with switch cells.

【００４６】ここで、Ｆ０１、Ｆ０４、Ｆ０５、Ｆ０６
は通常のレイアウト処理であり、Ｆ０２、Ｆ０３、Ｆ０
９は一般のレイアウトツ−ルにおいては容易に実現可能
な処理である。Ｆ０７は、1チップのフロアプラン情報
から決定することができる。Here, F01, F04, F05, F06
Is a normal layout process, and F02, F03, F0
Reference numeral 9 denotes a process which can be easily realized in a general layout tool. F07 can be determined from the floor plan information of one chip.

【００４７】また、Ｆ０８は、あらかじめ、全てのスペ
−スセル間の配線長を計算することで、実現可能であ
る。遅延時間を調整した信号がクロック信号であり、ブ
ロック内のクロックツリ−シンセシスを実施する場合
は、ブロック内のクロックの供給源は、任意のスペ−ス
セルでよく、この場合、Ｆ０８においては、外部から供
給されるクロックのブロック内の入力と、このブロック
内のクロック供給源となるスペ−スセルとの間で配線経
路を実現すればよい。F08 can be realized by calculating the wiring length between all the space cells in advance. When the signal whose delay time has been adjusted is a clock signal and the clock tree synthesis in the block is to be performed, the clock source in the block may be an arbitrary space cell. A wiring path may be realized between an input of a clock supplied from the block in a block and a space cell serving as a clock supply source in the block.

【００４８】図６、７を用いて、フロ−を説明する。こ
こで調整したい信号線は、クロックであるとする。図６
のブロック６０２は、Ｆ０１処理の後、Ｆ０２処理にお
いて、均等にスペ−スセル６０１をブロック内に配置
し、Ｆ０３処理にて格子状に配線を行ない、Ｆ０４から
Ｆ０６処理のレイアウト処理にて、標準セルの配置は終
了したものとする。The flow will be described with reference to FIGS. Here, it is assumed that the signal line to be adjusted is a clock. FIG.
In the block 602, after the F01 processing, in the F02 processing, the space cells 601 are evenly arranged in the block, the wiring is performed in a grid pattern in the F03 processing, and the standard cells are formed in the layout processing from F04 to F06 processing. Has been arranged.

【００４９】図６では、９個のスペ−スセル６０１のう
ち最下行の真ん中のスペースセル６０７がブロック内の
クロック供給源であるとする。各スペ−スセル６０１
は、内部が空であり、スイッチセル、フィ−ドセルと同
じ大きさを有する。スイッチセルがその出力数に応じ
て、セルサイズが複数存在する場合は、スペ−スセルは
スイッチセルの最も大きいものに設定してもよい。In FIG. 6, it is assumed that the middle space cell 607 in the lowermost row of the nine space cells 601 is the clock supply source in the block. Each space cell 601
Is empty and has the same size as the switch cell and the feed cell. When there are a plurality of cell sizes according to the output number of the switch cells, the space cell may be set to the largest one of the switch cells.

【００５０】図７では、Ｆ０７処理にて、ブロック外部
からのクロック供給源が図７の６０４と決定し、遅延を
調整するために必要な配線長が、Ｘｎｍであると判明し
たとする。Ｆ０８処理にて、Ｘｎｍは図７の配線経路６
０５で満足できると判明した場合、配線経路６０５内の
スペ−スセルをスイッチセルに置き換え、遅延時間調整
に必要な配線長を実現する。In FIG. 7, it is assumed that the clock supply source from the outside of the block is determined to be 604 in FIG. 7 in the F07 processing, and that the wiring length necessary for adjusting the delay is determined to be X nm. In the F08 process, Xnm becomes the wiring route 6 in FIG.
If it is determined that the value is satisfactory in step 05, the space cell in the wiring path 605 is replaced with a switch cell to realize a wiring length necessary for delay time adjustment.

【００５１】スイッチセルは、図７でスイッチセル６０
３に示すような形状のセルをあらかじめ準備し、接続し
たい配線によって、セルは上下、左右に反転させて使用
させることができる。また、ブロック内のクロックの供
給源となるセルは、例えば６０６に示すように、このセ
ルの出力端子から遅延を調整したい信号を接続すること
ができる。また、Ｆ０２処理のレイアウト処理にて、ブ
ロック内に配置するスペ−スセルは、最大で、チップの
サイズの配線長が確保できる大きさに配置を行なえばよ
い。また、スペ−スセルの配置は、均等でなくても良い
し、配線経路も格子状、直線配線のみでなく、対角状の
配線や迂回配線が存在してもよい。The switch cell is the switch cell 60 in FIG.
A cell having a shape as shown in FIG. 3 is prepared in advance, and the cell can be used upside down, left and right depending on the wiring to be connected. Further, as shown in 606, for example, a cell serving as a clock supply source in the block can be connected to a signal whose delay is to be adjusted from an output terminal of the cell. Further, in the layout process of the F02 process, the space cells to be arranged in the block may be arranged so as to have a maximum wiring length of the chip size. Further, the arrangement of the space cells may not be uniform, and the wiring paths may be not only grid-like and straight-line wiring but also diagonal wiring and detour wiring.

【００５２】このように、図5に示す本発明の実施形態4
のフローを適用することで、レイアウトを実施するセル
が1チップ内での配置が決定していなくても、事前に遅
延時間調整用の配線を実施することで、設計後戻り無し
に、遅延時間の調整を実現することが可能となる。As described above, the fourth embodiment of the present invention shown in FIG.
By applying the flow of the above, even if the cell to be laid out is not determined in the layout within one chip, the wiring for delay time adjustment is implemented in advance, and the delay time Adjustment can be realized.

【００５３】実施形態 ５ 次に本発明の第５の実施形態について、図８、９を参照
しつつ説明する。図８に示すようなスイッチセル８０１
によって、非常に多くの配線経路を切り替える場合、こ
のスイッチセル８０１に配線が集中し、配線領域内８０
３の配線が非常に混雑し、ブロックサイズの拡大が必要
になる場合がある。このため、本実施形態では、図9に
示すようにスイッチセルをツリ−状に配置することで配
線集中を緩和することが可能となる。Embodiment 5 Next, a fifth embodiment of the present invention will be described with reference to FIGS. Switch cell 801 as shown in FIG.
When a very large number of wiring paths are switched, the wiring concentrates on the switch cells 801 and the wiring area 80
In some cases, the wiring of line 3 becomes very congested and the block size needs to be increased. For this reason, in the present embodiment, it is possible to reduce wiring concentration by arranging switch cells in a tree shape as shown in FIG.

【００５４】この手法について、図９を用いて説明す
る。まず、スイッチセル８０３、とフィ−ドセル８０５
の間の配線経路中に、中継用にスイッチセル８０４を挿
入し、配線を分岐する。This method will be described with reference to FIG. First, a switch cell 803 and a feed cell 805
A switch cell 804 for relaying is inserted in the wiring path between and the wiring is branched.

【００５５】かかる構成によれば、１つのスイッチセル
が駆動するフィ−ドセル数が減少できるため、配線領域
の配線混雑が緩和でき、ブロックサイズの縮小が可能と
なる。よって、遅延時間の調整のために、多くの配線経
路を必要とする場合にもブロックサイズ拡大というダメ
ージを与えることなく、遅延時間調整を実現できるとい
う効果がある。According to this configuration, the number of feed cells driven by one switch cell can be reduced, so that the congestion of the wiring in the wiring area can be reduced and the block size can be reduced. Therefore, even when a large number of wiring paths are required for adjusting the delay time, the delay time can be adjusted without damaging the block size.

【００５６】一方、スイッチセルと、フィ−ドセル数が
決まった後、フィ−ドセル数が配線領域に比べて、多い
場合、また、あらかじめ、配線が混雑する領域であるこ
とが明らかである場合、指定された配線経路長を満たす
範囲に分岐用のスイッチセルを配置し、配線を行ない、
また、そのセルから指定された配線経路長を満たす範囲
にフィ−ドセルを配置し、配線を行なう。この時、指定
された全配線長の内、スイッチセルから分岐用のスイッ
チセルまでの配線長と分岐用スイッチセルからフィ−ド
セルまでの配線長の比率は一定にしてもよいし、１つの
スイッチセルに接続する配線の多い方を長くしてもよ
い。On the other hand, after the number of switch cells and the number of feed cells are determined, if the number of feed cells is larger than the wiring area, or if it is clear in advance that the wiring is a congested area, Arrange switch cells for branching within the range satisfying the specified wiring path length, perform wiring,
Further, a feed cell is arranged in a range satisfying a wiring path length designated from the cell, and wiring is performed. At this time, the ratio of the wiring length from the switch cell to the branching switch cell and the wiring length from the branching switch cell to the feed cell may be constant among the designated total wiring lengths. One having more wirings connected to the cells may be made longer.

【００５７】図９では、フィ−ドセルを用いたが、フィ
−ドセルがない場合、また、リピ−タセルを挿入した場
合にも、この方法は適用可能である。また、図９では、
分岐用のスイッチセルは１段のみであるが、必要に応じ
て複数段の挿入も可能であり、上記説明と同様の方法で
実現可能である。Although a feed cell is used in FIG. 9, this method can be applied to a case where there is no feed cell or a case where a repeater cell is inserted. In FIG. 9,
Although there is only one switch cell for branching, a plurality of switch cells can be inserted if necessary, and can be realized by the same method as described above.

【００５８】実施形態 ６ 本発明の第７の実施形態を図１１、１２を用いて説明す
る。１つのスイッチセルが非常に大きい出力端子を有す
る場合、配線混雑の他に１つのスイッチセルが大きくな
る問題がある。ここでは、小さいスイッチセル構造につ
いて、説明する。図１０は、スイッチセルの出力端子１
００１をセルの上側のみに配置したセルである。このセ
ル構造の場合、１つのスイッチセルの出力端子に比例し
たセルの大きさが必要になる。Embodiment 6 A seventh embodiment of the present invention will be described with reference to FIGS. When one switch cell has a very large output terminal, there is a problem that one switch cell becomes large in addition to wiring congestion. Here, a small switch cell structure will be described. FIG. 10 shows the output terminal 1 of the switch cell.
001 is a cell arranged only above the cell. In the case of this cell structure, a cell size proportional to the output terminal of one switch cell is required.

【００５９】これに対して、図１１は、スイッチセルの
出力端子をセルの上下に配置したセルを用いたことを特
徴とする。出力端子をここのように配置にすることで、
図１０に比べ、半分の大きさでスイッチセルを実現する
ことが可能となり、ブロックサイズの縮小が可能とな
る。On the other hand, FIG. 11 is characterized by using a cell in which the output terminals of the switch cell are arranged above and below the cell. By arranging the output terminals like this,
Compared to FIG. 10, it is possible to realize a switch cell with half the size, and it is possible to reduce the block size.

【００６０】また、多層配線が可能な場合は、図１２に
示すようにスイッチセルの出力端子を多層に配置するこ
とでさらにスイッチセルを縮小することが可能となる。
なお、図１２では、2層を用いたが、更なる多層構造を
用いることも可能であり、この場合、4層を用いると、
更にスイッチセルを縮小することも可能となる。When multi-layer wiring is possible, it is possible to further reduce the size of the switch cells by arranging the output terminals of the switch cells in multiple layers as shown in FIG.
In FIG. 12, two layers are used, but a further multilayer structure can be used. In this case, when four layers are used,
Further, the size of the switch cell can be reduced.

【００６１】さらに図１２のスイッチセルを用いて、遅
延時間の調整を行なう方法は、実施例１から４で説明し
た方法と同様の方法を用いて実現可能である。また、ス
イッチセル図１１、１２内の配線は、使用する配線経路
が決定した後、スイッチセル内の入力端子と出力端子を
配線することで実現可能である。また、事前に、スイッ
チセル内の入出力端子間の全ての組み合わせにおいて、
配線を行ったスイッチセルを準備するようにしてもよ
い。Further, the method of adjusting the delay time using the switch cell of FIG. 12 can be realized by using the same method as that described in the first to fourth embodiments. The wiring in the switch cell diagrams 11 and 12 can be realized by wiring the input terminal and the output terminal in the switch cell after the wiring path to be used is determined. In addition, in advance, in all combinations between input / output terminals in the switch cell,
A switch cell with wiring may be prepared.

【００６２】また、ここでは、1入力多出力のスイッチ
セルについて説明したが、多入力1出力のスイッチセル
についても、同様の方法で、スイッチセルを縮小するこ
とが可能である。Although the description has been given of the switch cell having one input and multiple outputs, it is possible to reduce the size of the switch cell by using the same method for the switch cell having multiple inputs and one output.

【００６３】実施形態 ７ 本発明の第7の実施形態を図１３、１４を用いて説明す
る。ここまで説明した方法によって、フィ−ドセルの配
置位置や、配線経路によって、配線長を変更することで
遅延時間の調整することが可能となった。しかし、極微
少なクロックスキュ−を調整することは、配線経路が増
えるため、実現が困難となる。そこで、この方法では、
図１３に示すように、未配線のフィ−ドセルを用いるこ
とを特徴とする。このセルは、配線経路のみが存在する
未配線セルである。この未配線セルを用い、図１４のよ
うに迂回配線を発生させることで、配線長を調整するこ
とができるものである。ここでは、セル内で迂回経路を
選択することにより、配線長を大きくすることができ
る。Embodiment 7 A seventh embodiment of the present invention will be described with reference to FIGS. According to the method described above, it is possible to adjust the delay time by changing the wiring length according to the arrangement position of the feed cell and the wiring path. However, it is difficult to adjust the minute clock skew because the number of wiring paths increases. So, with this method,
As shown in FIG. 13, an unwired feed cell is used. This cell is an unwired cell in which only a wiring path exists. By using this unwired cell to generate a detour wiring as shown in FIG. 14, the wiring length can be adjusted. Here, the wiring length can be increased by selecting a detour route in the cell.

【００６４】かかるフィードセルを用いることにより、
最短で配線した場合と最長で配線を行なった場合の間で
配線長の調整を行うことが可能である。従って前記第2
の実施形態で説明した図2の回路構造を有し、同フロー
にしたがって、スイッチセルとフィ−ドセルを配線した
後で、配線長の微調整が必要になった場合にも、上述し
た図1３のフィ−ドセル内の配線経路のみを修正するこ
とで、信号の遅延時間を調整することが可能になる。フ
ィ−ドセル内の配線は、指定された配線長を満たすよう
に実行される。また、図１４では、フィ−ドセルの入出
力位置をあらかじめ設定しているが、入出力ピンは任意
に設定することができ、入出力位置の調整も可能であ
る。By using such a feed cell,
It is possible to adjust the wiring length between the case where the wiring is the shortest and the case where the wiring is the longest. Therefore the second
In the case where fine adjustment of the wiring length is required after the switch cells and the feed cells are wired in accordance with the same flow, the circuit shown in FIG. By correcting only the wiring path in the feed cell, the delay time of the signal can be adjusted. The wiring in the feed cell is executed so as to satisfy the specified wiring length. In FIG. 14, the input / output positions of the feed cells are set in advance, but the input / output pins can be set arbitrarily and the input / output positions can be adjusted.

【００６５】[0065]

【発明の効果】以上説明したように、本発明によれば、
レイアウト設計における配線長を調整する作業が極めて
容易になり、クロックスキューの削減等、レイアウト設
計工数の大幅削減が可能となる。As described above, according to the present invention,
The work of adjusting the wiring length in the layout design becomes extremely easy, and the layout design man-hours such as the clock skew can be significantly reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第1の実施形態の回路構成を示す図で
ある。FIG. 1 is a diagram showing a circuit configuration of a first embodiment of the present invention.

【図２】本発明の第２のの回路構成を示す図である。FIG. 2 is a diagram showing a second circuit configuration of the present invention.

【図３】本発明の第３の実施形態の回路構成を示す図で
ある。FIG. 3 is a diagram illustrating a circuit configuration according to a third embodiment of the present invention.

【図４】本発明の実施形態の遅延時間調整回路を用いた
遅延調整動作のフローを示す図である。FIG. 4 is a diagram illustrating a flow of a delay adjustment operation using the delay time adjustment circuit according to the embodiment of the present invention.

【図５】本発明の第4の実施形態の遅延調整動作フロー
を示す図である。FIG. 5 is a diagram showing a delay adjustment operation flow according to a fourth embodiment of the present invention.

【図６】本発明の第４の実施形態の回路構成を示す図で
ある。FIG. 6 is a diagram illustrating a circuit configuration according to a fourth embodiment of the present invention.

【図７】本発明の第４の実施形態の回路構成を示す図で
ある。FIG. 7 is a diagram illustrating a circuit configuration according to a fourth embodiment of the present invention.

【図８】本発明の第５の実施形態の回路構成を説明する
ための比較図である。FIG. 8 is a comparative diagram for explaining a circuit configuration according to a fifth embodiment of the present invention.

【図９】本発明の第５の実施形態の回路構成を示す図で
ある。FIG. 9 is a diagram illustrating a circuit configuration according to a fifth embodiment of the present invention.

【図１０】本発明の第６の実施形態の回路構成を説明す
るための比較図である。FIG. 10 is a comparison diagram for explaining a circuit configuration of a sixth embodiment of the present invention.

【図１１】本発明の第６の実施形態の回路構成を示す図
である。FIG. 11 is a diagram showing a circuit configuration of a sixth embodiment of the present invention.

【図１２】本発明の第６の実施形態の回路構成を示す図
である。FIG. 12 is a diagram illustrating a circuit configuration according to a sixth embodiment of the present invention.

【図１３】本発明の第７の実施形態の回路構成を示す図
である。FIG. 13 is a diagram illustrating a circuit configuration according to a seventh embodiment of the present invention.

【図１４】本発明の第７の実施形態の回路構成を示す図
である。FIG. 14 is a diagram illustrating a circuit configuration according to a seventh embodiment of the present invention.

【符号の簡単な説明】[Brief description of reference numerals]

SO1〜SO4 出力スイッチセル、 SI1〜SI4 入力スイッチセル、 F1 フィードセル、 S1〜S3 スイッチセル、 R1〜R4 リピータセル、 I1〜I7 スタンダードセル、 N1〜N4 セル間配線、 F01〜F09 処理、 601 スペースセル、 602 レイアウトブロック、 603 スイッチセル、 604 クロック供給源、 605 配線経路、 606 ブロック内部クロック供給セル、 607 ブロック内部クロック供給源、 801 スイッチセル、 802 配線領域、 803、804 スイッチセル、 805 フィードセル、 1001 フィードセルの入力端子、 1002 フィードセルの出力端子。 SO1-SO4 output switch cell, SI1-SI4 input switch cell, F1 feed cell, S1-S3 switch cell, R1-R4 repeater cell, I1-I7 standard cell, wiring between N1-N4 cells, F01-F09 processing, 601 space Cell, 602 layout block, 603 switch cell, 604 clock supply, 605 wiring path, 606 block internal clock supply cell, 607 block internal clock supply, 801 switch cell, 802 wiring area, 803, 804 switch cell, 805 feed cell , 1001 feed cell input terminal, 1002 feed cell output terminal.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤井 力 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F038 CD06 CD09 CD20 DF07 DF17 EZ10 EZ20 5F064 BB26 DD25 EE08 EE16 EE47 FF09 FF36 HH09 HH10  ────────────────────────────────────────────────── ─── Continued on the front page (72) Inventor Riki Fujii 1006 Kazuma Kadoma, Osaka Pref. Matsushita Electric Industrial Co., Ltd. F term (reference) 5F038 CD06 CD09 CD20 DF07 DF17 EZ10 EZ20 5F064 BB26 DD25 EE08 EE16 EE47 FF09 FF36 HH09 HH10

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板上に形成される複数のセル間
の遅延時間を調整する遅延時間調整回路であって、 前記遅延時間調整回路は、両端が前記セルに近接して配
置され、互いに異なる配線長をもつ配線群と、前記配線
群から所望の配線を選択する選択スイッチとを具備して
なることを特徴とする遅延時間調整回路。1. A delay time adjustment circuit for adjusting a delay time between a plurality of cells formed on a semiconductor substrate, wherein the delay time adjustment circuit has both ends arranged close to the cell and is different from each other. A delay time adjusting circuit comprising: a wiring group having a wiring length; and a selection switch for selecting a desired wiring from the wiring group. 【請求項２】 前記選択スイッチは、差し替え可能なセ
ルであることを特徴とする請求項1に記載の遅延時間調
整回路。2. The delay time adjustment circuit according to claim 1, wherein the selection switch is a replaceable cell. 【請求項３】 前記配線群の配線は、調整用のセル装着
部を具備し、装着されるセルにより、遅延時間あるい
は、段数の調整が可能となるように構成されていること
を特徴とする請求項1に記載の遅延時間調整回路。3. The wiring of the wiring group is provided with a cell mounting portion for adjustment, and the delay time or the number of stages can be adjusted depending on the cell to be mounted. The delay time adjusting circuit according to claim 1. 【請求項４】 前記セルに近接して配置され、さらに1
つの入力端子と、1つの出力端子を有するスペースから
なるスペ−スセルをブロック内に配置し、前記スペ−ス
セル内に装着されるセルにより、遅延時間あるいは、段
数の調整が可能となるように構成されていることを特徴
とする請求項1に記載の遅延時間調整回路。4. The method according to claim 1, further comprising the step of:
A space cell comprising a space having one input terminal and one output terminal is arranged in a block, and the delay time or the number of stages can be adjusted by the cell mounted in the space cell. 2. The delay time adjustment circuit according to claim 1, wherein 【請求項５】 第1および第2のセルに近接して配置され
ており、一つの入力端子と複数の出力端子（Y1、Y2、
…、Yn）を備え、入力端子と出力端子のいずれか一つと
の間を配線のみで接続した出力選択スイッチセルS1と、
複数の入力端子（X1、X2、…、Xn）と一つの出力端子を
備え、入力端子のいずれか一本と出力端子との間を配線
のみで接続した入力選択スイッチセルS2とを有し、 当該第1のセルAの出力端子と出力選択スイッチセルS1の
入力端子を接続するとともに、出力選択スイッチセルS1
の出力端子Ｙ1と入力選択スイッチセルS2の入力端子X
1、出力選択スイッチセルS1の出力端子Y2と入力選択ス
イッチセルS2の入力端子X2に接続され、同様に出力選択
スイッチセルS1の出力端子Ynと入力選択スイッチセルS2
の入力端子Xnが接続され、入力選択スイッチセルS2の出
力端子と第2のセルＢの入力端子が接続されており、 それぞれの接続に使用される配線の長さは異なってお
り、出力選択スイッチセルS1、入力選択スイッチセルS2
内での入力端子と出力端子の接続を変更することによ
り、当該第1のセルAと当該第2のセルB間の信号伝播遅延
時間の調整を可能としたことを特徴とする請求項1に記
載の遅延時間調整回路。5. An input terminal and a plurality of output terminals (Y1, Y2,...) Arranged close to the first and second cells.
, Yn), and an output selection switch cell S1 in which only one of the input terminal and the output terminal is connected by wiring only;
An input selection switch cell S2 having a plurality of input terminals (X1, X2, ..., Xn) and one output terminal, and having one of the input terminals and the output terminal connected only by wiring, While connecting the output terminal of the first cell A and the input terminal of the output selection switch cell S1, the output selection switch cell S1
Output terminal Y1 and input terminal X of input selection switch cell S2.
1, connected to the output terminal Y2 of the output selection switch cell S1 and the input terminal X2 of the input selection switch cell S2, and similarly, the output terminal Yn of the output selection switch cell S1 and the input selection switch cell S2
The input terminal Xn of the input selection switch is connected to the output terminal of the cell S2 and the input terminal of the second cell B. The length of the wiring used for each connection is different, and the output selection switch Cell S1, input selection switch cell S2
By changing the connection between the input terminal and the output terminal in the, it was possible to adjust the signal propagation delay time between the first cell A and the second cell B, wherein the A delay time adjustment circuit as described. 【請求項６】入力端子と出力端子の間を配線のみで接続
した複数のフィードセル（F1、F2、…、Fｎ）と、一つ
の入力端子と複数の出力端子（Y1、Y2、…、Yn）を備え
入力端子と出力端子のいずれか一本との間を配線のみで
接続した出力選択スイッチセルS1と、 複数の入力端子（X1、X2、…、Xn）と一つの出力端子を
備え入力端子のいずれか一本と出力端子との間を配線の
みで接続した入力選択スイッチセルS2とを有し、 当該第1のセルAの出力端子と出力選択スイッチセルS1の
入力端子が接続されるとともに、出力選択スイッチセル
S1の出力端子Ｙ1とフィードセルF1の入力端子、出力端
子Ｙ2とフィードセルＦ2の入力端子に接続され、 同様に出力端子YnとフィードセルFnの入力端子が接続さ
れ、一方で、フィードセルF1の出力端子と入力選択スイ
ッチセルS2の入力端子X1が接続され、フィードセルF2の
出力端子と入力選択スイッチセルS2の入力端子X2が接続
され、同様にフィードセルFnの出力端子と入力選択スイ
ッチセルS2の入力端子Xnが接続され、入力選択スイッチ
セルS2の出力端子と当該第2のセルＢの入力端子が接続
されており、 スイッチセルS1、S2内での入力端子と出力端子の接続を
変更することにより、当該第1のセルAと当該第2のセル
Ｂ間の信号伝播遅延時間を調整可能にしたことを特徴と
する請求項1に記載の遅延時間調整回路。6. A plurality of feed cells (F1, F2,..., Fn) in which input terminals and output terminals are connected only by wiring, and one input terminal and a plurality of output terminals (Y1, Y2,. ), An output selection switch cell S1 in which only one of the input terminal and the output terminal is connected by wiring only, and an input having a plurality of input terminals (X1, X2,…, Xn) and one output terminal. An input selection switch cell S2 in which any one of the terminals and the output terminal are connected only by wiring, and the output terminal of the first cell A and the input terminal of the output selection switch cell S1 are connected. Together with the output selection switch cell
The output terminal Y1 of S1 is connected to the input terminal of the feed cell F1, and the output terminal Y2 is connected to the input terminal of the feed cell F2. Similarly, the output terminal Yn is connected to the input terminal of the feed cell Fn. The output terminal is connected to the input terminal X1 of the input selection switch cell S2, the output terminal of the feed cell F2 is connected to the input terminal X2 of the input selection switch cell S2, and the output terminal of the feed cell Fn is similarly connected to the input selection switch cell S2. Is connected to the output terminal of the input selection switch cell S2 and the input terminal of the second cell B, and changes the connection between the input terminal and the output terminal in the switch cells S1 and S2. 2. The delay time adjustment circuit according to claim 1, wherein the signal propagation delay time between the first cell A and the second cell B can be adjusted. 【請求項７】１つの入力端子と２つの出力端子（Y1、Y
2）を備え入力端子と出力端子のいずれか一本との間を
配線バッファを介して接続したリピータセル（R1、R2、
…、Rn）を有し、複数の入力端子（X1、X2、…、Xn）と
一つの出力端子を備え入力端子のいずれか一本と出力端
子との間を配線のみで接続した入力選択スイッチセルS2
を有し、当該第1のセルAの出力端子とリピータセルR1の
入力端子が接続され、リピータセルR1の出力端子Ｙ1と
スイッチセルS2の入力端子X1が接続され、出力端子Ｙ2
とリピータセルR2の入力端子に接続され、同様に、リピ
ータセルR2の出力端子Y1と入力選択スイッチセルS2の入
力端子X2が接続され、リピータセルR2の出力端子Y2とリ
ピータセルR3の入力端子が接続され、同様にリピータセ
ルRn-1の出力端子とリピータセルRnの入力端子が接続さ
れ、リピータセルRnの出力端子Y1と入力選択スイッチセ
ルS2の入力端子Xnが接続され、入力選択スイッチセルS2
の出力端子と当該セルＢの入力端子が接続されており、
リピータセルR1、R2、…、Rn内での入力端子と出力端子
間の配線の接続を変更または入力端子と出力端子間をバ
ッファを介する構造に変更すると同時に、入力選択スイ
ッチセルS2内での入力端子と出力端子間の配線の接続を
変更することにより、当該第1のセルAと当該第2のセル
Ｂ間の信号伝播遅延時間を調整するとともに信号波形を
整形するようにしたことを特徴とする請求項1に記載の
遅延時間調整回路。7. One input terminal and two output terminals (Y1, Y1
2) Repeater cells (R1, R2,
, Rn), an input selection switch that has a plurality of input terminals (X1, X2,…, Xn) and one output terminal, and connects only one of the input terminals to the output terminal by wiring only. Cell S2
The output terminal of the first cell A is connected to the input terminal of the repeater cell R1, the output terminal Y1 of the repeater cell R1 is connected to the input terminal X1 of the switch cell S2, and the output terminal Y2
Is connected to the input terminal of the repeater cell R2, and similarly, the output terminal Y1 of the repeater cell R2 is connected to the input terminal X2 of the input selection switch cell S2, and the output terminal Y2 of the repeater cell R2 and the input terminal of the repeater cell R3 are connected. Similarly, the output terminal of the repeater cell Rn-1 is connected to the input terminal of the repeater cell Rn, the output terminal Y1 of the repeater cell Rn is connected to the input terminal Xn of the input selection switch cell S2, and the input selection switch cell S2 is connected.
Is connected to the input terminal of the cell B,
At the same time as changing the wiring connection between the input terminal and the output terminal in the repeater cells R1, R2, ..., Rn or changing the structure between the input terminal and the output terminal via a buffer, the input in the input selection switch cell S2 By changing the wiring connection between the terminal and the output terminal, the signal propagation delay time between the first cell A and the second cell B is adjusted and the signal waveform is shaped. The delay time adjustment circuit according to claim 1, wherein 【請求項８】 １チップのフロアプラン情報からブロッ
クごとのクロックスキューを算出する工程と、 前記算出されたクロックスキューから、ブロック間のク
ロックスキューを調整すべく、追加すべき配線長の概略
値を読み取る読み取り工程と、 ブロックレイアウト時にその概略値を確保できる位置と
その周辺に予測される遅延変動を考慮して、両端が前記
セルブロックに近接して配置され、互いに異なる配線長
をもつ配線群と、前記配線群から所望の配線を選択する
選択スイッチとを具備してなる遅延時間調整回路を配設
する工程と、 前記選択スイッチの切り替えにより、ブロック間のクロ
ックスキューを調整する調整工程とを含むことを特徴と
する配線方法。8. A step of calculating a clock skew for each block from floor plan information of one chip; and calculating an approximate value of a wiring length to be added in order to adjust a clock skew between blocks from the calculated clock skew. In the reading step to read, a wiring group having both ends arranged close to the cell block and having different wiring lengths in consideration of a delay variation expected in a position where a rough value can be secured in a block layout and a periphery thereof, and Disposing a delay time adjusting circuit including a selection switch for selecting a desired wiring from the wiring group; and adjusting a clock skew between blocks by switching the selection switch. A wiring method characterized by the above-mentioned. 【請求項９】 さらに１チップレイアウト後のクロック
スキューが目標値に達していなければ、それに達するま
で前記選択スイッチセルの切り替えによる配線変更を繰
り返すことによりブロック間のクロックスキューを調整
することを特徴とする請求項８に記載の配線方法。9. If the clock skew after one-chip layout does not reach the target value, the clock skew between the blocks is adjusted by repeating the wiring change by switching the selection switch cells until the clock skew reaches the target value. The wiring method according to claim 8, wherein: