JPH04188628A - Bipolar transistor - Google Patents
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Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、バイポーラトランジスタに関し、特に２層多
結晶シリコン膜を用いたバイポーラトランジスタに関す
るものである。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a bipolar transistor, and particularly to a bipolar transistor using a two-layer polycrystalline silicon film.
〈発明の概要〉
２層多結晶シリコン膜構造のバイポーラトランジスタに
おいて、へ・−スミ極を被覆する絶縁膜の上面の高さよ
りも低い状態でベース領域のエミッタ形成領域上に２層
目多結晶シリコン膜よりなるエミッタ電極を形成したこ
とにより、ベース電極に対するエミッタ電極のオーバラ
ップをなくして、エミッタ・ベース寄生容量を低減し、
バイポーラトランジスタの高速動作化が図れるようにし
たものである。<Summary of the Invention> In a bipolar transistor with a two-layer polycrystalline silicon film structure, a second layer of polycrystalline silicon is deposited on the emitter formation region of the base region in a state lower than the height of the upper surface of the insulating film covering the hemi-pole. By forming the emitter electrode made of a film, there is no overlap between the emitter electrode and the base electrode, reducing the emitter-base parasitic capacitance.
This allows the bipolar transistor to operate at high speed.
〈従来の技術〉
バイポーラトランジスタのうちＢ１−ＣＭＯＳトランジ
スタに搭載されるバイポーラトランジスタでは、［２層
多結晶シリコン十自己整合技術」を用いた、いわゆるＳ
Ｓ Ｔ （５ｕｐｅｒ Ｓｅｌｆ−ａｌｉｇｎｅｄ
Ｐｒｏｃｅｓｓ Ｔｅｅｈｎｏｌｏｇｙ ）によ
って、ベース。<Prior art> Of the bipolar transistors, the bipolar transistor mounted on the B1-CMOS transistor uses the so-called S
S T (5upper Self-aligned
Based on Process Technology).
エミッタ間の距離を０．２μｍないし０．３μｍに微細
化しているものが多い。このようなバイポーラトランジ
スタは、単純な１層多結晶シリコン膜を用いたエミッタ
構造のものに比べ、全体で寄生容量を１／２ないし１／
３に低減できる。In many cases, the distance between emitters is miniaturized to 0.2 μm to 0.3 μm. Such bipolar transistors have a total parasitic capacitance of 1/2 to 1/2 compared to those with an emitter structure using a simple single-layer polycrystalline silicon film.
It can be reduced to 3.
このＳＳＴを用いて形成したＢ ｉ−ＣＭＯＳ ）ラン
ジスタの構造を第５図を用いて説明する。この図ではｎ
ｐｎパイボーラトソ・ンジスタとＣＭＯＳトランジスタ
のうちのｎＭＯＳ トランジスタとをボす。The structure of a Bi-CMOS transistor formed using this SST will be explained with reference to FIG. In this figure, n
The pn transistor and the nMOS transistor among the CMOS transistors are connected.
図に示す如く、Ｐ型基板１１０中に形成したｎ゛埋込拡
散層領域１１２を形成し、その十↓こＮウェル領域１１
３を形成する。またＮウェル領域１１３に隣接するＰ形
基板１１０の−Ｙ層にはＰウェル領域１１４を形成する
。As shown in the figure, an n buried diffusion layer region 112 is formed in a P type substrate 110, and the N well region 11 is
form 3. Further, a P-well region 114 is formed in the -Y layer of the P-type substrate 110 adjacent to the N-well region 113.
このＮウェル領域１１３の上層とＰウェル頭載１１４の
上層とには、アイソレーション領域１．１５ａないし同
１１５ｄを設ける。Isolation regions 1.15a to 115d are provided in the upper layer of this N-well region 113 and the upper layer of P-well head 114.
前記アイソレーション領域１１５ａ、１１５ｃ間のＮウ
ェル領域１１３Ｊ：、にはバイポーラトランジスタ１３
１を形成し、前記アイソレーション領域１１５ｃ、１１
５ｄ間のＰうエル領域１１４）乙こはＣＭＯＳ トラン
ジスタのｎＭＯｓ ）ランジスタ１５１を形成する。A bipolar transistor 13 is located in the N-well region 113J between the isolation regions 115a and 115c.
1, and the isolation regions 115c, 11
The P well region 114) between 5d and 5d forms a CMOS transistor nMOS transistor 151.
まず、バイポーラトランジスタ１３１を説明する。First, the bipolar transistor 131 will be explained.
上記アイソレーション領域１１．５ｂ、１．１５ｃ間の
Ｎウェル領域１１３の上層には、Ｐベース領域１３２を
形成する。A P base region 132 is formed in the upper layer of the N well region 113 between the isolation regions 11.5b and 1.15c.
アイソレーション領域１１５ｂ、１１５ｃ側のＰベース
領域１３２の−Ｅ面とＰベース領域１３２例のアイソレ
ーション領域１１５ｂ、１．１５ｃのそれぞれの上面に
は、１層目多結晶シリコン膜よりなるベース電極１３３
を形成する。On the −E plane of the P base region 132 on the side of the isolation regions 115b and 115c and on the upper surface of each of the isolation regions 115b and 1.15c of the P base region 132, there is a base electrode 133 made of a first layer polycrystalline silicon film.
form.
さらにベースｔｆｆｆｉ１３３の上面には酸化シリコン
膜よりなるスペーサ】３４を形成する。またベース電極
１３３とスペーサ１３４との側面には同じく酸化シリコ
ン膜よりなるサイドウオール１３５を形成する。Furthermore, a spacer 34 made of a silicon oxide film is formed on the upper surface of the base tfffi 133. Further, side walls 135 made of a silicon oxide film are formed on the side surfaces of the base electrode 133 and the spacer 134.
このＰベース領域１３２の上面とスペーサ】３４の一部
とには２層日多結晶シリコン膜よりなるｎ゛エミッタ電
極１３６をベース電極１３３に対してオーバランプした
状態に形成する。An n emitter electrode 136 made of a two-layer polycrystalline silicon film is formed on the upper surface of the P base region 132 and a part of the spacer 34 so as to overlap the base electrode 133.
’Ｌ ７’、： ｎ ”エミッタ電極１３６Ｌこ接触す
るＰベース領域１３２の上層にはＮ゛エミ７タ領域１３
７を形成する。'L7',: N' emitter region 13 is in the upper layer of the P base region 132 in contact with the n' emitter electrode 136L.
form 7.
一部アイソレーション領域１１５ａ、１１５ｂ間でＮウ
ェル領域１１３中にはｎ゛埋込拡散層領域１１２に達す
るＮ″コレクタコンタクト領域１３８を形成する。An N'' collector contact region 138 reaching the n'' buried diffusion layer region 112 is formed in the N well region 113 between the isolation regions 115a and 115b.
一部ｎ、ＭＯｓトランジスタ１５１は、ＬＤＤ措造のも
のであり、詳細な説明は省略する。The NMOS transistor 151 is of an LDD structure, and detailed explanation thereof will be omitted.
これらのバイポーラ１ランジスタ１３１とｎ、 ＭＯＳ
）ランジスタ１５１とば層間絶縁膜１１６で覆われる。These bipolar 1 transistors 131 and n, MOS
) The transistor 151 is covered with an interlayer insulating film 116.
この層間絶縁膜１１６には、Ｎ゛コレクタコンタクト領
域１３８」−とｎ゛エミッタ電極１３６上とｎＭＯｓ
トランジスタ１５１のＮ９ソース・ドレイン領域１５２
ａ、１５２ｂ上とのそれぞれにコンタクトホール１１７
ａないし同１１７ｄを設ける。それぞれのコンタクトホ
ール】１７ａないし同１１７ｄにはアルミニうム膜より
なる配線１１８ａないし同１１８ｄを設ける。This interlayer insulating film 116 includes an N collector contact region 138'', an n MOs layer on the emitter electrode 136,
N9 source/drain region 152 of transistor 151
Contact holes 117 are formed above a and 152b, respectively.
A to 117d are provided. Wiring lines 118a to 118d made of an aluminum film are provided in the respective contact holes 17a to 117d.
上記の如くして、バイポーラトランジスタ１３１とｎＭ
Ｏｓ ）ランジスタ１５１ （ｐＭＯｓ トランジスタ
は省略）よりなるＢ １−ＣＭＯＳ ）ランジスタ１１
１が形成される。As described above, the bipolar transistor 131 and nM
Os) transistor 151 (PMOS transistor is omitted) B 1-CMOS) transistor 11
1 is formed.
〈発明が解決しようとする課題〉
しかしながら、上記構成のバイポーラトランジスタは、
２層目多結晶シリコン膜で形成したエミッタ電極が１層
目多結晶シリコン膜で形成したベース電極にオーバーラ
ツプしているために、このオーバーラツプしている部分
の容量がエミッタ・ベース寄生容量を増大させて、バイ
ポーラトランジスタの高速動作を妨げている。<Problem to be solved by the invention> However, the bipolar transistor with the above configuration,
Since the emitter electrode formed from the second polycrystalline silicon film overlaps the base electrode formed from the first polycrystalline silicon film, the capacitance of this overlapping portion increases the emitter-base parasitic capacitance. This hinders the high-speed operation of bipolar transistors.
本発明は、上記課題を解決するためになされたもので、
高速動作に優れたバイポーラトランジスタを提供するこ
とを目的とする。The present invention was made to solve the above problems, and
The purpose is to provide a bipolar transistor with excellent high-speed operation.
〈課題を解決するための手段〉
本発明は、上記目的を達成するために成されたものであ
る。<Means for Solving the Problems> The present invention has been accomplished in order to achieve the above objects.
すなわち、第１導電型の基板内に設けた第２導電型の埋
込み拡散層領域の上面には第２導電型のウェル領域を形
成してあり、このウェル領域には複数のアイソレーショ
ン領域を形成しである。That is, a well region of a second conductivity type is formed on the upper surface of a buried diffusion layer region of a second conductivity type provided in a substrate of a first conductivity type, and a plurality of isolation regions are formed in this well region. It is.
各アイソレーション領域間のうちの一つのアイソレーシ
ョン領域間におけるウェル領域の上層には、第１導電型
のベース領域を形成しである。A base region of the first conductivity type is formed above the well region between one of the isolation regions.
このベース領域の上面には、第１導電型の１層目多結晶
シリコン膜で形成したベース電極をアイソレーション側
に設けである。さらにベース電極には絶縁膜を被覆しで
ある。A base electrode formed of a first layer polycrystalline silicon film of the first conductivity type is provided on the isolation side on the upper surface of this base region. Furthermore, the base electrode is coated with an insulating film.
またベース領域の上面には、絶縁膜の表面よりも低い位
置に表面を配置した状態で第２導電型の２層目多結晶シ
リコン膜で形成したエミッタ電極を設けである。Further, on the upper surface of the base region, an emitter electrode formed of a second layer polycrystalline silicon film of the second conductivity type is provided with the surface disposed at a position lower than the surface of the insulating film.
さらにベース領域の上層には、エミッタ電極に接続する
状態に第２導電型のエミッタ領域を形成しである。Furthermore, an emitter region of the second conductivity type is formed in a layer above the base region to be connected to the emitter electrode.
一方性のアイソレーション領域間のウェル領域中には、
ウェル領域の表面より埋込み拡散層領域に達する状態に
第２導電型のコレクタコンタクト領域を形成したもので
ある。In the well region between the unilateral isolation regions,
A collector contact region of the second conductivity type is formed reaching the buried diffusion layer region from the surface of the well region.
〈作用〉
上記構成のバイポーラトランジスタは、２層目多結晶シ
リコン膜のエミッタ電極を、ベース電極に形成した絶縁
膜の上面よりも低い状態でベース領域のエミッタ形成領
域上に形成されたことにより、エミッタ電極のベース電
極に対するオーバラップがなくなるので、エミッタ・ベ
ース寄生容量を低減する。<Function> The bipolar transistor having the above structure has the emitter electrode of the second layer polycrystalline silicon film formed on the emitter formation region of the base region in a state lower than the upper surface of the insulating film formed as the base electrode. Since there is no overlap between the emitter electrode and the base electrode, emitter-base parasitic capacitance is reduced.
この結果、バイポーラトランジスタの動作は高速になる
。As a result, the bipolar transistor operates at high speed.
〈実施例〉
本発明の実施例として、ｎｐｎバイポーラトランジスタ
を有するＢ １−ＣＭＯＳ ）ランジスタの構造を第１
図により説明する。図では、ｎｐｎバイポーラトランジ
スタとＣＭＯＳ）ランジスタのうちのｎＭＯｓ）ランジ
スタとを示し、ｐＭＯｓトランジスタは省略する。<Example> As an example of the present invention, the structure of a B1-CMOS transistor having an npn bipolar transistor is described as a first example.
This will be explained using figures. In the figure, an npn bipolar transistor and an nMOS transistor among CMOS transistors are shown, and a pMOS transistor is omitted.
図に示す如く、Ｐ型基板１０中に形成したｎ゛埋込拡散
層領域１２上には、Ｎウェル領域１３を形成しである。As shown in the figure, an N-well region 13 is formed on an N-buried diffusion layer region 12 formed in a P-type substrate 10.
またＰ形基板１０の上層でＮウェル領域１３に隣接して
Ｐウェル領域１４を形成する。Further, a P well region 14 is formed adjacent to the N well region 13 in the upper layer of the P type substrate 10 .
このＮウェル領域１３の上層とＰウェル領域１４の上層
とには、アイソレージジン領域１５ａないし同１５ｄを
設けである。Isolation regions 15a to 15d are provided above the N-well region 13 and the P-well region 14, respectively.
前記アイソレーション領域１５ａ、１５ｃ間のＮウェル
領域１３上にはバイポーラトランジスタ３１を形成して
あり、前記アイソレーション領域１５ｃ、１５ｄ間のＰ
ウェル領域１４上にはＣＭＯＳ）ランジスタのｎＭＯｓ
トランジスタ５１を形成しである。A bipolar transistor 31 is formed on the N well region 13 between the isolation regions 15a and 15c, and a bipolar transistor 31 is formed on the N well region 13 between the isolation regions 15c and 15d.
On the well region 14 are CMOS) transistor nMOS.
A transistor 51 is formed.
まず、バイポーラトランジスタ３１を説明する。First, the bipolar transistor 31 will be explained.
上記アイソレーション領域、１５ｂ、１５Ｃ間のＮウェ
ル領域１３の上層には、ＰベースＭ城３２を形成しであ
る。A P base M castle 32 is formed in the upper layer of the N well region 13 between the isolation regions 15b and 15C.
アイソレーション領域１５ｂ、１５Ｃ側のＰベース領域
３２の上面よりアイソレーション領域ｉ５ｂ、１５ｃの
上面の一部を覆う状態に、１層目多結晶シリコン膜より
なるベース電極３３を形成しである。A base electrode 33 made of a first layer polycrystalline silicon film is formed so as to cover part of the upper surface of the isolation regions i5b, 15c from the upper surface of the P base region 32 on the side of the isolation regions 15b, 15C.
さらにベース電極３３の上面には、絶縁膜として例えば
酸化シリコン膜のスペーサ３４を形成しである。またベ
ース電極３３とスペーサ３４との側面には絶縁膜と（７
て、上記同様の酸化シリコン膜よりなるサイドウオール
３５を形成しである。Further, on the upper surface of the base electrode 33, a spacer 34 made of, for example, a silicon oxide film is formed as an insulating film. In addition, an insulating film (7
Then, a sidewall 35 made of a silicon oxide film similar to that described above is formed.
またＰベース領域３２のエミッタ形成領域の上面には、
２層目ｎ゛多結晶シリコン膜よりなるｎ゛エミッタ電極
３６を形成しである。ｎ゛エミッタ電極３６の上面３６
ｓはｎ゛エミッタ電掻３６例のスペーサ３４の上面３４
ｓよりも低い状態に形成される。Further, on the upper surface of the emitter formation region of the P base region 32,
A second layer n' emitter electrode 36 made of an n' polycrystalline silicon film is formed. n゛Top surface 36 of emitter electrode 36
s is n゛The upper surface 34 of the spacer 34 of 36 examples of emitter electric scratching
It is formed in a state lower than s.
ｎ゛エミッタ電極３６に接続するＰベース領域３２の上
層にはＮ゛エミッタ領域３７を形成しである。An N' emitter region 37 is formed in the upper layer of the P base region 32 connected to the N' emitter electrode 36.
またアイソレーション領域１５ａ、１５ｂｆＷＪでＮウ
ェル領域１３中にはｎ゛埋込拡散層領域１２に達するＮ
゛コレクタコンタクト領域３８を形成しである。In addition, in the isolation regions 15a and 15bfWJ, there are
゛The collector contact region 38 is formed.
次にｎ、ＭＯＳトランジスタ５１を説明する。Next, the MOS transistor 51 will be explained.
アイソレーション領域１’５ｃ、１５ｄ間のＰウェル領
域１４の上面には、ゲート酸化膜５４を形成し７である
。さらにゲート酸化膜５４の上面には１，１層目多結晶
シリコン膜よりなるゲート電極４５を形成しである。こ
のゲート酸化膜５４の上面には、例えば酸化シリコン膜
よりなるスペーサ５６を形成しである。またゲート電極
５５とスペーサ５６との側面には、例えば酸化シリコン
膜よりなるサイドうオール５７を形成しである。A gate oxide film 54 is formed on the upper surface of the P well region 14 between the isolation regions 1'5c and 15d. Further, on the upper surface of the gate oxide film 54, a gate electrode 45 made of a first-layer polycrystalline silicon film is formed. On the upper surface of this gate oxide film 54, a spacer 56 made of, for example, a silicon oxide film is formed. Further, side walls 57 made of, for example, a silicon oxide film are formed on the side surfaces of the gate electrode 55 and the spacer 56.
一方Ｐウェル領域１４の上層でゲート電極４５の両側に
は、それぞれＮ−ソース・ドレイン領域５２ａ、５２ｂ
を形成しである。またＮ−ソース・ドレイン領域５２ａ
、５２ｂのそれぞれのアイソレーション領域１５ｃ、１
５ｄ側にはＮ゛ソースドレイン領域５３ａ、５３ｂを形
成しである。On the other hand, in the upper layer of the P well region 14 and on both sides of the gate electrode 45, N- source/drain regions 52a and 52b are respectively formed.
It is formed. Also, the N-source/drain region 52a
, 52b, each isolation region 15c, 1
N source/drain regions 53a and 53b are formed on the 5d side.
上記バイポーラトランジスタ３１とｎ、Ｍｏ２）ランジ
スタ５１とは眉間絶縁膜１６で覆う。The bipolar transistor 31 and the n, Mo2) transistor 51 are covered with a glabella insulating film 16.
この眉間絶縁膜１６には、Ｎ゛コレクタコンタクト領域
３８上とｎ゛エミッタ電極３６上とＮ゛ソースドレイン
領域５３ａ、５３ｂ上とのそれぞれにコンタクトホール
１７’ ａないし同１７ｄを設けである。それぞれのコ
ンタクトホール１７ａないし同１７（ｌには、例えばア
ルミニウム膜で形成した配線１．８ ａないし同１８ｄ
を設けである。In this glabellar insulating film 16, contact holes 17'a to 17d are provided respectively on the N' collector contact region 38, the N' emitter electrode 36, and the N' source/drain regions 53a and 53b. Each of the contact holes 17a to 17(l) has wiring lines 1.8a to 18d formed of an aluminum film, for example.
This is provided.
以上の如く、Ｂ ｉ−ＣＭＯ３ｌ−ランジスタ１１は上
記説明した構造を有する。As described above, the B i-CMO3l- transistor 11 has the structure described above.
次に、上記構造のＢ ｉ−ＣＭＯ３）ランジスタ１１の
製造方法を第２図■ないし同■の製造工程図により説明
する。Next, a method of manufacturing the B i-CMO3) transistor 11 having the above structure will be explained with reference to the manufacturing process diagrams shown in FIGS.
従来のＢ ｉ−０ＭＯ５トランジスタを製造するプロセ
ス技術によって、図■に示す如く、Ｐ型基板１０の上層
に、ｎ゛埋込拡散Ｎ ６Ｎ域１２を例えば、Ｎ型不純物
の拡散処理により形成し、続いてその上に例えばエピタ
キシャル成長法によってｎ−エピタキシャル成長層を形
成する。そして、ｎ゛埋込拡散層領域１２の上面のｎ−
エピタキシャル成長層にＮウェル領域１３をＮ型不純物
の拡散処理により形成する。またｎ゛埋込拡散層領域１
２に隣接する位置の同ｎ−エピタキシ＋ル成長層には、
Ｐウェル領域１４を例えば、Ｐ型不純物のイオン注入に
より形成する。さらに、Ｎウェル領域１３の上層とＰウ
ェル領域１４の上層とには、例えばＬＯＣＯ３法によっ
てアイソレーション領域１５ａないし１５ｄを形成する
。さらに、ＣＭＯ３）ランジスタのゲート絶縁膜５４と
なる酸化シリコン膜を形成する。Using the conventional process technology for manufacturing Bi-0 MO5 transistors, as shown in FIG. Subsequently, an n-epitaxial growth layer is formed thereon by, for example, an epitaxial growth method. Then, n- on the upper surface of the n-buried diffusion layer region 12
An N-well region 13 is formed in the epitaxial growth layer by diffusion treatment of N-type impurities. Also, n゛buried diffusion layer region 1
In the same n-epitaxial growth layer adjacent to 2,
The P well region 14 is formed, for example, by ion implantation of P type impurities. Further, isolation regions 15a to 15d are formed in the upper layer of the N-well region 13 and the upper layer of the P-well region 14 by, for example, the LOCO3 method. Furthermore, a silicon oxide film that will become the gate insulating film 54 of the CMO3 transistor is formed.
その後、アイソレーション領域１５ｂ、１５ｃ間におけ
るＮウェル領域１３の月１ご、例えばＰ型不純物を選択
的にイオン注入して、Ｐベース領域３２を形成する。Thereafter, a P base region 32 is formed by selectively ion-implanting, for example, a P type impurity into the N well region 13 between the isolation regions 15b and 15c.
次いで、バイポーラトランジスタのベース・エミッタ上
の酸化シリコン膜をエツチングし、１層目多結晶シリコ
ン膜続いて酸化シリコン膜を形成して、ホトリソグラフ
ィー技術とエツチングとにより１層目多結晶シリコン膜
のベース電極３３と酸化シリコン膜のスペーサー３４と
を形成する。Next, the silicon oxide film on the base and emitter of the bipolar transistor is etched, a first layer of polycrystalline silicon film is formed, followed by a silicon oxide film, and the base of the first layer of polycrystalline silicon film is formed using photolithography technology and etching. An electrode 33 and a spacer 34 of silicon oxide film are formed.
同時に１層目多結晶シリコン膜のゲート電極５５と酸化
シリコン膜のスペーサー５６とを形成する。At the same time, a gate electrode 55 of a first layer polycrystalline silicon film and a spacer 56 of a silicon oxide film are formed.
その後、ゲート電極５５をイオン注入マスクにしてＰウ
ェル領域１４にＮ型不純物をイオン注入して、Ｎ−ソー
ス・ドレイン領域５２ａ、５２ｂを形成する。Thereafter, using the gate electrode 55 as an ion implantation mask, N-type impurity ions are implanted into the P well region 14 to form N- source/drain regions 52a and 52b.
次に、ベース電極３３とスペーサ３４との側壁には、例
えば酸化シリコン膜によるサイドウオール３５を形成し
、一方、ゲート電極５５とスペーサ５６との側壁にもサ
イドウオール５７を形成する。Next, a sidewall 35 made of, for example, a silicon oxide film is formed on the sidewall of the base electrode 33 and the spacer 34, and a sidewall 57 is also formed on the sidewall of the gate electrode 55 and the spacer 56.
そして、ゲート電極５５とサイドウオール５７とをイオ
ン注入マスクにして、Ｎ型不純物をＮ−ソース・ドレイ
ン領域５２ａ、５２ｂにイオン注入し、Ｎ４ソース・ド
レイン領域５３ａ、５３ｂを形成する。Then, using the gate electrode 55 and sidewall 57 as an ion implantation mask, N-type impurities are ion-implanted into the N- source/drain regions 52a, 52b to form N4 source/drain regions 53a, 53b.
次に第２図■に示すように、ベース電極３３゜ゲート電
極５５例の全面に２層目ｎ゛多結晶シリコン１１１４４
を形成する。さらにこの２層目ｎ゛多結晶シリコン膜４
４の上面にレジスト膜４５を形成する。その後、レジス
ト膜４５と２層目ｎ゛多結晶シリコン膜４４とをエッチ
バック処理して、図中のＡ−Ａ’破線より上部のレジス
ト膜４５と２層目ｎ゛多結晶シリコン膜４４とを除去す
る。Next, as shown in FIG.
form. Furthermore, this second layer n゛polycrystalline silicon film 4
A resist film 45 is formed on the upper surface of 4. Thereafter, the resist film 45 and the second layer n' polycrystalline silicon film 44 are etched back, and the resist film 45 and the second layer n' polycrystalline silicon film 44 above the broken line A-A' in the figure are etched back. remove.
そして第２図■に示す如く、２層目ｎ°多結晶シリコン
膜４４でｎ゛エミッタ電極３６を形成する。Then, as shown in FIG. 2, an n' emitter electrode 36 is formed using the second layer of n' polycrystalline silicon film 44. Then, as shown in FIG.
次いで、エッチバック処理によって残ったレジスト１Ｉ
Ｉ４５を、例えばアッシャ−処理等により除去する。そ
して第２図■に示す如く、ｎ゛エミッタ電極３６例の全
面にレジストを塗布してレジスト膜を形成する。続いて
このレジスト膜を感光。Next, the resist 1I remaining after the etch-back process
I45 is removed by, for example, asher treatment. Then, as shown in FIG. 2 (2), a resist is applied to the entire surface of the 36 n emitter electrodes to form a resist film. Next, this resist film is exposed to light.
現像処理して、ｎ゛エミッタ電極３６の上面を覆う状態
にエツチングマスク４６を形成する。A development process is performed to form an etching mask 46 covering the upper surface of the n' emitter electrode 36.
その後、エツチングを行って、露出しているｎ゛多結晶
シリコンＷＡ４４を除去してから、エツチングマスク４
６を、例えばアッシャ−処理等により除去する。After that, etching is performed to remove the exposed n-polycrystalline silicon WA44, and then the etching mask 4 is removed.
6 is removed by, for example, asher treatment.
そして第２図■に示すように、Ｎ型不純物の熱拡散処理
をともなうアニール処理を行って、ｎ゛エミンタ電極３
６に含まれるＮ型不純物をベース領域３２の表層に拡散
する。Then, as shown in FIG.
The N-type impurity contained in 6 is diffused into the surface layer of the base region 32.
その後、第２図■に示す如く、ベース電極３３例の全面
に眉間絶縁膜１６を形成する。Thereafter, as shown in FIG. 2, a glabellar insulating film 16 is formed on the entire surface of the base electrode 33.
次いで、Ｎ゛コレクタコンタク領域３８上とｎ゛エミッ
タ電極３６上と各Ｎ゛ソースドレイン５３ａ、５３ｂ上
との眉間絶縁膜１６に、従来の技術によってコンタクト
ホール１７ａないし同１７ｄを形成する。また、ベース
電極３３上とゲート電極５５上とのスペーサ３４．５６
と眉間絶縁膜１６とに、同じ〈従来の技術によってコン
タクトホール（図示せず）を形成する。その後、全面に
配線を形成するためのアルミニウム膜（図示せず）を形
成し、従来の技術によってアルミニウム膜で配線１８ａ
ないし同１８ｄを形成する。Next, contact holes 17a to 17d are formed in the glabella insulating film 16 on the N' collector contact region 38, on the N' emitter electrode 36, and on each N' source/drain 53a, 53b using a conventional technique. In addition, spacers 34 and 56 on the base electrode 33 and on the gate electrode 55
Contact holes (not shown) are formed in the glabella insulating film 16 using the same conventional technique. Thereafter, an aluminum film (not shown) for forming wiring is formed on the entire surface, and the wiring 18a is formed using the aluminum film using a conventional technique.
18d is formed.
以上の如くして、前記第１図に示すＢ ｉ −ＣＭＯ３
）ランジスタ１１が形成される。As described above, B i -CMO3 shown in FIG.
) A transistor 11 is formed.
次に、上記Ｂ ｊ−ＣＭＯ３）ランジスタ１１のＮ１ソ
ース・ドレイン領域５３ａ、５３ｂの形成面積を小さ（
したＢ ｉ−ＣＭＯ３トランジスタを第３図により説明
する。Next, the formation area of the N1 source/drain regions 53a and 53b of the Bj-CMO3) transistor 11 is reduced (
The B i-CMO3 transistor will be explained with reference to FIG.
図に示す如く、Ｂ ｉ−ＣＭＯ３）ランジスタロ１は、
第１図で説明したＢ ｉ −ＣＭＯ３）ランジスタ１１
において、各Ｎ゛ソースドレイン領域５３ａ、５３ｂ上
の構成を除いて、他の構成は同一であるので、ここでは
各Ｎ゛ソースドレイン領域５３ａ、５３ｂ上の構成を説
明する。As shown in the figure, B i-CMO3) Ranjistaro 1 is
B i -CMO3) transistor 11 explained in FIG.
Since the other structures are the same except for the structure on each N' source/drain region 53a, 53b, the structure on each N' source/drain region 53a, 53b will be described here.
各Ｎ゛ソースドレイン領域５３ａ、５３ｂの上面には、
サイドウオール５７とアイソレーション領域１５ｃ、１
５ｄとに掛かる状態にｎ゛多結晶シリコン電極６２ａ、
６２ｂを設ける。On the upper surface of each N source/drain region 53a, 53b,
Sidewall 57 and isolation area 15c, 1
5d, the n゛polycrystalline silicon electrode 62a,
62b is provided.
そして、第１図で説明したと同様に、全面に眉間絶縁膜
１６を形成し、この層間絶縁膜１６に設けた各コンタク
トホール１７ａないし同１７ｄを介して、配線１８ａな
いし同１８ｄを形成する。Then, as described in FIG. 1, a glabellar insulating film 16 is formed on the entire surface, and wirings 18a to 18d are formed through contact holes 17a to 17d provided in this interlayer insulating film 16.
上記の如＜ｎ”多結晶シリコン電極６２ａ、６２ｂを設
けたことにより、Ｎ゛ソースドレイン領域５３ａ、５３
ｂの形成面積を小さくしても、Ｎ′″ソース・ドレイン
領域５３ａ、５３ｂ上に形成するコンタクトホール１７
ｃ、１７ｄがゲート電極５５側にはみ出して形成される
ことがない。By providing <n'' polycrystalline silicon electrodes 62a, 62b as described above, N'' source/drain regions 53a, 53
Even if the formation area of b is small, the contact holes 17 formed on the N'' source/drain regions 53a and 53b are
c and 17d are not formed protruding from the gate electrode 55 side.
二のため、コンタクトホール１７ｃ、１７ｄに配線１８
５ １８ｄを形成した際に、この配線１８ｃ、１．８ｄ
がゲート電極５５に短絡しない。2, the wiring 18 is placed in the contact holes 17c and 17d.
5 When forming 18d, this wiring 18c, 1.8d
is not short-circuited to the gate electrode 55.
なお、バイポーラトランジスタ３１のコレクタコンタク
ト領域３８上にもｎ゛多多結晶シリコ成膜４４残して、
コレクタ電極６４とすることもできる。Incidentally, a polycrystalline silicon film 44 is also left on the collector contact region 38 of the bipolar transistor 31.
It can also be used as a collector electrode 64.
次にｎ゛多多結晶シリコン接極６２ａ６２ｂの形成方法
を第４図■ないし同■の製造工程図により説明する。Next, a method for forming the n' polycrystalline silicon contact electrode 62a62b will be explained with reference to the manufacturing process diagrams in FIGS.
まず、２層目多結晶シリコン膜をエッチバックする工程
までは、前記第２図■で説明したと同様であるので、こ
こではエッチバック処理後の工程を以下に説明する。First, the steps up to the step of etching back the second layer polycrystalline silicon film are the same as those described in FIG.
エッチバック処理後、エッチバック処理に用いたレジス
ト膜を除去する。次いで第４図■に示す如く、レジスト
を２層目ｎ゛多結晶シリコン膜４４例の全面に塗布して
、レジスト膜を形成する。After the etchback process, the resist film used for the etchback process is removed. Next, as shown in FIG. 4 (2), a resist is applied to the entire surface of the second layer n'' polycrystalline silicon film 44 to form a resist film.
続いてレジスト膜を感光、現像処理してエツチングマス
ク６３を形成する。Subsequently, the resist film is exposed to light and developed to form an etching mask 63.
その後、第４図■に示すように、露出しでいる部分の２
Ｎ目ｎ゛多結晶シリコン膜４４の露出している部分（２
点鎖線部分）をエツチングして除去する。そして、ｎ゛
゛結晶シリコン電極６２ａ。After that, as shown in Figure 4 ■,
The exposed portion of the N-th polycrystalline silicon film 44 (2
The dotted chain line portion) is removed by etching. And an n゛゛crystalline silicon electrode 62a.
６２ｂを形成する。またバイポーラトランジスタ３１の
コレクタ電極６４も同時に形成する。さらに、エツチン
グマスク６３を、例えばアッシャ−処理等により除去す
る。62b is formed. Furthermore, the collector electrode 64 of the bipolar transistor 31 is also formed at the same time. Furthermore, the etching mask 63 is removed by, for example, an asher process.
そして第４図■に示ず如く、Ｎ型不純物の熱拡散処理を
ともなうアニール処理を行って、ｎ゛エミッタ電極３６
に含まれるＮ型不純物をＰベース領域３２の表層に拡散
する。そＬ７て、Ｐベース領域３２の表層にＮ゛エミン
タ領域３７を形成する。Then, as shown in FIG.
The N-type impurity contained in the P base region 32 is diffused into the surface layer of the P base region 32. Then, an N emitter region 37 is formed on the surface layer of the P base region 32.
この場合、Ｎ゛ソースドレイン領域５３ａ、５３ｂにも
ｎ゛゛結晶シリコン電極６２ａ、６２ｂよりＮ型不純物
が拡散されるが、Ｎ゛ソースドレイン領域５３ａ、５３
ｂはＮ型高濃度拡散層であるので悪影響はない。In this case, the N type impurity is diffused into the N source/drain regions 53a, 53b from the N'' crystal silicon electrodes 62a, 62b;
Since b is an N-type high concentration diffusion layer, there is no adverse effect.
その後、前記実施例で説明した第２図■で説明したと同
様にして、眉間絶縁膜１６を形成して、従来の技術によ
ってコンタクトホール１７ａないし同１７ｄを形成する
。そして、全面に配線を形成するためのアルミニウム膜
を形成し、従来の技術によってアルミニウム膜で配置１
８ａないし同ｌａｄを形成する。Thereafter, the glabellar insulating film 16 is formed in the same manner as described with reference to FIG. Then, an aluminum film for forming wiring is formed on the entire surface, and the aluminum film is arranged using conventional technology.
8a to the same lad are formed.
以上の如くして、前記第３図に示した構造のＢｔ−ＣＭ
ＯＳ）ランジスタロ１を形成する。As described above, Bt-CM having the structure shown in FIG.
OS) Form Ranjistaro 1.
この構造のＢｉ−ＣＭＯＳ）ランジスタロ１は、Ｎ”
ソース・ドレイン領域５３ａ、５３ｂを従来のものに比
較して小さく形成できるので、高集積化が図れる。Bi-CMOS) transistor 1 with this structure is N”
Since the source/drain regions 53a and 53b can be formed smaller than the conventional ones, high integration can be achieved.
なお、上記実施例ではｎｐｎ）ランジスタを有するＢ
ｉ−ＣＭＯＳ ）ランジスタについて説明したが、本発
明は、ｐｎｐ ）ランジスタを有するＢｉ−ＣＭＯＳ）
ランジスタのバイポーラトランジスタまたは単独のバイ
ポーラトランジスタ等にも適用できる。Note that in the above embodiment, B having npn) transistors is
Although the explanation has been made regarding i-CMOS) transistors, the present invention also applies to Bi-CMOS) having pnp) transistors.
It can also be applied to a bipolar transistor of a transistor or a single bipolar transistor.
〈発明の効果〉
以上、説明したように本発明によれば、２層目多結晶シ
リコン膜で形成したエミッタ電極を、ベース領域中のエ
ミッタ形成領域上でベース電極の上に形成した絶縁膜よ
りも低い状態に設けたことにより、ベース電極に対する
エミッタ電極のオーバラップがなくなる。この結果、エ
ミッタ・ベース寄生容量が低減できる。<Effects of the Invention> As described above, according to the present invention, the emitter electrode formed of the second layer polycrystalline silicon film is formed on the emitter formation region in the base region from the insulating film formed on the base electrode. Since the emitter electrode is provided in a low state, there is no overlap between the emitter electrode and the base electrode. As a result, emitter-base parasitic capacitance can be reduced.
よって、バイポーラトランジスタの高速動作化が図れる
。Therefore, high-speed operation of the bipolar transistor can be achieved.
第１図は、実施例の概略構造断面図、
第２図は、実施例の製造工程図、
第３図は、高集積化を図ったＢ １−ＣＭＯＳ ）ラン
ジスタの概略構造断面図、
第４図は、ｎ゛゛結晶シリコン電極の製造工程図、
第５図は、従来例の概略構造断面図である。
１０・・・Ｐ型基板。
１２・・・ｎ゛埋込拡散層領域。
１３・・・Ｎウェル領域。
１５ａないし同１５ｄ・・・アイソレーション領域。
３１・・・バイポーラトランジスタ。
３２・・・ＰベースＳＭ域、 ３３・・・ベースｔ
極。
３４・・・スペーサ、 ３５・・・サイドウオール。
３６・・・ｎ°エミッタ電極。
３７・・・Ｎ°エミッタ領域。
３８・・・Ｎ°コレクタコンタクト領域。
４４・・・２層目多結晶シリコン膜。
特許出願人 ソ ニー株式会社代理人
弁理士 船 橋國則１０’、 Ｐ ｒ差板
３３ヘースｆ子※」
■
乏エイヱ２
図
−８−□←□□→□□□□□□□□□←メ−１□□□□
□□□□□□□□□□□□□□□□□□□□□□）第４
図
−〇
〇1 is a schematic cross-sectional view of the structure of the embodiment; FIG. 2 is a manufacturing process diagram of the embodiment; FIG. 3 is a schematic cross-sectional view of the structure of a highly integrated B1-CMOS transistor; The figure is a manufacturing process diagram of an n-crystalline silicon electrode, and FIG. 5 is a schematic cross-sectional view of the structure of a conventional example. 10...P-type substrate. 12...n buried diffusion layer region. 13...N well region. 15a to 15d... Isolation area. 31... Bipolar transistor. 32...P base SM range, 33...Base t
very. 34...Spacer, 35...Side wall. 36...n° emitter electrode. 37...N° emitter region. 38...N° collector contact area. 44...Second layer polycrystalline silicon film. Patent applicant Sony Corporation agent
Patent attorney Kuninori Funabashi 10', P r difference plate
33 Hess f child*” ■ Hōei 2 Figure-8-□←□□→□□□□□□□□□←Me-1□□□□
□□□□□□□□□□□□□□□□□□□□□□) 4th
Figure-〇〇
Claims (1)
、 前記埋込み拡散層領域の上面に形成した第２導電型のウ
ェル領域と、 前記ウェル領域に形成した複数のアイソレーション領域
と、 前記各アイソレーション領域間のうちの一つのアイソレ
ーション領域間における前記ウェル領域の上層に形成し
た第１導電型のベース領域と、前記アイソレーション側
の前記ベース領域の上面に形成した第１導電型の１層目
多結晶シリコン膜よりなるベース電極と、 前記ベース電極を覆う状態に形成した絶縁膜と、前記ベ
ース領域の上面に設けたもので、前記絶縁膜の上面より
も低い状態に上面を配置した第２導電型の２層目多結晶
シリコン膜よりなるエミッタ電極と、 前記ベース領域の上層に形成したもので、前記エミッタ
電極に接続する状態に形成した第２導電型のエミッタ領
域と、 前記他のアイソレーション領域間の前記ウェル領域中で
前記ウェル領域の表面より前記埋込み拡散層領域に達す
る状態に形成した第２導電型のコレクタコンタクト領域
とによりなることを特徴とするバイポーラトランジスタ
。[Scope of Claims] A substrate of a first conductivity type, a buried diffusion layer region of a second conductivity type formed in the substrate, a well region of a second conductivity type formed on an upper surface of the buried diffusion layer region, a plurality of isolation regions formed in the well region; a base region of a first conductivity type formed in an upper layer of the well region between one of the isolation regions; a base electrode made of a first layer polycrystalline silicon film of a first conductivity type formed on the upper surface of the base region; an insulating film formed to cover the base electrode; and an insulating film provided on the upper surface of the base region. , an emitter electrode made of a second layer polycrystalline silicon film of a second conductivity type, the upper surface of which is lower than the upper surface of the insulating film; and an emitter electrode formed on the upper layer of the base region and connected to the emitter electrode. an emitter region of a second conductivity type formed in the above-mentioned state; and a collector contact of a second conductivity type formed in the well region between the other isolation region so as to reach the buried diffusion layer region from the surface of the well region. A bipolar transistor characterized by comprising a region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31333590A JPH04188628A (en) | 1990-11-19 | 1990-11-19 | Bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31333590A JPH04188628A (en) | 1990-11-19 | 1990-11-19 | Bipolar transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04188628A true JPH04188628A (en) | 1992-07-07 |
Family
ID=18040006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31333590A Pending JPH04188628A (en) | 1990-11-19 | 1990-11-19 | Bipolar transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04188628A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5619069A (en) * | 1994-03-18 | 1997-04-08 | Hitachi, Ltd. | Bipolar device and production thereof |
| US5731617A (en) * | 1993-12-09 | 1998-03-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having bipolar transistor and field effect transistor |
-
1990
- 1990-11-19 JP JP31333590A patent/JPH04188628A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731617A (en) * | 1993-12-09 | 1998-03-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having bipolar transistor and field effect transistor |
| US5619069A (en) * | 1994-03-18 | 1997-04-08 | Hitachi, Ltd. | Bipolar device and production thereof |
| US5643805A (en) * | 1994-03-18 | 1997-07-01 | Hitachi, Ltd. | Process for producing a bipolar device |
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