JPH07263677A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
- Publication number
- JPH07263677A JPH07263677A JP4891594A JP4891594A JPH07263677A JP H07263677 A JPH07263677 A JP H07263677A JP 4891594 A JP4891594 A JP 4891594A JP 4891594 A JP4891594 A JP 4891594A JP H07263677 A JPH07263677 A JP H07263677A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- insulating film
- substrate
- sidewall
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims abstract description 117
- 238000005530 etching Methods 0.000 claims description 32
- 239000012535 impurity Substances 0.000 claims description 18
- 150000002500 ions Chemical class 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 7
- 230000000873 masking effect Effects 0.000 claims 1
- 235000015067 sauces Nutrition 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 14
- 229920005591 polysilicon Polymers 0.000 abstract description 14
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 30
- 230000000694 effects Effects 0.000 description 11
- 239000010410 layer Substances 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 8
- 230000005684 electric field Effects 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000002040 relaxant effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010336 energy treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置に関し、
特に微細なＭＯＳトランジスタに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device,
Particularly, it relates to a fine MOS transistor.
【０００２】[0002]
【従来の技術】図９は従来のＭＯＳトランジスタの基本
構造を示す断面図である。図において、１はシリコン単
結晶などから成る半導体基板（以下、基板と称す）、２
は基板１上に形成されたゲート絶縁膜、３はゲート絶縁
膜２を介して基板１上に形成されたゲート電極、４はゲ
ート電極３を挟んで両側の基板１に形成されたソース・
ドレイン領域、５は素子間分離絶縁膜である。2. Description of the Related Art FIG. 9 is a sectional view showing the basic structure of a conventional MOS transistor. In the figure, 1 is a semiconductor substrate made of silicon single crystal or the like (hereinafter referred to as a substrate), 2
Is a gate insulating film formed on the substrate 1, 3 is a gate electrode formed on the substrate 1 via the gate insulating film 2, and 4 is a source electrode formed on both sides of the substrate 1 with the gate electrode 3 interposed therebetween.
The drain regions 5 are element isolation insulating films.
【０００３】次に、製造方法を図１０に基づいて以下に
説明する。まず、素子間分離絶縁膜５が形成された基板
１を酸化することにより基板１上の全面にゲート絶縁膜
２を形成し、さらにその上の全面に、導電性を持たせる
ため不純物が導入されたドープドポリシリコン膜３ａを
ＣＶＤ法により形成する。続いてドープドポリシリコン
膜３ａ上の全面にホトレジスト膜を形成し、ホトリソグ
ラフィ技術によりパターン化してレジストパターン６を
形成する（図１０（ａ））。次に、レジストパターン６
をマスクにして下地のドープドポリシリコン膜３ａを異
方性エッチングにより除去してゲート電極３を形成する
（図１０（ｂ））。次に、ゲート電極３をマスクにして
基板１上から不純物イオンを注入してソース・ドレイン
領域４を形成して、図９に示すＭＯＳトランジスタを形
成する。Next, a manufacturing method will be described below with reference to FIG. First, the gate insulating film 2 is formed on the entire surface of the substrate 1 by oxidizing the substrate 1 on which the element isolation insulating film 5 is formed, and impurities are introduced into the entire surface of the gate insulating film 2 so as to have conductivity. The doped polysilicon film 3a is formed by the CVD method. Then, a photoresist film is formed on the entire surface of the doped polysilicon film 3a and patterned by a photolithography technique to form a resist pattern 6 (FIG. 10A). Next, the resist pattern 6
Using as a mask, the underlying doped polysilicon film 3a is removed by anisotropic etching to form the gate electrode 3 (FIG. 10B). Next, using the gate electrode 3 as a mask, impurity ions are implanted from above the substrate 1 to form the source / drain regions 4, and the MOS transistor shown in FIG. 9 is formed.
【０００４】[0004]
【発明が解決しようとする課題】従来のＭＯＳトランジ
スタは以上のように構成されているので、ゲート電極３
のゲート長Ｌはホトリソグラフィ技術により形成された
レジストパターン６の寸法により決定される。ところ
で、ＭＯＳトランジスタの駆動能力は、ゲート長が短い
程高くなるため、ゲート長を微細にすることは、微細化
と駆動能力向上との双方の要求である。しかしながら現
在のホトリソグラフィ技術では、レジストパターン６の
寸法を０．３μｍ以下にするには、光源をエキシマレー
ザーにする等の高価な装置が必要であり、しかもこのよ
うな高価な装置を用いてもなお寸法精度の悪いものであ
った。このため、従来のＭＯＳトランジスタではゲート
長の微細化には限界があるという問題点があった。Since the conventional MOS transistor is constructed as described above, the gate electrode 3
The gate length L is determined by the size of the resist pattern 6 formed by the photolithography technique. By the way, the driving capability of a MOS transistor increases as the gate length decreases. Therefore, making the gate length fine requires both miniaturization and improvement of the driving capability. However, in the current photolithography technology, in order to reduce the dimension of the resist pattern 6 to 0.3 μm or less, an expensive device such as an excimer laser is used as a light source, and even if such an expensive device is used. The dimensional accuracy was poor. Therefore, the conventional MOS transistor has a problem that there is a limit to miniaturization of the gate length.
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、微細で寸法精度の良いゲート電
極を有するＭＯＳトランジスタを得ることを目的とす
る。The present invention has been made to solve the above problems, and an object of the present invention is to obtain a MOS transistor having a fine gate electrode with high dimensional accuracy.
【０００６】[0006]
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、ゲート電極が半導体基板上に形成
されたパターンの側壁に自己整合的にサイドウォールと
して形成されたものである。[Means for Solving the Problems] Claim 1 according to the present invention
In the semiconductor device described above, the gate electrode is formed as a sidewall in a self-aligned manner with the sidewall of the pattern formed on the semiconductor substrate.
【０００７】この発明に係る請求項２記載の半導体装置
は、ゲート電極の平面配置が環状に形成され、このゲー
ト電極に囲まれる領域内にソース・ドレイン領域の一方
が、このゲート電極の外側の領域にソース・ドレイン領
域の他方がそれぞれ配設されたものである。In the semiconductor device according to the second aspect of the present invention, the planar arrangement of the gate electrodes is formed in an annular shape, and one of the source / drain regions is located outside the gate electrode in a region surrounded by the gate electrode. The other of the source / drain regions is arranged in the region.
【０００８】この発明に係る請求項３記載の半導体装置
は、半導体基板上に設けられた基板凸パターンと、この
基板凸パターン側壁にゲート絶縁膜を介して自己整合的
にサイドウォールとして形成されたゲート電極と、上記
基板凸パターン上層部に形成されたソース・ドレイン領
域の一方と、上記ゲート電極を挟んで上記基板凸パター
ン外側の上記半導体基板に形成されたソース・ドレイン
領域の他方とを有したものである。A semiconductor device according to a third aspect of the present invention is formed as a sidewall in a self-aligned manner with a substrate convex pattern provided on a semiconductor substrate and a sidewall of the substrate convex pattern via a gate insulating film. A gate electrode, one of the source / drain regions formed in the upper layer portion of the substrate convex pattern, and the other of the source / drain regions formed in the semiconductor substrate outside the convex pattern of the substrate with the gate electrode interposed therebetween. It was done.
【０００９】この発明に係る請求項４記載の半導体装置
は、ゲート電極が、ゲート電極長さ方向に対し非対称
で、かつ半導体基板の上方に向かうにつれ先細りの形状
であり、しかも上記ゲート電極両側に形成された絶縁膜
から成るサイドウォールの一方が他方よりも大きいもの
である。According to a fourth aspect of the present invention, in the semiconductor device according to the fourth aspect, the gate electrode is asymmetric with respect to the lengthwise direction of the gate electrode, and is tapered toward the upper side of the semiconductor substrate. One of the sidewalls formed of the insulating film is larger than the other.
【００１０】この発明に係る請求項５記載の半導体装置
は、ソース・ドレイン領域に隣接して形成されたＬＤＤ
領域と、ゲート電極上でしかも基板凸パターン上層部の
側壁に形成された絶縁膜から成る第１のサイドウォール
と、上記ゲート電極側壁に形成された絶縁膜から成る第
２のサイドウォールとを有し、上記ＬＤＤ領域が、上記
基板凸パターン上層部に形成された一方のソース・ドレ
イン領域には縦方向に隣接して配設され、他方のソース
・ドレイン領域には横方向に隣接してしかも上記第２の
サイドウォール下に配設されたものである。A semiconductor device according to a fifth aspect of the present invention is an LDD formed adjacent to a source / drain region.
A region, a first sidewall made of an insulating film formed on the gate electrode and on the sidewall of the substrate convex pattern upper layer portion, and a second sidewall made of an insulating film formed on the gate electrode sidewall. The LDD region is vertically adjacent to one of the source / drain regions formed in the upper layer of the substrate convex pattern and laterally adjacent to the other source / drain region. It is disposed below the second sidewall.
【００１１】この発明に係る請求項６記載の半導体装置
の製造方法は、半導体基板上の所定領域に絶縁膜パター
ンを形成する工程と、この絶縁膜パターンを覆って上記
半導体基板上の全面にゲート絶縁膜を形成し、さらにそ
の上の全面に導電膜を形成する工程と、上記導電膜を異
方性エッチングによりエッチバックして上記絶縁膜パタ
ーン側壁にサイドウォールを残存させてゲート電極を形
成する工程と、その後上記絶縁膜パターンを除去した
後、ソース・ドレイン領域を形成する工程とを有するも
のである。According to a sixth aspect of the present invention, in a method of manufacturing a semiconductor device, a step of forming an insulating film pattern in a predetermined region on a semiconductor substrate, and a gate covering the entire surface of the semiconductor substrate covering the insulating film pattern. A step of forming an insulating film and further forming a conductive film on the entire surface, and etching back the conductive film by anisotropic etching to leave sidewalls on the sidewalls of the insulating film pattern to form a gate electrode. And a step of forming source / drain regions after removing the insulating film pattern.
【００１２】この発明に係る請求項７記載の半導体装置
の製造方法は、半導体基板上に、この半導体基板表面の
所定領域を残してエッチングすることにより基板凸パタ
ーンを形成する工程と、この基板凸パターンを覆って上
記半導体基板上の全面にゲート絶縁膜を形成し、さらに
その上の全面に導電膜を形成する工程と、上記導電膜を
異方性エッチングによりエッチバックして上記基板凸パ
ターン側壁にサイドウォールを残存させてゲート電極を
形成する工程と、その後ソース・ドレイン領域を形成す
る工程とを有するものである。According to a seventh aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of forming a substrate convex pattern on a semiconductor substrate by etching while leaving a predetermined region of the semiconductor substrate surface, and the substrate convex pattern. A step of forming a gate insulating film on the entire surface of the semiconductor substrate covering the pattern and further forming a conductive film on the entire surface, and etching back the conductive film by anisotropic etching to form the sidewalls of the substrate convex pattern. And the step of forming a gate electrode by leaving the sidewalls left behind, and then forming the source / drain regions.
【００１３】この発明に係る請求項８記載の半導体装置
の製造方法は、半導体基板上の所定領域に絶縁膜パター
ンを形成する工程と、この絶縁膜パターンを覆って上記
半導体基板上の全面にゲート絶縁膜を形成し、さらにそ
の上の全面に導電膜を形成する工程と、上記導電膜を異
方性エッチングによりエッチバックして上記絶縁膜パタ
ーン側壁にサイドウォールとしてゲート電極を形成する
工程と、上記絶縁膜パターンを除去した後、上記ゲート
電極をマスクとして不純物イオンを注入する工程と、上
記ゲート電極を覆って上記半導体基板上の全面に絶縁膜
を形成し、この絶縁膜を異方性エッチングにより全面エ
ッチバックして上記ゲート電極両側の側壁に絶縁膜から
成るサイドウォールを形成する工程と、この絶縁膜から
成るサイドウォールと上記ゲート電極とをマスクとして
再度不純物イオンを注入し、その後の熱処理によりソー
ス・ドレイン領域とそれに隣接するＬＤＤ領域とを形成
する工程とを有するものである。A method of manufacturing a semiconductor device according to an eighth aspect of the present invention is a method of forming an insulating film pattern in a predetermined region on a semiconductor substrate, and covering the insulating film pattern with a gate on the entire surface of the semiconductor substrate. A step of forming an insulating film and further forming a conductive film on the entire surface thereof; and a step of etching back the conductive film by anisotropic etching to form a gate electrode as a sidewall on the side wall of the insulating film pattern, After removing the insulating film pattern, a step of implanting impurity ions using the gate electrode as a mask, an insulating film is formed on the entire surface of the semiconductor substrate to cover the gate electrode, and the insulating film is anisotropically etched. By etching back the entire surface to form sidewalls made of an insulating film on the side walls on both sides of the gate electrode, and a side wall made of this insulating film. And the said gate electrode by implanting again impurity ions as a mask, and a step of forming the source and drain regions and LDD regions adjacent thereto by subsequent heat treatment.
【００１４】この発明に係る請求項９記載の半導体装置
の製造方法は、半導体基板上に、この半導体基板表面の
所定領域を残してエッチングすることにより基板凸パタ
ーンを形成する工程と、この基板凸パターンを覆って上
記半導体基板上の全面にゲート絶縁膜を形成し、さらに
その上の全面に導電膜を形成する工程と、上記導電膜を
異方性エッチングによりエッチバックして上記基板凸パ
ターン側壁にサイドウォールを残存させてゲート電極を
形成する工程と、上記ゲート電極をマスクとして不純物
イオンを注入する工程と、上記基板凸パターンおよび上
記ゲート電極を覆って上記半導体基板上の全面に絶縁膜
を形成し、この絶縁膜を異方性エッチングにより全面エ
ッチバックして、上記基板凸パターン上層部の側壁に第
１のサイドウォールと上記ゲート電極側壁に第２のサイ
ドウォールとを形成する工程と、これら第１および第２
のサイドウォールと上記ゲート電極とをマスクとして再
度不純物イオンを注入し、その後の熱処理によりソース
・ドレイン領域とそれに隣接するＬＤＤ領域とを形成す
る工程とを有するものである。According to a ninth aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein a step of forming a substrate convex pattern on a semiconductor substrate by etching while leaving a predetermined region of the semiconductor substrate surface, and the substrate convex pattern. A step of forming a gate insulating film on the entire surface of the semiconductor substrate covering the pattern and further forming a conductive film on the entire surface, and etching back the conductive film by anisotropic etching to form the sidewalls of the substrate convex pattern. A step of forming a gate electrode by leaving a sidewall on the substrate, a step of implanting impurity ions using the gate electrode as a mask, and an insulating film covering the entire surface of the semiconductor substrate covering the convex pattern of the substrate and the gate electrode. The insulating film is formed, and the entire surface is etched back by anisotropic etching to form a first side wall on the side wall of the upper layer of the substrate convex pattern. Forming a second sidewall to the gate electrode side wall and, first and second
Impurity ion is implanted again by using the side wall and the gate electrode as a mask, and the subsequent heat treatment is performed to form the source / drain regions and the LDD regions adjacent thereto.
【００１５】[0015]
【作用】この発明における半導体装置は、ゲート電極が
半導体基板上に形成されたパターン側壁のサイドウォー
ルとして自己整合的に形成されるため、ホトリソグラフ
ィ技術により形成されるレジストパターン寸法で寸法が
決定される従来のものよりも、微細で寸法精度の良いゲ
ート電極が得られる。また、ゲート電極の平面配置が環
状に形成されているため、仮設パターンのサイドウォー
ルとしての形成が容易である。In the semiconductor device according to the present invention, the gate electrode is formed as a sidewall of the pattern side wall formed on the semiconductor substrate in a self-aligned manner. Therefore, the size is determined by the resist pattern size formed by the photolithography technique. It is possible to obtain a finer gate electrode with higher dimensional accuracy than the conventional one. Moreover, since the planar arrangement of the gate electrodes is formed in a ring shape, it is easy to form the temporary pattern as a sidewall.
【００１６】また、基板凸パターン側壁にサイドウォー
ルとしてゲート電極を形成し、ソース・ドレイン領域の
一方を基板凸パターン上層部に、他方をゲート電極を挟
んで基板凸パターンの外側に形成したため、ソース・ド
レイン領域を結ぶチャネルの方向はＬ字型となり、実効
ゲート長はゲート長とゲート電極の高さとの和となる。
このため、必要な実効ゲート長を確保して、微細な領域
にゲート電極を形成でき、微細化、高集積化を促進でき
る。Since the gate electrode is formed as a sidewall on the side wall of the convex pattern of the substrate, one of the source / drain regions is formed on the upper layer of the convex pattern of the substrate and the other is formed outside the convex pattern of the substrate with the gate electrode interposed therebetween. The direction of the channel connecting the drain regions is L-shaped, and the effective gate length is the sum of the gate length and the height of the gate electrode.
Therefore, the required effective gate length can be secured, the gate electrode can be formed in a fine region, and miniaturization and high integration can be promoted.
【００１７】また、ソース・ドレイン領域が隣接してＬ
ＤＤ領域を有する構造（以下、ＬＤＤ構造と称す）で、
ゲート電極が左右非対称であって、しかもゲート電極両
側に形成された絶縁膜から成るサイドウォールも大きさ
が違うため、ソース側とドレイン側とのＬＤＤ領域の面
積が違うものを容易に形成できる。このためＬＤＤ領域
の大きい方をドレイン側として用いると、ホット・キャ
リア効果を抑制ししかもソース側の抵抗を低くできる。Further, the source / drain regions are adjacent to each other and L
A structure having a DD region (hereinafter referred to as an LDD structure),
Since the gate electrodes are asymmetrical to each other and the sidewalls made of an insulating film formed on both sides of the gate electrodes have different sizes, it is possible to easily form the LDD regions having different areas on the source side and the drain side. Therefore, if the larger LDD region is used as the drain side, the hot carrier effect can be suppressed and the resistance on the source side can be reduced.
【００１８】また、基板凸パターン側壁にサイドウォー
ルとしてゲート電極を形成した場合にも、ＬＤＤ構造が
適用でき、トランジスタ動作時のドレイン近傍の電界が
緩和されホット・キャリア効果が抑制された信頼性の高
い、しかも寸法精度の良い微細ゲート電極が得られる。
また、ソース側とドレイン側とのＬＤＤ領域の面積が違
うため、ＬＤＤ領域の大きい方をドレイン側として用い
ると、ホット・キャリア効果を抑制ししかもソース側の
抵抗を低くできる効果がある。Also, when the gate electrode is formed on the side wall of the convex pattern of the substrate as the side wall, the LDD structure can be applied, and the electric field near the drain during transistor operation is relaxed to suppress the hot carrier effect. A fine gate electrode having high dimensional accuracy can be obtained.
Further, since the areas of the LDD regions on the source side and the drain side are different, using the larger LDD region as the drain side has the effect of suppressing the hot carrier effect and lowering the resistance on the source side.
【００１９】また、この発明における半導体装置の製造
方法は、後工程で除去する絶縁膜パターンに導電膜のサ
イドウォールを形成してゲート電極とするため、ゲート
電極は、従来のものに比べ格段と微細に形成することが
でき、寸法精度も良く安価で容易に微細化ができる。Further, in the method for manufacturing a semiconductor device according to the present invention, since the side wall of the conductive film is formed as the gate electrode on the insulating film pattern to be removed in the subsequent step, the gate electrode is remarkably different from the conventional one. It can be formed finely, has good dimensional accuracy, is inexpensive, and can be easily miniaturized.
【００２０】また、基板凸パターンを形成してこれに導
電膜のサイドウォールを形成してゲート電極とするた
め、ゲート電極は、寸法精度も良く安価で容易に微細領
域に形成できるとともに、チャネル方向がＬ字型となり
実効ゲート長が容易に確保できる。Further, since the convex pattern of the substrate is formed and the side wall of the conductive film is formed on the convex pattern to serve as the gate electrode, the gate electrode can be easily formed in a fine region with good dimensional accuracy and at a low cost. Is L-shaped, and the effective gate length can be easily secured.
【００２１】また、絶縁膜パターンのサイドウォールと
してゲート電極を形成するため、ゲート電極の形状は左
右非対称となる。このゲート電極両側の側壁に絶縁膜の
サイドウォールを形成し、ＬＤＤ構造を形成するため、
ソース側とドレイン側とでサイドウォールおよびＬＤＤ
領域の大きさの違うものが容易に製造できる。Further, since the gate electrode is formed as the sidewall of the insulating film pattern, the shape of the gate electrode is left-right asymmetric. Since the sidewalls of the insulating film are formed on the sidewalls on both sides of the gate electrode to form the LDD structure,
Sidewall and LDD on the source and drain sides
Those with different area sizes can be easily manufactured.
【００２２】また、基板凸パターン側壁にゲート電極を
形成後イオン注入を行い、第１および第２のサイドウォ
ール形成後再びイオン注入を行う。このため、先のイオ
ン注入時に、基板凸パターン上層部のゲート電極が形成
されていない側壁から注入された不純物イオンが、ソー
ス・ドレイン形成領域に隣接して深い領域にＬＤＤ領域
を形成する。また、基板凸パターン外側では、第２のサ
イドウォール形成領域の下にＬＤＤ領域を形成する。こ
のようにチャネル方向が縦方向の部分ではＬＤＤ領域は
ソース・ドレイン領域に縦方向に隣接し、チャネル方向
が横方向の部分では、横方向に隣接するＬＤＤ構造を容
易に形成できる。さらにソース側とドレイン側とでは縦
方向と横方向との違いから、サイドウォールおよびＬＤ
Ｄ領域は形状、大きさ等が異なるため、ＬＤＤ領域の大
きい方をドレイン側として用いると、ホット・キャリア
効果を抑制し、しかもソース側の抵抗を低くすることが
できる。Ion implantation is performed after forming the gate electrode on the side wall of the convex pattern of the substrate, and ion implantation is performed again after forming the first and second sidewalls. Therefore, at the time of the previous ion implantation, the impurity ions implanted from the side wall of the upper layer portion of the substrate convex pattern where the gate electrode is not formed form an LDD region in a deep region adjacent to the source / drain formation region. Further, outside the convex pattern of the substrate, the LDD region is formed under the second sidewall formation region. Thus, in the portion where the channel direction is the vertical direction, the LDD region is adjacent to the source / drain region in the vertical direction, and in the portion where the channel direction is the horizontal direction, the LDD structure can be easily formed in the lateral direction. Furthermore, because of the difference between the vertical direction and the horizontal direction between the source side and the drain side, the sidewall and LD
Since the D region has a different shape, size, etc., if the larger LDD region is used as the drain side, the hot carrier effect can be suppressed and the resistance on the source side can be lowered.
【００２３】[0023]
実施例１．以下、この発明の一実施例を図について説明
する。なお、従来の技術と重複する箇所は適宜その説明
を省略する。図１はこの発明の実施例１によるＭＯＳト
ランジスタの基本構造を示す平面図であり、図２は図１
のＩ−Ｉ線による断面図である。図において、１および
５は従来のものと同じもの、７は素子間分離絶縁膜５に
囲まれた活性領域、８は微細な環状に形成されたゲート
電極、８ａはゲート電極のパッド部、９はゲート電極８
直下の基板１上に形成されたゲート絶縁膜、１０ａは環
状のゲート電極８で囲まれた活性領域７内に形成された
ソース・ドレイン領域の一方、１０ｂは環状のゲート電
極８の外側の活性領域７に形成されたソース・ドレイン
領域の他方である。Example 1. An embodiment of the present invention will be described below with reference to the drawings. Note that the description of the same parts as those of the conventional technique will be appropriately omitted. 1 is a plan view showing a basic structure of a MOS transistor according to a first embodiment of the present invention, and FIG.
It is sectional drawing by the II line of FIG. In the figure, 1 and 5 are the same as the conventional ones, 7 is an active region surrounded by the element isolation insulating film 5, 8 is a gate electrode formed in a fine annular shape, 8a is a pad portion of the gate electrode, 9 Is the gate electrode 8
The gate insulating film formed on the substrate 1 immediately below is a source / drain region formed in the active region 7 surrounded by the ring-shaped gate electrode 8 while 10b is the outside of the ring-shaped gate electrode 8. It is the other of the source / drain regions formed in the region 7.
【００２４】次に、製造方法を図３に基づいて以下に説
明する。まず、素子間分離絶縁膜５が形成された基板１
上の全面に酸化膜を堆積し、その上の全面にホトレジス
ト膜を形成し、ホトリソグラフィ技術によりパターン化
する。このレジストパターンにより下地の酸化膜をエッ
チングして、その後ホトレジスト膜を除去することによ
り、基板１上の所定領域に絶縁膜パターンとしての酸化
膜パターン１１を形成する（図３（ａ））。次に、基板
１上の全面にゲート絶縁膜９を形成し、その上の全面に
ＣＶＤ法により導電膜としてのドープドポリシリコン膜
８ｂを形成する（図３（ｂ））。Next, the manufacturing method will be described below with reference to FIG. First, the substrate 1 on which the element isolation insulating film 5 is formed
An oxide film is deposited on the entire upper surface, a photoresist film is formed on the entire upper surface, and patterned by a photolithography technique. By etching the underlying oxide film with this resist pattern and then removing the photoresist film, an oxide film pattern 11 as an insulating film pattern is formed in a predetermined region on the substrate 1 (FIG. 3A). Next, the gate insulating film 9 is formed on the entire surface of the substrate 1, and the doped polysilicon film 8b as a conductive film is formed on the entire surface of the substrate 1 by the CVD method (FIG. 3B).
【００２５】次に、後工程でゲート電極のパッド部８ａ
となる領域にレジストパターンを形成し、それをマスク
にしてドープドポリシリコン膜８ｂを、所定のオーバー
エッチ量となる様に異方性エッチングを用いてエッチバ
ックして、上記ゲート電極パッド部８ａと酸化膜パター
ン１１側壁にサイドウォールとを残存させてゲート電極
８を形成する。その後、上記レジストパターンを除去す
る。このときゲート長Ｌとなるサイドウォールの幅はド
ープドポリシリコン膜８ｂ形成時の膜厚の８〜９割とな
る（図３（ｃ））。次に、ドライエッチングを用いて、
酸化膜パターン１１とゲート電極８形成領域以外のゲー
ト絶縁膜９とを除去する（図３（ｄ））。次に、イオン
注入法により基板１上から不純物イオンを注入して、そ
の後の熱処理で拡散させることによりソース・ドレイン
領域１０ａ、１０ｂを形成する。これによりソース・ド
レイン領域の一方１０ａを共通とする２つのＭＯＳトラ
ンジスタが形成される（図２参照）。この後、層間絶縁
膜を形成後、コンタクト孔を形成し、このコンタクト孔
を介してゲート電極８、ソース・ドレイン領域１０ａ、
１０ｂにそれぞれ接続する金属配線層を形成してＭＯＳ
トランジスタを完成する（図示せず）。Next, in a later step, the gate electrode pad portion 8a is formed.
A resist pattern is formed in a region to be formed, and the doped polysilicon film 8b is etched back using anisotropic etching so that a predetermined overetch amount is obtained by using the resist pattern as a mask. Then, the gate electrode 8 is formed by leaving the sidewall on the sidewall of the oxide film pattern 11. Then, the resist pattern is removed. At this time, the width of the side wall having the gate length L is 80 to 90% of the film thickness when the doped polysilicon film 8b is formed (FIG. 3C). Then, using dry etching,
The oxide film pattern 11 and the gate insulating film 9 other than the region where the gate electrode 8 is formed are removed (FIG. 3D). Next, the source / drain regions 10a and 10b are formed by implanting impurity ions from the substrate 1 by the ion implantation method and diffusing them in the subsequent heat treatment. As a result, two MOS transistors having one of the source / drain regions 10a in common are formed (see FIG. 2). After that, after forming an interlayer insulating film, a contact hole is formed, and the gate electrode 8, the source / drain region 10a,
Forming a metal wiring layer connected to each 10b
Complete the transistor (not shown).
【００２６】このように形成されるＭＯＳトランジスタ
は、ゲート電極８は後工程で除去される酸化膜パターン
１１のサイドウォールとして形成され、酸化膜パターン
１１周囲に、微細なゲート長Ｌを有して環状に形成され
る。このゲート長Ｌは、ゲート電極８を構成するドープ
ドポリシリコン膜８ｂ堆積時の膜厚の８〜９割の寸法で
形成され、０．１５μｍ程度に形成できる。これは、リ
ソグラフィの解像限界を０．４μｍとしたとき、この解
像限界値以下のゲート長寸法にできるものであり、従来
のものより格段と微細化できる。また、ドープドポリシ
リコン膜８ｂの膜厚は、現在約±５％以内の均一性を保
つことが可能で、サイドウォール形成時の異方性エッチ
ングが寸法に与える影響は少ないため、ゲート電極８の
ゲート長Ｌは良好な均一性を持ち、精度良く形成でき
る。In the MOS transistor thus formed, the gate electrode 8 is formed as a sidewall of the oxide film pattern 11 which will be removed in a later step, and has a fine gate length L around the oxide film pattern 11. It is formed in a ring shape. The gate length L is formed to have a size of 80 to 90% of the film thickness when the doped polysilicon film 8b forming the gate electrode 8 is deposited, and can be formed to about 0.15 μm. This is because, when the resolution limit of lithography is 0.4 μm, the gate length dimension can be equal to or less than this resolution limit value, and can be remarkably miniaturized as compared with the conventional one. Further, the film thickness of the doped polysilicon film 8b can be kept uniform within about ± 5% at present, and the anisotropic etching during sidewall formation has little influence on the dimensions. The gate length L has good uniformity and can be formed with high precision.
【００２７】実施例２．なお、環状のゲート電極８を形
成後、レジストマスクを用いて部分的に除去し、従来の
ような直線状パターンとしても良く、この場合従来のも
のでは不可能であったリソグラフィの解像限界値以下の
微細で均一性の良いゲート長を持つ直線状のゲート電極
８が形成できる。Example 2. After forming the ring-shaped gate electrode 8, it may be partially removed using a resist mask to form a linear pattern as in the conventional case. In this case, the resolution limit value of lithography that cannot be obtained by the conventional method. The following linear gate electrode 8 having a fine and uniform gate length can be formed.
【００２８】実施例３．なお、酸化膜パターン１１を活
性領域７中央部のみに形成して、図４に示す平面図の様
に、ゲート電極８を活性領域７内にのみ形成しても良
い。この場合ゲート電極８外側に形成されるソース・ド
レイン領域１０ｂは１つの領域となるため、ＭＯＳトラ
ンジスタは１つとなる。Example 3. The oxide film pattern 11 may be formed only in the central portion of the active region 7 and the gate electrode 8 may be formed only in the active region 7 as shown in the plan view of FIG. In this case, since the source / drain region 10b formed outside the gate electrode 8 is one region, the number of MOS transistors is one.
【００２９】実施例４．また、ＭＯＳトランジスタをソ
ース・ドレイン領域１０ａ、１０ｂに隣接してＬＤＤ領
域１２ａ、１２ｂを有するＬＤＤ構造にしても良く、こ
の場合について図５に示す。上記実施例１と同様に、基
板１上にゲート絶縁膜９およびゲート電極８を形成し、
基板１上から斜回転イオン注入を用いて不純物イオンを
注入し（図５（ａ））、その後基板１上の全面にＣＶＤ
法によりＴＥＯＳを用いた絶縁膜としての酸化膜１３を
形成する（図５（ｂ））。次に、酸化膜１３を異方性エ
ッチングにより全面エッチバックして、ゲート電極８側
壁に第２のサイドウォール１３ａ、１３ｂを形成した
後、基板１上から再度不純物イオンを注入し、その後拡
散させてソース・ドレイン領域１０ａ、１０ｂおよびＬ
ＤＤ領域１２ａ、１２ｂを形成する（図５（ｃ））。Example 4. Further, the MOS transistor may have an LDD structure having LDD regions 12a and 12b adjacent to the source / drain regions 10a and 10b, and this case is shown in FIG. In the same manner as in Example 1 above, the gate insulating film 9 and the gate electrode 8 are formed on the substrate 1,
Impurity ions are implanted from above the substrate 1 using oblique rotation ion implantation (FIG. 5A), and then CVD is performed on the entire surface of the substrate 1.
The oxide film 13 is formed as an insulating film using TEOS by the method (FIG. 5B). Next, the entire surface of the oxide film 13 is etched back by anisotropic etching to form second side walls 13a and 13b on the side walls of the gate electrode 8, and then impurity ions are injected again from above the substrate 1 and then diffused. Source / drain regions 10a, 10b and L
DD regions 12a and 12b are formed (FIG. 5C).
【００３０】このように形成されるＬＤＤ構造のＭＯＳ
トランジスタでは、ゲート電極８がサイドウォールとし
て形成されたため左右非対称で、かつ上方に向かうにつ
れ先細りの形状となる。このためゲート電極８側壁に形
成される第２のサイドウォール１３ａ、１３ｂは、酸化
膜パターン１１形成領域に形成されるサイドウォール１
３ａの方が高さ、幅ともに大きいものとなり、ＬＤＤ領
域１２ａ、１２ｂのチャネル方向の長さもＬＤＤ領域１
２ａの方が長いものとなる。従ってこのようなＭＯＳト
ランジスタは実施例１と同様の効果を持つとともにＬＤ
Ｄ領域１２ａが形成された方をドレイン領域１０ａとし
て用いると、ドレイン近傍の電界緩和をソース側の抵抗
を低くして達成でき、特に有効である。MOS of LDD structure formed in this way
In the transistor, since the gate electrode 8 is formed as the sidewall, the transistor has a laterally asymmetrical shape and has a shape that tapers upward. Therefore, the second sidewalls 13a and 13b formed on the sidewalls of the gate electrode 8 are the sidewalls 1 formed on the oxide film pattern 11 forming region.
3a becomes larger in height and width, and the lengths of the LDD regions 12a and 12b in the channel direction are also larger in the LDD region 1.
2a is longer. Therefore, such a MOS transistor has the same effect as that of the first embodiment, and the LD
When the one having the D region 12a is used as the drain region 10a, the electric field relaxation in the vicinity of the drain can be achieved by lowering the resistance on the source side, which is particularly effective.
【００３１】実施例５．次に、この発明の実施例５によ
るＭＯＳトランジスタを図６について説明する。図にお
いて１、５、７は実施例１と同じもの、１４は基板１上
の所定領域に形成された基板凸パターン、１５は基板凸
パターン１４側壁に形成されたゲート電極、１６はゲー
ト絶縁膜、１７ａ、１７ｂはソース・ドレイン領域であ
る。Example 5. Next, a MOS transistor according to a fifth embodiment of the present invention will be described with reference to FIG. In the figure, reference numerals 1, 5 and 7 are the same as those in the first embodiment, 14 is a substrate convex pattern formed in a predetermined region on the substrate 1, 15 is a gate electrode formed on the sidewall of the substrate convex pattern 14, and 16 is a gate insulating film. , 17a, 17b are source / drain regions.
【００３２】次に、製造方法を図７に基づいて以下に説
明する。まず、基板１上の全面にホトレジスト膜を形成
しホトリソグラフィ技術によりパターン化する。このレ
ジストパターンをマスクにして基板１をエッチングし、
その後ホトレジスト膜を除去することにより、基板凸パ
ターン１４を形成し、その後、素子間分離絶縁膜５を形
成する（図７（ａ））。次に、基板凸パターン１４が形
成された基板１上の全面にゲート絶縁膜１６を形成し、
その上の全面にＣＶＤ法により導電膜としてのドープド
ポリシリコン膜１５ａを形成する（図７（ｂ））。Next, the manufacturing method will be described below with reference to FIG. First, a photoresist film is formed on the entire surface of the substrate 1 and patterned by the photolithography technique. The substrate 1 is etched using this resist pattern as a mask,
After that, the photoresist film is removed to form the substrate convex pattern 14, and then the inter-element isolation insulating film 5 is formed (FIG. 7A). Next, a gate insulating film 16 is formed on the entire surface of the substrate 1 on which the substrate convex pattern 14 is formed,
A doped polysilicon film 15a as a conductive film is formed on the entire surface by CVD (FIG. 7B).
【００３３】次に、後工程でゲート電極のパッド部とな
る領域にレジストパターンを形成し、これをマスクにし
てドープドポリシリコン膜１５ａを、所定のオーバーエ
ッチ量となるように異方性エッチングを用いてエッチバ
ックして、基板凸パターン１４側壁にゲート絶縁膜１６
を介してサイドウォールを形成するとともに上記ゲート
電極パッド部を残存させて、ゲート電極１５を形成す
る。その後上記レジストパターンを除去する。（図７
（ｃ））。次に、イオン注入法により基板１上から不純
物イオンを注入して、その後の熱処理で拡散させること
によりソース・ドレイン領域１７ａ、１７ｂを形成す
る。このとき、一方のソース・ドレイン領域１７ａは、
注入エネルギーおよび熱処理の条件を適切に設定するこ
とにより基板凸パターン１４内で、その側壁にゲート電
極１５が形成されていない上層部にのみ形成する（図６
参照）。この後、実施例１と同様の処理を施してＭＯＳ
トランジスタを完成する。Next, a resist pattern is formed in a region which will be a pad portion of the gate electrode in a later step, and using this as a mask, the doped polysilicon film 15a is anisotropically etched to a predetermined overetch amount. Is etched back using the gate insulating film 16 on the side wall of the convex pattern 14 of the substrate.
A side wall is formed via the gate electrode pad portion and the gate electrode pad portion is left to form a gate electrode 15. After that, the resist pattern is removed. (Fig. 7
(C)). Next, the source / drain regions 17a and 17b are formed by implanting impurity ions from above the substrate 1 by the ion implantation method and diffusing them in the subsequent heat treatment. At this time, one of the source / drain regions 17a is
By properly setting the implantation energy and heat treatment conditions, the gate electrode 15 is formed only on the upper layer portion where the gate electrode 15 is not formed on the side wall of the substrate convex pattern 14 (FIG. 6).
reference). After that, the same processing as that of the first embodiment is applied to the MOS.
Complete the transistor.
【００３４】上記のように形成されるＭＯＳトランジス
タは、ゲート電極１５は、基板凸パターン１４のサイド
ウォールとして、その周囲に実施例１と同様にリソグラ
フィ解像限界値以下の微細な幅Ｌ1で形成される。ま
た、基板凸パターン１４は、ＭＯＳトランジスタ完成時
に残存し、その上層部にソース・ドレイン領域の一方１
７ａが形成されるため、寸法Ｌ1の領域に実効ゲート長
Ｌ2（Ｌ1＋ゲート電極１５高さ）のゲート電極１５が形
成され、ソース・ドレイン領域１７ａ、１７ｂを結ぶチ
ャネルの方向は、基板１に対して垂直方向と平行方向と
を組み合わせたＬ字型となる。このときの実効ゲート長
Ｌ2の均一性は、ドープドポリシリコン膜１５ａ形成時
の膜厚と、サイドウォール形成時の異方性エッチングと
の均一性に依存する。このように、上記実施例５による
ＭＯＳトランジスタは、実効ゲート長Ｌ2を有するゲー
ト電極１５を、従来のものよりも格段と微細な寸法Ｌ1
の領域に形成することができ、微細化、高集積化が促進
できる。In the MOS transistor formed as described above, the gate electrode 15 serves as a sidewall of the convex pattern 14 of the substrate, and has a fine width L 1 around the sidewall, which is equal to or smaller than the lithography resolution limit value, as in the first embodiment. It is formed. The substrate convex pattern 14 remains when the MOS transistor is completed, and one of the source / drain regions is formed on the upper layer portion thereof.
Since 7a is formed, the gate electrode 15 having the effective gate length L 2 (L 1 + height of the gate electrode 15) is formed in the region of the dimension L 1 , and the direction of the channel connecting the source / drain regions 17a and 17b is The substrate 1 has an L shape in which a vertical direction and a parallel direction are combined. The uniformity of the effective gate length L 2 at this time depends on the uniformity of the film thickness when the doped polysilicon film 15a is formed and the anisotropic etching when the sidewall is formed. As described above, in the MOS transistor according to the fifth embodiment, the gate electrode 15 having the effective gate length L 2 has a much smaller dimension L 1 than the conventional one.
Can be formed in the region of, and miniaturization and high integration can be promoted.
【００３５】実施例６．上記実施例５によるＭＯＳトラ
ンジスタにおいてもＬＤＤ領域１８ａ、１８ｂを形成し
てＬＤＤ構造に構成でき、図８に基づいて以下に示す。
上記実施例５と同様に、基板１上に基板凸パターン１４
を形成し、素子間分離絶縁膜を形成した後、ゲート絶縁
膜１６およびゲート電極１５を形成し、基板１上から斜
回転イオン注入を用いて不純物イオンを注入し（図８
（ａ））、その後基板１上の全面にＣＶＤ法によりＴＥ
ＯＳを用いた絶縁膜としての酸化膜１９を形成する（図
８（ｂ））。次に、酸化膜１９を異方性エッチングによ
り全面エッチバックして、ゲート電極１５上に基板凸パ
ターン１４上層部側壁の第１のサイドウォール１９ａ
と、ゲート電極１５側壁の第２のサイドウォール１９ｂ
とを形成し、これら第１および第２のサイドウォール１
９ａ、１９ｂをマスクにして再度不純物イオンを注入
し、その後拡散させてソース・ドレイン領域１７ａ、１
７ｂおよびＬＤＤ領域１８ａ、１８ｂを形成する（図８
（ｃ））。なお、上記実施例６では、第１および第２の
サイドウォール１９ａ、１９ｂを形成するため、基板凸
パターン１４を、予め上記実施例５よりも高く形成する
必要がある。Example 6. Also in the MOS transistor according to the fifth embodiment, the LDD regions 18a and 18b can be formed to have the LDD structure, which will be described below with reference to FIG.
Similar to the fifth embodiment, the substrate convex pattern 14 is formed on the substrate 1.
After forming the inter-element isolation insulating film, the gate insulating film 16 and the gate electrode 15 are formed, and impurity ions are implanted from above the substrate 1 using oblique rotation ion implantation (see FIG.
(A)), and then TE is deposited on the entire surface of the substrate 1 by the CVD method.
An oxide film 19 is formed as an insulating film using OS (FIG. 8B). Next, the entire surface of the oxide film 19 is etched back by anisotropic etching to form a first sidewall 19a on the side wall of the upper layer portion of the substrate convex pattern 14 on the gate electrode 15.
And the second sidewall 19b on the side wall of the gate electrode 15
To form these first and second sidewalls 1
Impurity ions are implanted again using 9a and 19b as masks, and then diffused to form source / drain regions 17a and 1a.
7b and LDD regions 18a, 18b are formed (FIG. 8).
(C)). In the sixth embodiment, since the first and second sidewalls 19a and 19b are formed, the substrate convex pattern 14 needs to be formed higher than the fifth embodiment in advance.
【００３６】このように形成されるＭＯＳトランジスタ
は、ゲート電極１５形成後の斜回転イオン注入時に、ゲ
ート電極１５が形成されていない基板凸パターン１４上
層部の側壁から注入された不純物イオンが、その後深い
領域にＬＤＤ領域１８ａを形成する。このためソース・
ドレイン領域の一方１７ａとＬＤＤ領域１８ａとは縦方
向に隣接する。また基板凸パターン１４外側では、ソー
ス・ドレイン領域の他方１７ｂとＬＤＤ領域１８ｂとは
通常の横方向に隣接するものとなる。このように、上記
実施例６によるＭＯＳトランジスタは、上記実施例５と
同様の効果を持つとともに、ＬＤＤ領域１８ａ、１８ｂ
がソース・ドレイン間に直列に挿入されるため、ドレイ
ン近傍の電界を緩和する効果も持つ。しかも、第１と第
２のサイドウォール１９ａ、１９ｂおよび２つのＬＤＤ
領域１８ａ、１８ｂは、大きさ、形状とも異なったもの
となるため、ＬＤＤ領域１８ａ、１８ｂの大きな方をド
レイン側として用いると、ソース側の抵抗を低くしてド
レイン近傍の電界が緩和できる効果がある。In the MOS transistor thus formed, when the oblique rotation ion implantation after the gate electrode 15 is formed, the impurity ions implanted from the side wall of the upper layer portion of the substrate convex pattern 14 where the gate electrode 15 is not formed are The LDD region 18a is formed in the deep region. So the source
One of the drain regions 17a and the LDD region 18a are vertically adjacent to each other. On the outer side of the substrate convex pattern 14, the other source / drain region 17b and the LDD region 18b are adjacent to each other in the normal lateral direction. As described above, the MOS transistor according to the sixth embodiment has the same effect as that of the fifth embodiment and the LDD regions 18a and 18b.
Is inserted in series between the source and drain, so it also has the effect of relaxing the electric field near the drain. Moreover, the first and second sidewalls 19a and 19b and the two LDDs
Since the regions 18a and 18b are different from each other in size and shape, using the larger one of the LDD regions 18a and 18b as the drain side has the effect of reducing the resistance on the source side and relaxing the electric field near the drain. is there.
【００３７】[0037]
【発明の効果】以上のように、この発明によれば、ゲー
ト電極を、絶縁膜パターン、あるいは基板凸パターンの
サイドウォールとして自己整合的に形成したため、従来
のホトリソグラフィ技術では形成困難な微細で精度の高
いゲート電極が安価で容易に得られる。さらに、ゲート
電極を環状に配設するとサイドウォールとしての形成が
容易になる。また完成時に残存する基板凸パターンのサ
イドウォールとしてゲート電極を構成したため、チャネ
ル方向をＬ字型にでき、実効ゲート長を確保して微細化
が促進できる。さらに、上記ゲート電極構造は、ＬＤＤ
構造のトランジスタにも適用でき、同様の効果を持つと
ともに、ドレイン近傍の電界を緩和してホット・キャリ
ア効果を抑制する。しかも、ソース側とドレイン側との
ＬＤＤ領域が非対称に形成されるため、ＬＤＤ領域の大
きい方をドレイン側に用いると、ソース側を低抵抗にし
てドレイン近傍の電界を緩和することができ、有効であ
る。As described above, according to the present invention, the gate electrode is formed in a self-aligned manner as the sidewall of the insulating film pattern or the convex pattern of the substrate. A highly accurate gate electrode can be obtained inexpensively and easily. Further, when the gate electrode is arranged in a ring shape, it can be easily formed as a sidewall. Further, since the gate electrode is formed as the side wall of the convex pattern of the substrate that remains at the time of completion, the channel direction can be made L-shaped, and the effective gate length can be secured to promote miniaturization. Further, the gate electrode structure has an LDD
It can be applied to a transistor having a structure and has the same effect, and also suppresses the hot carrier effect by relaxing the electric field near the drain. Moreover, since the LDD regions on the source side and the drain side are formed asymmetrically, if the larger LDD region is used on the drain side, the resistance on the source side can be reduced and the electric field near the drain can be relaxed, which is effective. Is.
【図１】この発明の実施例１による半導体装置の構造を
示す平面図である。FIG. 1 is a plan view showing a structure of a semiconductor device according to a first embodiment of the present invention.
【図２】この発明の実施例１による半導体装置の構造を
示す断面図である。FIG. 2 is a sectional view showing a structure of a semiconductor device according to a first embodiment of the present invention.
【図３】この発明の実施例１による半導体装置の製造方
法を示す断面図である。FIG. 3 is a sectional view showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図４】この発明の実施例３による半導体装置の構造を
示す平面図である。FIG. 4 is a plan view showing the structure of a semiconductor device according to a third embodiment of the invention.
【図５】この発明の実施例４による半導体装置の製造方
法を示す断面図である。FIG. 5 is a sectional view showing a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention.
【図６】この発明の実施例５による半導体装置の構造を
示す断面図である。FIG. 6 is a sectional view showing the structure of a semiconductor device according to a fifth embodiment of the present invention.
【図７】この発明の実施例５による半導体装置の製造方
法を示す断面図である。FIG. 7 is a sectional view showing a method for manufacturing a semiconductor device according to a fifth embodiment of the present invention.
【図８】この発明の実施例６による半導体装置の製造方
法を示す断面図である。FIG. 8 is a sectional view showing a method for manufacturing a semiconductor device according to a sixth embodiment of the present invention.
【図９】従来の半導体装置の構造を示す断面図である。FIG. 9 is a cross-sectional view showing the structure of a conventional semiconductor device.
【図１０】従来の半導体装置の製造方法を示す断面図で
ある。FIG. 10 is a cross-sectional view showing a method of manufacturing a conventional semiconductor device.
１ 半導体基板 ８ ゲート電極 ８ｂ 導電膜としてのドープドポリシリコン膜 ９ ゲート絶縁膜 １０ａ、１０ｂ ソース・ドレイン領域 １１ 絶縁膜パターンとしての酸化膜パターン １２ａ、１２ｂ ＬＤＤ領域 １３ 絶縁膜としての酸化膜 １３ａ、１３ｂ 絶縁膜から成る第２のサイドウォール １４ 基板凸パターン １５ ゲート電極 １５ａ 導電膜としてのドープドポリシリコン膜 １６ ゲート絶縁膜 １７ａ、１７ｂ ソース・ドレイン領域 １８ａ、１８ｂ ＬＤＤ領域 １９ 絶縁膜としての酸化膜 １９ａ 第１のサイドウォール １９ｂ 第２のサイドウォール DESCRIPTION OF SYMBOLS 1 semiconductor substrate 8 gate electrode 8b doped polysilicon film 9 as a conductive film 9 gate insulating film 10a, 10b source / drain region 11 oxide film pattern 12a, 12b LDD region 13 oxide film 13a as an insulating film 13b Second sidewall made of insulating film 14 Substrate convex pattern 15 Gate electrode 15a Doped polysilicon film 16 as conductive film Gate insulating film 17a, 17b Source / drain region 18a, 18b LDD region 19 Oxide film as insulating film 19a First sidewall 19b Second sidewall
Claims (9)
形成されたゲート電極と、ソース・ドレイン領域とを有
する半導体装置において、上記ゲート電極が、上記半導
体基板上に形成されたパターンの側壁に自己整合的にサ
イドウォールとして形成されたことを特徴とする半導体
装置。1. A semiconductor device having a gate electrode formed on a semiconductor substrate via a gate insulating film and a source / drain region, wherein the gate electrode is a sidewall of a pattern formed on the semiconductor substrate. A semiconductor device, characterized in that it is formed as a sidewall in a self-aligned manner.
れ、このゲート電極に囲まれる領域内にソース・ドレイ
ン領域の一方が、このゲート電極の外側の領域にソース
・ドレイン領域の他方がそれぞれ配設されたことを特徴
とする請求項１記載の半導体装置。2. A planar arrangement of gate electrodes is formed in a ring shape, one of the source / drain regions is arranged in a region surrounded by the gate electrode, and the other of the source / drain regions is arranged in a region outside the gate electrode. The semiconductor device according to claim 1, wherein the semiconductor device is provided.
ンと、この基板凸パターン側壁にゲート絶縁膜を介して
自己整合的にサイドウォールとして形成されたゲート電
極と、上記基板凸パターン上層部に形成されたソース・
ドレイン領域の一方と、上記ゲート電極を挟んで上記基
板凸パターン外側の上記半導体基板に形成されたソース
・ドレイン領域の他方とを有したことを特徴とする半導
体装置。3. A substrate convex pattern provided on a semiconductor substrate, a gate electrode formed on the sidewall of the substrate convex pattern as a sidewall in a self-aligned manner via a gate insulating film, and an upper layer portion of the substrate convex pattern. Formed sauce
A semiconductor device having one of the drain regions and the other of the source / drain regions formed on the semiconductor substrate outside the convex pattern of the substrate with the gate electrode interposed therebetween.
形成されたゲート電極と、このゲート電極両側の側壁に
形成された絶縁膜から成るサイドウォールと、上記ゲー
ト電極下の両側に形成されたＬＤＤ領域と、このＬＤＤ
領域に隣接して形成されたソース・ドレイン領域とを有
する半導体装置において、上記ゲート電極が、ゲート電
極長さ方向に対し非対称で、かつ上記半導体基板の上方
に向かうにつれ先細りの形状であり、しかも、上記ゲー
ト電極両側に形成された上記絶縁膜から成るサイドウォ
ールの一方が他方よりも大きいことを特徴とする半導体
装置。4. A gate electrode formed on a semiconductor substrate via a gate insulating film, sidewalls made of an insulating film formed on sidewalls on both sides of the gate electrode, and formed on both sides below the gate electrode. LDD region and this LDD
In a semiconductor device having a source / drain region formed adjacent to a region, the gate electrode is asymmetric with respect to a gate electrode length direction, and has a tapered shape toward the upper side of the semiconductor substrate, and A semiconductor device, wherein one side wall formed of the insulating film on both sides of the gate electrode is larger than the other side wall.
れたＬＤＤ領域と、ゲート電極上でしかも基板凸パター
ン上層部の側壁に形成された絶縁膜から成る第１のサイ
ドウォールと、上記ゲート電極側壁に形成された絶縁膜
から成る第２のサイドウォールとを有し、上記ＬＤＤ領
域が、上記基板凸パターン上層部に形成された一方のソ
ース・ドレイン領域には縦方向に隣接して配設され、他
方のソース・ドレイン領域には横方向に隣接してしかも
上記第２のサイドウォール下に配設されたことを特徴と
する請求項３記載の半導体装置。5. An LDD region formed adjacent to the source / drain region, a first sidewall made of an insulating film formed on the gate electrode and on the sidewall of the substrate convex pattern upper layer portion, and the gate electrode. A second sidewall made of an insulating film formed on a sidewall, and the LDD region is vertically adjacent to one of the source / drain regions formed in the upper layer portion of the substrate convex pattern. 4. The semiconductor device according to claim 3, wherein the other source / drain region is laterally adjacent to and disposed under the second sidewall.
ンを形成する工程と、この絶縁膜パターンを覆って上記
半導体基板上の全面にゲート絶縁膜を形成し、さらにそ
の上の全面に導電膜を形成する工程と、上記導電膜を異
方性エッチングによりエッチバックして上記絶縁膜パタ
ーン側壁にサイドウォールを残存させてゲート電極を形
成する工程と、その後上記絶縁膜パターンを除去した
後、ソース・ドレイン領域を形成する工程とを有するこ
とを特徴とする請求項１または２記載の半導体装置の製
造方法。6. A step of forming an insulating film pattern in a predetermined region on a semiconductor substrate, a gate insulating film is formed on the entire surface of the semiconductor substrate so as to cover the insulating film pattern, and a conductive film is formed on the entire surface of the gate insulating film. A step of forming a gate electrode by etching back the conductive film by anisotropic etching to leave a sidewall on the side wall of the insulating film pattern, and then removing the insulating film pattern, and then removing the source. The method for manufacturing a semiconductor device according to claim 1 or 2, further comprising: a step of forming a drain region.
所定領域を残してエッチングすることにより基板凸パタ
ーンを形成する工程と、この基板凸パターンを覆って上
記半導体基板上の全面にゲート絶縁膜を形成し、さらに
その上の全面に導電膜を形成する工程と、上記導電膜を
異方性エッチングによりエッチバックして上記基板凸パ
ターン側壁にサイドウォールを残存させてゲート電極を
形成する工程と、その後ソース・ドレイン領域を形成す
る工程とを有することを特徴とする請求項３記載の半導
体装置の製造方法。7. A step of forming a substrate convex pattern on a semiconductor substrate by etching while leaving a predetermined region of the semiconductor substrate surface, and a gate insulating film covering the entire surface of the semiconductor substrate covering the substrate convex pattern. And forming a conductive film over the entire surface thereof, and a step of etching back the conductive film by anisotropic etching to leave sidewalls on the sidewalls of the convex pattern of the substrate to form a gate electrode. 4. The method of manufacturing a semiconductor device according to claim 3, further comprising the step of forming source / drain regions.
ンを形成する工程と、この絶縁膜パターンを覆って上記
半導体基板上の全面にゲート絶縁膜を形成し、さらにそ
の上の全面に導電膜を形成する工程と、上記導電膜を異
方性エッチングによりエッチバックして上記絶縁膜パタ
ーン側壁にサイドウォールとしてゲート電極を形成する
工程と、上記絶縁膜パターンを除去した後、上記ゲート
電極をマスクとして不純物イオンを注入する工程と、上
記ゲート電極を覆って上記半導体基板上の全面に絶縁膜
を形成し、この絶縁膜を異方性エッチングにより全面エ
ッチバックして上記ゲート電極両側の側壁に絶縁膜から
成るサイドウォールを形成する工程と、この絶縁膜から
成るサイドウォールと上記ゲート電極とをマスクとして
再度不純物イオンを注入し、その後の熱処理によりソー
ス・ドレイン領域とそれに隣接するＬＤＤ領域とを形成
する工程とを有することを特徴とする請求項４記載の半
導体装置の製造方法。8. A step of forming an insulating film pattern in a predetermined region on a semiconductor substrate, a gate insulating film is formed on the entire surface of the semiconductor substrate so as to cover the insulating film pattern, and a conductive film is formed on the entire surface of the gate insulating film. A step of forming a gate electrode as a sidewall on the sidewall of the insulating film pattern by etching back the conductive film by anisotropic etching, and removing the insulating film pattern, and then masking the gate electrode. As a step of implanting impurity ions as above, an insulating film is formed on the entire surface of the semiconductor substrate so as to cover the gate electrode, and the insulating film is etched back by anisotropic etching to insulate the side walls on both sides of the gate electrode. A step of forming a side wall made of a film, and a step of forming impurity ions again using the side wall made of this insulating film and the gate electrode as a mask 5. The method of manufacturing a semiconductor device according to claim 4, further comprising the step of implanting and then forming a source / drain region and an LDD region adjacent thereto by heat treatment.
所定領域を残してエッチングすることにより基板凸パタ
ーンを形成する工程と、この基板凸パターンを覆って上
記半導体基板上の全面にゲート絶縁膜を形成し、さらに
その上の全面に導電膜を形成する工程と、上記導電膜を
異方性エッチングによりエッチバックして上記基板凸パ
ターン側壁にサイドウォールを残存させてゲート電極を
形成する工程と、上記ゲート電極をマスクとして不純物
イオンを注入する工程と、上記基板凸パターンおよび上
記ゲート電極を覆って上記半導体基板上の全面に絶縁膜
を形成し、この絶縁膜を異方性エッチングにより全面エ
ッチバックして、上記基板凸パターン上層部の側壁に第
１のサイドウォールと上記ゲート電極側壁に第２のサイ
ドウォールとを形成する工程と、これら第１および第２
のサイドウォールと上記ゲート電極とをマスクとして再
度不純物イオンを注入し、その後の熱処理によりソース
・ドレイン領域とそれに隣接するＬＤＤ領域とを形成す
る工程とを有することを特徴とする請求項５記載の半導
体装置の製造方法。9. A step of forming a convex pattern of a substrate on a semiconductor substrate by etching while leaving a predetermined region of the surface of the semiconductor substrate, and a gate insulating film covering the convex pattern of the substrate and covering the entire surface of the semiconductor substrate. And forming a conductive film over the entire surface thereof, and a step of etching back the conductive film by anisotropic etching to leave sidewalls on the sidewalls of the convex pattern of the substrate to form a gate electrode. A step of implanting impurity ions using the gate electrode as a mask, forming an insulating film on the entire surface of the semiconductor substrate covering the convex pattern of the substrate and the gate electrode, and etching the insulating film by anisotropic etching. Back, a first sidewall is formed on the sidewall of the substrate convex pattern upper layer portion and a second sidewall is formed on the gate electrode sidewall. And the first and second
6. The step of implanting impurity ions again using the side wall of the above and the gate electrode as a mask, and then performing a heat treatment to form a source / drain region and an LDD region adjacent thereto. Manufacturing method of semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4891594A JPH07263677A (en) | 1994-03-18 | 1994-03-18 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4891594A JPH07263677A (en) | 1994-03-18 | 1994-03-18 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263677A true JPH07263677A (en) | 1995-10-13 |
Family
ID=12816556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4891594A Pending JPH07263677A (en) | 1994-03-18 | 1994-03-18 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263677A (en) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392279B1 (en) | 1997-06-11 | 2002-05-21 | Fujitsu Limited | Semiconductor device having LDD structure adapted to lower parasitic capacitance and parasitic resistance |
| US6638801B2 (en) | 2001-03-29 | 2003-10-28 | Nec Corporation | Semiconductor device and its manufacturing method |
| KR100466349B1 (en) * | 1996-02-06 | 2005-05-16 | 지멘스 악티엔게젤샤프트 | Read-only memory cell with insulating trenches and method for the production thereof |
| JP2007165862A (en) * | 2005-11-15 | 2007-06-28 | Toshiba Corp | Method of manufacturing semiconductor device |
| JP2008177278A (en) * | 2007-01-17 | 2008-07-31 | Toshiba Corp | Static semiconductor storage device |
| US7456481B2 (en) | 2003-10-10 | 2008-11-25 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of the same |
| US7723807B2 (en) | 2006-06-16 | 2010-05-25 | Kabushiki Kaisha Toshiba | Semiconductor device and a manufacturing method thereof |
| JP2010251678A (en) * | 2009-04-20 | 2010-11-04 | Unisantis Electronics Japan Ltd | Method of manufacturing semiconductor device |
| US7838996B2 (en) | 2006-07-18 | 2010-11-23 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US7999246B2 (en) | 2007-03-16 | 2011-08-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
| US8138551B2 (en) | 2008-04-07 | 2012-03-20 | Renesas Electronics Corporation | Semiconductor device with transistors and its manufacturing method |
| US8697511B2 (en) | 2012-05-18 | 2014-04-15 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
| US8735999B2 (en) | 2011-02-14 | 2014-05-27 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US8759178B2 (en) | 2011-11-09 | 2014-06-24 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US8829601B2 (en) | 2012-05-17 | 2014-09-09 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US8877578B2 (en) | 2012-05-18 | 2014-11-04 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
| US9012981B2 (en) | 2012-05-17 | 2015-04-21 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9166043B2 (en) | 2012-05-17 | 2015-10-20 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US10438836B2 (en) | 2011-11-09 | 2019-10-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing a semiconductor device |
-
1994
- 1994-03-18 JP JP4891594A patent/JPH07263677A/en active Pending
Cited By (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466349B1 (en) * | 1996-02-06 | 2005-05-16 | 지멘스 악티엔게젤샤프트 | Read-only memory cell with insulating trenches and method for the production thereof |
| US6392279B1 (en) | 1997-06-11 | 2002-05-21 | Fujitsu Limited | Semiconductor device having LDD structure adapted to lower parasitic capacitance and parasitic resistance |
| US6638801B2 (en) | 2001-03-29 | 2003-10-28 | Nec Corporation | Semiconductor device and its manufacturing method |
| US7456481B2 (en) | 2003-10-10 | 2008-11-25 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of the same |
| JP2007165862A (en) * | 2005-11-15 | 2007-06-28 | Toshiba Corp | Method of manufacturing semiconductor device |
| US7723807B2 (en) | 2006-06-16 | 2010-05-25 | Kabushiki Kaisha Toshiba | Semiconductor device and a manufacturing method thereof |
| US7906435B2 (en) | 2006-06-16 | 2011-03-15 | Kabushiki Kaisha Toshiba | Semiconductor device and a manufacturing method thereof |
| US8036036B2 (en) | 2006-06-16 | 2011-10-11 | Kabushiki Kaisha Toshiba | Semiconductor device and a manufacturing method thereof |
| US7838996B2 (en) | 2006-07-18 | 2010-11-23 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2008177278A (en) * | 2007-01-17 | 2008-07-31 | Toshiba Corp | Static semiconductor storage device |
| US7999246B2 (en) | 2007-03-16 | 2011-08-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
| US8138551B2 (en) | 2008-04-07 | 2012-03-20 | Renesas Electronics Corporation | Semiconductor device with transistors and its manufacturing method |
| US8080458B2 (en) | 2009-04-20 | 2011-12-20 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device and manufacturing method thereof |
| JP2010251678A (en) * | 2009-04-20 | 2010-11-04 | Unisantis Electronics Japan Ltd | Method of manufacturing semiconductor device |
| US8519475B2 (en) | 2009-04-20 | 2013-08-27 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device |
| US8735999B2 (en) | 2011-02-14 | 2014-05-27 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US10438836B2 (en) | 2011-11-09 | 2019-10-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing a semiconductor device |
| US8759178B2 (en) | 2011-11-09 | 2014-06-24 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US9691896B2 (en) | 2011-11-09 | 2017-06-27 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9614075B2 (en) | 2011-11-09 | 2017-04-04 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US8829601B2 (en) | 2012-05-17 | 2014-09-09 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US8890236B1 (en) | 2012-05-17 | 2014-11-18 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9012981B2 (en) | 2012-05-17 | 2015-04-21 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9166043B2 (en) | 2012-05-17 | 2015-10-20 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9048315B2 (en) | 2012-05-17 | 2015-06-02 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9299786B2 (en) | 2012-05-17 | 2016-03-29 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9153660B2 (en) | 2012-05-17 | 2015-10-06 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US8877578B2 (en) | 2012-05-18 | 2014-11-04 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
| US9202922B2 (en) | 2012-05-18 | 2015-12-01 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9246001B2 (en) | 2012-05-18 | 2016-01-26 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9252276B2 (en) | 2012-05-18 | 2016-02-02 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9054085B2 (en) | 2012-05-18 | 2015-06-09 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9406768B2 (en) | 2012-05-18 | 2016-08-02 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9437732B2 (en) | 2012-05-18 | 2016-09-06 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9466683B2 (en) | 2012-05-18 | 2016-10-11 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9601618B2 (en) | 2012-05-18 | 2017-03-21 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9029923B2 (en) | 2012-05-18 | 2015-05-12 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9666712B2 (en) | 2012-05-18 | 2017-05-30 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US9666728B2 (en) | 2012-05-18 | 2017-05-30 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device |
| US8823066B2 (en) | 2012-05-18 | 2014-09-02 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
| US8697511B2 (en) | 2012-05-18 | 2014-04-15 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3239202B2 (en) | MOS transistor and method of manufacturing the same | |
| JPH07263677A (en) | Semiconductor device and its manufacture | |
| JPH10214894A (en) | Semiconductor device and its manufacture | |
| KR100346063B1 (en) | A semiconductor device and a process for manufacturing the same | |
| KR100606925B1 (en) | A method for fabricating a fin-FET | |
| JPH06275635A (en) | Manufacture of semiconductor device | |
| JPH08181223A (en) | Manufacture of semiconductor device | |
| JP2557206B2 (en) | Method for manufacturing semiconductor device | |
| JPH02196434A (en) | Manufacture of mos transistor | |
| US7186603B2 (en) | Method of forming notched gate structure | |
| JPH09266255A (en) | Method of manufacturing semiconductor device | |
| KR100347244B1 (en) | Method for manufacturing semiconductor device | |
| KR101038310B1 (en) | Method for forming gate spacer of semiconductor device | |
| KR0167662B1 (en) | Method for fabricating semiconductor device | |
| JPH06244415A (en) | Semiconductor device and manufacture thereof | |
| KR100478495B1 (en) | Semiconductor device and fabricating method thereof | |
| KR100503379B1 (en) | Method for fabricating gate electrode of semiconductor | |
| JPH088430A (en) | Mos transistor and its forming method | |
| JP2005252150A (en) | Semiconductor device, method for manufacturing the same, cmos regulator, and electronic device | |
| KR100215894B1 (en) | Capacitor of semiconductor device fabrication method | |
| KR100273299B1 (en) | Method for fabricating mos transistor | |
| JP2005129561A (en) | Semiconductor device and its manufacturing method, cmos type regulator and electronic equipment | |
| JP3055614B2 (en) | Method of manufacturing semiconductor device and semiconductor device manufactured by the method | |
| JPH0621450A (en) | Mos transistor and manufacture thereof | |
| JPH06125046A (en) | Semiconductor device and its manufacture |