JP3300474B2 - Semiconductor device and manufacturing method thereof - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、自己整合型製造方法
による半導体装置の微細化に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to miniaturization of a semiconductor device by a self-aligned manufacturing method.

【０００２】[0002]

【従来の技術】半導体装置、特にシリコン単結晶から成
る半導体基板（以下、基板と称す）を用いた半導体集積
回路装置においては、素子間の分離、素子形成領域以外
の半導体基板表面の保護、および配線容量の低減のた
め、基板表面に厚いフィ−ルド絶縁膜が形成されてい
る。従来の半導体装置では、その製造工程において、フ
ィ−ルド絶縁膜の形成の後に素子形成を行う方法が一般
的であった。図２４は従来の半導体装置の構造をＮＰＮ
型バイポ−ラトランジスタについて示したものである。2. Description of the Related Art In a semiconductor device, particularly a semiconductor integrated circuit device using a semiconductor substrate made of silicon single crystal (hereinafter, referred to as a substrate), isolation between elements, protection of the surface of the semiconductor substrate other than the element formation region, and To reduce the wiring capacitance, a thick field insulating film is formed on the substrate surface. In a conventional semiconductor device, in a manufacturing process, a method of forming an element after forming a field insulating film is generally used. FIG. 24 shows a structure of a conventional semiconductor device using NPN.
This is for a bipolar transistor.

【０００３】図において、１はＮ型のシリコン単結晶か
ら成る基板で、バイポ−ラトランジスタのコレクタとな
る。２は基板１の素子形成領域以外に形成されたフィ−
ルド絶縁膜、３は基板１下層に形成されたコレクタ電
極、４はフィ−ルド絶縁膜２に挟まれた素子形成領域の
中央部の基板１に形成されたＮ^＋型のエミッタ領域であ
る。５はエミッタ領域４下層に形成されたＰ型の真性ベ
−ス領域、６はＰ⁻型拡散領域、７はＰ^＋型のベ−ス引
き出し領域で、これら３つのＰ型、Ｐ⁻型およびＰ^＋型
の拡散領域５、６、７でバイポ−ラトランジスタのベ−
スを構成する。８はベ−ス引き出し領域７上からフィ−
ルド絶縁膜２上にわたって形成された多結晶シリコン膜
から成るベ−ス電極、９はベ−ス電極８のパタ−ンによ
って形成されたベ−ス開口部、１０はエミッタ領域４に
接続形成されたエミッタ電極である。In FIG. 1, reference numeral 1 denotes a substrate made of an N-type silicon single crystal, which serves as a collector of a bipolar transistor. Reference numeral 2 denotes a field formed on the substrate 1 other than the element formation region.
The field insulating film 3 is a collector electrode formed in the lower layer of the substrate 1 and the reference numeral 4 is an N ⁺ type emitter region formed on the substrate 1 at the center of the element forming region sandwiched between the field insulating films 2. 5 P-type intrinsic base formed in the emitter region 4 underlying - source region, the P 6 ^- -type diffusion region 7 is P ⁺ type base - in scan extraction region, three P-type, P ^- type and The base of the bipolar transistor is formed by the P ⁺ type diffusion regions 5, 6, and 7.
Configure Reference numeral 8 denotes a field from above the base extraction region 7.
A base electrode 9 made of a polycrystalline silicon film formed over the field insulating film 2, 9 is a base opening formed by the pattern of the base electrode 8, and 10 is connected to the emitter region 4. Emitter electrode.

【０００４】１１、１２および１３はエミッタ、ベ−ス
間の絶縁膜で、１１はベ−ス電極８上からフィ−ルド絶
縁膜２上にわたって形成された絶縁膜、１２はベ−ス開
口部９内に形成された絶縁膜、１３はベ−ス開口部９内
に形成されたサイドウォ−ルである。１４は層間絶縁
膜、１５はベ−ス電極８、エミッタ電極１０にそれぞれ
接続形成された金属配線層である。Reference numerals 11, 12, and 13 denote insulating films between the emitter and the base, 11 denotes an insulating film formed from the base electrode 8 to the field insulating film 2, and 12 denotes a base opening. Reference numeral 13 denotes an insulating film formed in the base 9, and reference numeral 13 denotes a side wall formed in the base opening 9. Reference numeral 14 denotes an interlayer insulating film, and reference numeral 15 denotes a metal wiring layer connected to the base electrode 8 and the emitter electrode 10, respectively.

【０００５】このように構成される半導体装置の製造方
法を図２５〜図２８に基づいて以下に示す。まず、基板
１に、ＬＯＣＯＳ法によりシリコン酸化膜から成るフィ
−ルド絶縁膜２を、例えば０．５μｍの厚さに形成する
（図２５）。次に、基板１上の全面に、ベ−ス電極とな
る多結晶シリコン膜８を例えば０．２μｍの膜厚に堆積
し、これを写真製版技術およびエッチング技術によって
パタ−ニングする。その後、基板１上から、例えば硼素
（Ｂ）等のＰ型不純物を、例えばイオン注入法により注
入し、多結晶シリコン膜８にＰ型不純物１６を導入す
る。この時イオン注入はマスクパタ−ンを用いず基板１
上の全面に行われるため、多結晶シリコン膜８形成領域
以外の領域ではＰ型不純物１６はフィ−ルド絶縁膜２中
に注入されるが、他に影響を及ぼさないものである（図
２６）。A method of manufacturing a semiconductor device having the above-described structure will be described below with reference to FIGS. First, a field insulating film 2 made of a silicon oxide film is formed on the substrate 1 to a thickness of, for example, 0.5 μm by the LOCOS method (FIG. 25). Next, a polycrystalline silicon film 8 serving as a base electrode is deposited to a thickness of, for example, 0.2 μm on the entire surface of the substrate 1 and patterned by photolithography and etching. Thereafter, a P-type impurity such as boron (B) is implanted from above the substrate 1 by, for example, an ion implantation method to introduce the P-type impurity 16 into the polycrystalline silicon film 8. At this time, the ion implantation is performed using the substrate 1 without using a mask pattern.
The P-type impurity 16 is implanted into the field insulating film 2 in a region other than the region where the polycrystalline silicon film 8 is formed, since it is performed on the entire upper surface, but has no effect on other regions (FIG. 26). .

【０００６】次に、基板１上の全面にＣＶＤ酸化膜等の
絶縁膜１１を、例えば０．３μｍの膜厚に堆積し、フィ
−ルド絶縁膜２の内央部の絶縁膜１１および他結晶シリ
コン膜８を写真製版技術およびエッチング技術により選
択的に除去してベ−ス開口部９を形成する。その後、基
板１表面に熱酸化法等により例えば０．０１μｍのシリ
コン酸化膜を形成して、ベ−ス開口部９内壁上に絶縁膜
１２を形成する。続いて、基板１上から硼素等のＰ型不
純物を例えばイオン注入法により注入すると、ベ−ス開
口部９下層の基板１に自己整合的にＰ型不純物１７が導
入される。この場合もベ−ス開口部９以外の領域では、
Ｐ型不純物１７は絶縁膜１１中に注入されるが他に影響
を及ぼさない（図２７）。Next, an insulating film 11 such as a CVD oxide film is deposited on the entire surface of the substrate 1 to a thickness of, for example, 0.3 μm, and the insulating film 11 in the central portion of the field insulating film 2 and other crystals are formed. The silicon film 8 is selectively removed by photolithography and etching to form a base opening 9. Thereafter, a silicon oxide film of, for example, 0.01 μm is formed on the surface of the substrate 1 by a thermal oxidation method or the like, and an insulating film 12 is formed on the inner wall of the base opening 9. Subsequently, when a P-type impurity such as boron is implanted from above the substrate 1 by, for example, an ion implantation method, the P-type impurity 17 is introduced into the substrate 1 below the base opening 9 in a self-aligned manner. Also in this case, in the area other than the base opening 9,
The P-type impurities 17 are implanted into the insulating film 11 but have no effect on the others (FIG. 27).

【０００７】次に基板１上の全面に、ＣＶＤ酸化膜等の
絶縁膜を、例えば０．２μｍの膜厚に堆積し、全面エッ
チバック（以下、エッチバックと称す）によってベ−ス
開口部９内の側壁にのみ絶縁膜を残存させて、サイドウ
ォ−ル１３を形成する。その後、基板１上の全面にサイ
ドウォ−ル１３が形成されたベ−ス開口部９を埋めるよ
うに多結晶シリコン膜を例えば０．２μｍの膜厚に堆積
し、これを写真製版技術およびエッチング技術によって
パタ−ニングしてエミッタ電極１０を形成する。このと
き、ベ−ス開口部９下層の基板１に導入されていたＰ型
不純物１７が拡散されてＰ⁻型拡散領域６が形成される
（図２８）。Next, an insulating film such as a CVD oxide film is deposited on the entire surface of the substrate 1 to a thickness of, for example, 0.2 μm, and the base opening 9 is etched back (hereinafter referred to as “etch back”). The sidewall 13 is formed by leaving the insulating film only on the inner side wall. Thereafter, a polycrystalline silicon film is deposited to a thickness of, for example, 0.2 .mu.m so as to fill the base opening 9 in which the sidewall 13 is formed on the entire surface of the substrate 1, and this is subjected to photolithography and etching. To form the emitter electrode 10. At this time, the P-type impurity 17 introduced into the substrate 1 under the base opening 9 is diffused to form the P ^- type diffusion region 6 (FIG. 28).

【０００８】次に、基板１上から例えばイオン注入法に
よりＰ型不純物を注入してエミッタ電極１０にＰ型不純
物を導入し、続いて基板１に熱処理を施してＰ型不純物
をエミッタ電極１０下層の基板１に拡散させてＰ型の真
性ベ−ス領域５を形成し、更に、基板１上から例えばイ
オン注入法により、例えば砒素（ＡＳ）等のＮ型不純物
を注入してその後熱処理することにより、エミッタ電極
１０にＮ型不純物を導入し、下層の基板１に拡散させて
Ｎ^＋型のエミッタ領域４を形成する。このとき、これら
の熱処理によって、既に導入されていた、多結晶シリコ
ン膜８内のＰ型不純物１６が基板１のシリコン中へ拡散
されてＰ^＋型のベ−ス引き出し領域７が形成される。次
に、基板１上の全面に層間絶縁膜１４を形成し、コンタ
クト孔を設けた後、金属配線層１５およびコレクタ電極
３を形成する（図２４参照）。この後、所定の処理を施
してＮＰＮ型バイポ−ラトランジスタを完成する。Next, a P-type impurity is implanted from above the substrate 1 by, for example, an ion implantation method to introduce a P-type impurity into the emitter electrode 10, and then the substrate 1 is subjected to a heat treatment so that the P-type impurity is formed below the emitter electrode 10. To form a P-type intrinsic base region 5 and further implant an N-type impurity such as arsenic (AS) from above the substrate 1 by, for example, an ion implantation method and then heat-treat it. As a result, an N-type impurity is introduced into the emitter electrode 10 and diffused into the lower substrate 1 to form the N ⁺ -type emitter region 4. At this time, the P-type impurities 16 in the polycrystalline silicon film 8 which have already been introduced are diffused into the silicon of the substrate 1 by these heat treatments to form the P ⁺ -type base extraction region 7. Next, after forming an interlayer insulating film 14 on the entire surface of the substrate 1 and providing a contact hole, a metal wiring layer 15 and a collector electrode 3 are formed (see FIG. 24). Thereafter, a predetermined process is performed to complete an NPN type bipolar transistor.

【０００９】[0009]

【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、ベ−ス引き出し領域７
上からフィ−ルド絶縁膜２上にわたって形成されたベ−
ス電極８と基板１のシリコン部分との領域の横方向の寸
法は、フィ−ルド絶縁膜２とベ−ス開口部９との距離に
よって決定される。ところが、従来の半導体装置では、
その製造工程において、フィ−ルド絶縁膜２を形成後に
写真製版技術とエッチング技術とを用いてベ−ス開口部
９を形成するため、フィ−ルド絶縁膜２とベ−ス開口部
９との距離は、ベ−ス開口部９形成のための写真製版用
マスクのマスク合わせのための余裕を考慮して設定され
るものであった。ベ−ス電極８と基板１のシリコン部分
との接触領域に形成されるベ−ス引き出し領域７は、バ
イポ−ラトランジスタのベ−スの寄生接合容量を形成す
る。このため、上記接触領域の寸法がマスク合わせ余裕
を含む必要があることは、微細化を進める上で困難とな
ると同時に、素子の寄生容量を小さくできないという問
題点を持つものであった。Since the conventional semiconductor device is constructed as described above, the base lead-out region 7 is provided.
A base formed over the field insulating film 2 from above.
The lateral dimension of the region between the ground electrode 8 and the silicon portion of the substrate 1 is determined by the distance between the field insulating film 2 and the base opening 9. However, in a conventional semiconductor device,
In the manufacturing process, after the field insulating film 2 is formed, the base opening 9 is formed using photolithography and etching techniques, so that the field insulating film 2 and the base opening 9 are formed. The distance was set in consideration of a margin for mask alignment of the photolithographic mask for forming the base opening 9. The base lead-out region 7 formed in the contact region between the base electrode 8 and the silicon portion of the substrate 1 forms a base parasitic junction capacitance of the bipolar transistor. For this reason, it is difficult for the size of the contact region to include a margin for mask alignment in advance of miniaturization, and at the same time, there is a problem that the parasitic capacitance of the element cannot be reduced.

【００１０】この発明は、上記のような問題点を解消す
るためになされたものであって、フィ−ルド絶縁膜とベ
−ス開口部との距離が、マスク合わせ余裕の必要のない
自己整合で決定でき、寄生容量の小さい微細な半導体装
置を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and the distance between the field insulating film and the base opening is self-aligned without requiring a margin for mask alignment. It is an object of the present invention to obtain a fine semiconductor device having a small parasitic capacitance.

【００１１】[0011]

【課題を解決するための手段】この発明の請求項１に係
る半導体装置の製造方法は、半導体基板上の素子形成領
域内の所定領域に第１の膜を選択的に形成する第１の工
程と、上記第１の膜の側壁に第１のサイドウォ−ルを形
成する第２の工程と、上記第１の膜および上記第１のサ
イドウォ−ルをマスクとして、自己整合的にフィ−ルド
絶縁膜を形成する第３の工程と、上記第１のサイドウォ
−ルを除去した後、上記第１の膜の側壁に、上記第１の
サイドウォ−ルよりも薄い第２のサイドウォ−ルを形成
する第４の工程と、上記第１の膜および上記第２のサイ
ドウォ−ルの形成領域以外の少なくとも上記素子形成領
域上に、上記第２のサイドウォ−ルに隣接させて半導体
材料から成る第１の導電膜を形成し、その後、上記第２
のサイドウォ−ルを除去して上記第１の導電膜の開口部
を自己整合的に形成する第５の工程と、上記第１の導電
膜からの不純物の拡散によって、上記半導体基板に拡散
層を形成する第６の工程と、上記第１の導電膜と上記第
１の膜とを絶縁する第１の絶縁膜を、上記第１の膜を露
出させて形成する第７の工程と、その後、上記第１の膜
形成領域に第２の導電膜を形成する第８の工程とを有す
るものである。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein a first film is selectively formed in a predetermined region in an element forming region on a semiconductor substrate. A second step of forming a first sidewall on a side wall of the first film; and a field insulating film in a self-aligned manner using the first film and the first sidewall as a mask. After the third step of forming a film and removing the first side wall, a second side wall thinner than the first side wall is formed on a side wall of the first film. A fourth step of forming a first film made of a semiconductor material adjacent to the second sidewall on at least the element forming region other than the first film and the second sidewall forming region; After forming a conductive film, the second
A fifth step of forming the opening of the first conductive film in a self-aligning manner by removing the side wall, and diffusing an impurity from the first conductive film to form a diffusion layer on the semiconductor substrate. A sixth step of forming, a seventh step of forming a first insulating film for insulating the first conductive film and the first film by exposing the first film, and thereafter, An eighth step of forming a second conductive film in the first film formation region.

【００１２】また、この発明の請求項２に係る半導体装
置の製造方法は、第１の工程にて、下層部が半導体材料
から成る第１の膜を形成し、その後第７の工程にて、半
導体材料から成る第１の導電膜、半導体基板および上記
第１の膜下層部の露出面上に熱酸化膜を形成し、続いて
上記半導体基板上の全面に第２の絶縁膜を形成してエッ
チバックすることにより上記熱酸化膜と上記第２の絶縁
膜とで構成される第１の絶縁膜を、上記第１の膜下層部
の半導体材料表面を露出させて形成し、第８の工程に
て、上記第１の膜下層部に接続するように第３の導電膜
を形成して、これら第３の導電膜および上記第１の膜下
層部（第４の導電膜）から成る第２の導電膜を形成する
ものである。According to a second aspect of the present invention, in the method of manufacturing a semiconductor device, the first step is to form a first film whose lower layer portion is made of a semiconductor material, and thereafter, in a seventh step, Forming a thermal oxide film on the first conductive film made of a semiconductor material, the semiconductor substrate, and the exposed surface of the first film lower layer portion, and then forming a second insulating film on the entire surface of the semiconductor substrate; Forming a first insulating film composed of the thermal oxide film and the second insulating film by exposing the surface of the semiconductor material under the first film by etching back; A third conductive film is formed so as to be connected to the first film lower layer portion, and a second conductive film formed of the third conductive film and the first film lower layer portion (fourth conductive film) is formed. Is formed.

【００１３】さらに、この発明の請求項３に係る半導体
装置は、半導体基板上に、素子形成領域の外側に形成さ
れたフィ−ルド絶縁膜と、このフィ−ルド絶縁膜に隣接
するように上記半導体基板に形成された拡散層と、上記
素子形成領域内に開口部を持ち、上記拡散層上に形成さ
れた第１の導電膜と、上記第１の導電膜の開口部の中央
部に形成された第２の導電膜とを有する半導体装置にお
いて、上記第２の導電膜が、上記半導体基板に対し水平
方向のパタ−ンである第３の導電膜と、該第３の導電膜
下層に配設され垂直方向の柱状パタ−ンである第４の導
電膜とを組み合わせたＴ字型で構成され、上記第１の導
電膜の開口部内に、上記第４の導電膜側壁から該開口部
内壁に渡って形成された熱酸化膜を介して絶縁膜が形成
されたものである。Furthermore, the semiconductor <br/> equipment according to claim 3 of the present invention, on a semiconductor substrate, Fi formed outside the element forming region - the field insulating film, the Fi - the field insulating film A diffusion layer formed on the semiconductor substrate to be adjacent, a first conductive film having an opening in the element formation region, formed on the diffusion layer, and an opening of the first conductive film A second conductive film formed in a central portion of the third conductive film, wherein the second conductive film is a third conductive film having a pattern in a horizontal direction with respect to the semiconductor substrate; And a fourth conductive film which is disposed below the conductive film and is a vertical columnar pattern. The fourth conductive film is formed in the opening of the first conductive film. An insulating film is formed through a thermal oxide film formed from the side wall to the inner wall of the opening. That.

【００１４】また、この発明の請求項４に係る半導体装
置の製造方法は、半導体基板上の素子形成領域内のゲー
ト電極形成予定領域に第１の膜を選択的に形成する第１
の工程と、上記第１の膜の側壁に第１のサイドウォ−ル
を形成する第２の工程と、上記第１の膜および上記第１
のサイドウォ−ルをマスクとして、自己整合的にフィ−
ルド絶縁膜を形成する第３の工程と、上記第１のサイド
ウォ−ルを除去した後、上記第１の膜の側壁に、上記第
１のサイドウォ−ルよりも薄い第２のサイドウォ−ルを
形成する第４の工程と、上記第１の膜および上記第２の
サイドウォ−ルの形成領域以外の少なくとも上記素子形
成領域上に、上記第２のサイドウォ−ルに隣接させて半
導体材料から成る第１の導電膜を形成し、その後、上記
第２のサイドウォ−ルを除去する第５の工程と、上記第
１の導電膜からの不純物の拡散によって、上記半導体基
板にソース・ドレイン領域を形成する第６の工程と、上
記 第１の導電膜と上記第１の膜とを絶縁する第１の絶縁
膜を、上記第１の膜を露出させて形成する第７の工程
と、その後、上記第１の膜形成領域にゲート電極を形成
する第８の工程とを有するものである。 A semiconductor device according to a fourth aspect of the present invention.
The method of manufacturing the device includes a gate in an element forming region on a semiconductor substrate.
A first film for selectively forming a first film in a region where a gate electrode is to be formed.
And a first sidewall on the side wall of the first film.
Forming the first film and the first film
Using the side wall of the mask as a mask,
A third step of forming a field insulating film;
After removing the wall, the second film is formed on the side wall of the first film.
A second side wall thinner than the first side wall
Forming a fourth step, the first film and the second film
At least the above element type other than the side wall formation area
On the formation area, adjacent to the second side wall,
Forming a first conductive film made of a conductive material;
A fifth step of removing the second side wall;
The diffusion of impurities from the conductive film 1
A sixth step of forming source / drain regions in the plate;
First insulation insulating the serial first conductive film and the first film
A seventh step of forming a film by exposing the first film
And then forming a gate electrode in the first film formation region
And an eighth step.

【００１５】また、この発明の請求項５に係る半導体装
置は、半導体基板上に、素子形成領域の外側に形成され
たフィ−ルド絶縁膜と、このフィ−ルド絶縁膜の内央部
に配設されたゲート電極と、該ゲート電極の両側で上記
フィ−ルド絶縁膜に隣接するように上記半導体基板に形
成された拡散層としてのソース・ドレイン領域と、上記
ゲート電極の両側で該ゲート電極と所定の寸法離間させ
て上記ソース・ドレイン領域上にそれぞれ形成された第
１の導電膜とを備え、上記ゲート電極が、上記半導体基
板に対し水平方向のパタ−ンである導電膜と、該導電膜
下層に配設され垂直方向の柱状パタ−ンである導電膜と
を組み合わせたＴ字型で構成され、上記第１の導電膜と
上記ゲート電極とで挟まれる開口部内に、上記ゲート電
極の柱状パタ−ンである導電膜側壁から該開口部内壁に
渡って形成された熱酸化膜を介して絶縁膜が形成された
ものである。 A semiconductor device according to claim 5 of the present invention.
The device is formed on the semiconductor substrate, outside the element formation area
Field insulating film and the central portion of the field insulating film
And a gate electrode disposed on both sides of the gate electrode.
The semiconductor substrate is formed adjacent to the field insulating film.
Source / drain regions as diffusion layers formed
The gate electrode is separated from the gate electrode by a predetermined dimension on both sides.
The first and second regions formed on the source and drain regions, respectively.
1 conductive film, wherein the gate electrode is
A conductive film having a pattern in a horizontal direction with respect to a plate, and the conductive film
A conductive film which is disposed in a lower layer and is a vertical columnar pattern;
And the first conductive film and the first conductive film
The gate electrode is inserted into the opening sandwiched by the gate electrode.
From the conductive film side wall, which is a pole-shaped pattern, to the inner wall of the opening.
Insulation film formed through thermal oxide film formed across
Things.

【００１６】[0016]

【作用】この発明による半導体装置の製造方法は、後工
程で第２の導電膜を形成する領域にまず第１の膜を形成
し、この第１の膜に第１のサイドウォ−ルを形成してフ
ィ−ルド絶縁膜の形成領域を決定し、さらに再び第１の
膜に、第１のサイドウォ−ルよりも薄い第２のサイドウ
ォ−ルを形成して第１の導電膜の開口部の領域を決定す
る。すなわち第２の導電膜形成領域を基準として自己整
合的にフィ−ルド絶縁膜および第１の導電膜の開口部の
領域を決定する。これにより第１の導電膜の開口部から
フィ−ルド絶縁膜までの距離も、マスク合わせ余裕の必
要のない自己整合的に決定された微細なものとできる。
この第１の導電膜の開口部からフィ−ルド絶縁膜までの
領域は、第１の導電膜と半導体基板のシリコン部分との
接触領域であり、半導体材料から成る第１の導電膜から
の不純物の拡散によって形成される拡散層は、上記接触
領域に形成される。このため上記接触領域および拡散層
の寸法が縮小されて微細化が促進できるとともに、寄生
容量も低減できる。In the method of manufacturing a semiconductor device according to the present invention, a first film is first formed in a region where a second conductive film is formed in a later step, and a first sidewall is formed in the first film. Then, a region where the field insulating film is to be formed is determined, and a second side wall which is thinner than the first side wall is formed again in the first film to form an opening region of the first conductive film. To determine. That is, the region of the field insulating film and the opening of the first conductive film are determined in a self-aligned manner with reference to the second conductive film formation region. Thus, the distance from the opening of the first conductive film to the field insulating film can be made fine in a self-aligned manner without requiring a margin for mask alignment.
A region from the opening of the first conductive film to the field insulating film is a contact region between the first conductive film and the silicon portion of the semiconductor substrate, and is formed by an impurity from the first conductive film made of a semiconductor material. Is formed in the contact region. Therefore, the dimensions of the contact region and the diffusion layer are reduced, so that miniaturization can be promoted, and the parasitic capacitance can be reduced.

【００１７】また、第１の膜下層部を半導体材料で構成
し、その部分を後工程で第２の導電膜に利用することに
よって、第２の導電膜の形成が容易にできる。このとき
第１の膜下層部から成る第４の導電膜に接続するよう
に、その上に第３の導電膜を形成して第２の導電膜を構
成するため、表面が極めて平坦なＴ字型の第２の導電膜
が容易に形成できる。Further, by forming the first film lower layer portion from a semiconductor material and using the portion as a second conductive film in a later step, the formation of the second conductive film can be facilitated. At this time, a third conductive film is formed thereon to form a second conductive film so as to be connected to the fourth conductive film formed of the first film lower layer portion. The second conductive film of the mold can be easily formed.

【００１８】さらに、この発明による半導体装置は、第
２の導電膜が、半導体基板と水平方向のパタ−ンである
第３の導電膜と、垂直方向のパタ−ンである第４の導電
膜とを組み合わせたＴ字型で形成されているため、第２
の導電膜表面が段差のない極めて平坦な形状となり、半
導体装置の信頼性が向上する。Further, in the semiconductor device according to the present invention, the second conductive film is a third conductive film having a pattern in a horizontal direction with respect to the semiconductor substrate and a fourth conductive film having a pattern in a vertical direction with the semiconductor substrate. Is formed in a T-shape combining
The surface of the conductive film has an extremely flat shape with no steps, and the reliability of the semiconductor device is improved.

【００１９】この発明による半導体装置の製造方法は、
後工程でゲート電極を形成する領域にまず第１の膜を形
成し、この第１の膜に第１のサイドウォ−ルを形成して
フィ−ルド絶縁膜の形成領域を決定し、さらに再び第１
の膜に、第１のサイドウォ−ルよりも薄い第２のサイド
ウォ−ルを形成して第１の導電膜とゲート電極との離間
寸法を決定する。すなわちゲート電極形成領域を基準と
して自己整合的にフィ−ルド絶縁膜および第１の導電膜
の領域を決定する。これにより第１の導電膜端部からフ
ィ−ルド絶縁膜までの距離も、マスク合わせ余裕の必要
のない自己整合的に決定された微細なものとできる。こ
の第１の導電膜端部からフィ−ルド絶縁膜までの領域
は、第１の導電膜と半導体基板のシリコン部分との接触
領域であり、半導体材料から成る第１の導電膜からの不
純物の拡散によって形成されるソース・ドレイン領域
は、上記接触領域に形成される。このため上記接触領域
およびソース・ドレイン領域の寸法が縮小されて微細化
が促進できるとともに、寄生容量も低減できる。 A method for manufacturing a semiconductor device according to the present invention comprises:
First, a first film is formed in a region where a gate electrode is to be formed in a later step.
And forming a first sidewall on the first film.
The formation region of the field insulating film is determined, and the first region is formed again.
The second side, which is thinner than the first side wall,
Forming a wall to separate the first conductive film from the gate electrode
Determine the dimensions. In other words, the gate electrode formation region
And self-aligned field insulating film and first conductive film
Is determined. This allows the end of the first conductive film to flow from the end.
The distance to the field insulating film also requires a margin for mask alignment.
It can be a fine one determined in a self-aligned manner without any. This
From the first conductive film end to the field insulating film
Is the contact between the first conductive film and the silicon portion of the semiconductor substrate.
A region from the first conductive film made of a semiconductor material.
Source / drain regions formed by diffusion of pure substances
Is formed in the contact area. Therefore, the contact area
And the size of the source / drain regions have been reduced
Can be promoted, and the parasitic capacitance can be reduced.

【００２０】さらに、この発明による半導体装置は、ゲ
ート電極が、半導体基板と水平方向のパタ−ンである導
電膜と、垂直方向のパタ−ンである導電膜とを組み合わ
せたＴ字型で形成されているため、ゲート電極表面が段
差のない極めて平坦な形状と なり、半導体装置の信頼性
が向上する。 Further, according to the semiconductor device of the present invention,
The gate electrode is a conductive pattern that is horizontal to the semiconductor substrate.
Combination of the electro film and the conductive film which is a vertical pattern
The gate electrode surface is stepped
Very flat shape with no difference, reliability of semiconductor device
Is improved.

【００２１】[0021]

【実施例】実施例１． 以下この発明の一実施例を図を用いて詳細に説明する。
なお従来の技術と重複する箇所は適宜その説明を省略す
る。図１はこの発明の実施例１による半導体装置の構造
をＮＰＮ型バイポ−ラトランジスタについて示した断面
図である。図において、１、３〜６、１４、１５は従来
のものと同じもの、１８は基板１の素子形成領域、１９
は素子形成領域１８の外側に形成されたフィ−ルド絶縁
膜、２０はフィ−ルド絶縁膜１９に隣接するように基板
１に形成された拡散層としてのベ−ス引き出し領域、２
１はベ−ス引き出し領域２０上からフィ−ルド絶縁膜１
９上にわたって形成された第１の導電膜としての多結晶
シリコン膜から成るベ−ス電極である。[Embodiment 1] Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
In addition, the description which overlaps with the conventional technique is suitably omitted. FIG. 1 is a sectional view showing the structure of a semiconductor device according to a first embodiment of the present invention for an NPN type bipolar transistor. In the figure, 1, 3 to 6, 14 and 15 are the same as those of the conventional one, 18 is an element formation region of the substrate 1, 19
Is a field insulating film formed outside the element forming region 18; 20 is a base extraction region as a diffusion layer formed on the substrate 1 so as to be adjacent to the field insulating film 19;
Reference numeral 1 denotes a field insulating film 1 from above the base extraction region 20.
9 is a base electrode formed of a polycrystalline silicon film as a first conductive film formed over the substrate 9.

【００２２】２２はベ−ス電極２１の開口部としてのベ
−ス開口部、２３はベ−ス開口部２２の中央部に、エミ
ッタ領域４に接続してＴ字型に形成された第２の導電膜
としてのエミッタ電極、２４はエミッタ電極２３の上層
部を構成する基板１と水平方向のパタ−ンである第３の
導電膜、２５はエミッタ電極２３の下層部を構成する基
板１と垂直方向の柱状パタ−ンである第４の導電膜であ
る。２６はベ−ス電極２１とエミッタ電極２３を絶縁す
る第１の絶縁膜で、ベ−ス電極２１表面、第４の導電膜
２５の側壁表面およびベ−ス開口部２２内の基板１の露
出面に形成された熱酸化膜２７と、それを覆って形成さ
れた第２の絶縁膜２８とで構成される。Reference numeral 22 denotes a base opening serving as an opening of the base electrode 21, and reference numeral 23 denotes a central portion of the base opening 22, which is formed in a T-shape by being connected to the emitter region 4. An emitter electrode 23 as a conductive film, 24 a third conductive film as a pattern in the horizontal direction with the substrate 1 forming the upper layer of the emitter electrode 23, and 25 a substrate 3 forming the lower layer of the emitter electrode 23; This is a fourth conductive film which is a vertical columnar pattern. Reference numeral 26 denotes a first insulating film for insulating the base electrode 21 from the emitter electrode 23. The first insulating film 26 exposes the surface of the base electrode 21, the side wall surface of the fourth conductive film 25, and the substrate 1 in the base opening 22. It is composed of a thermal oxide film 27 formed on the surface and a second insulating film 28 formed to cover it.

【００２３】以下、製造方法を図２〜図８に基づいて説
明する。まず、基板１上の全面に第１の膜下層部として
の多結晶シリコン膜２５ａ，シリコン酸化膜２９，およ
びシリコン窒化膜３０を順次堆積し、写真製版技術およ
びエッチング技術によりパタ−ニングして、例えば０．
３μｍの幅で第１の膜３１を形成する。その後、基板１
上の全面にシリコン窒化膜を堆積して全面エッチバック
することにより、第１の膜３１側壁にシリコン窒化膜か
ら成る第１のサイドウォ−ル３２を例えば０．５μｍの
幅で形成する（図２）。次に、第１の膜３１上層部のシ
リコン窒化膜３０と第１のサイドウォ−ル３２とを耐酸
化マスクとして、基板１にフィ−ルド絶縁膜１９を形成
し、その後シリコン窒化膜３０および第１のサイドウォ
−ル３２を除去する（図３）。Hereinafter, the manufacturing method will be described with reference to FIGS. First, a polycrystalline silicon film 25a, a silicon oxide film 29, and a silicon nitride film 30 as a first film lower layer portion are sequentially deposited on the entire surface of the substrate 1, and are patterned by photolithography and etching. For example, 0.
The first film 31 is formed with a width of 3 μm. Then, the substrate 1
By depositing a silicon nitride film on the entire upper surface and etching back the entire surface, a first sidewall 32 made of a silicon nitride film is formed on the side wall of the first film 31 with a width of, for example, 0.5 μm (FIG. 2) ). Next, a field insulating film 19 is formed on the substrate 1 using the silicon nitride film 30 on the first film 31 and the first side wall 32 as an oxidation-resistant mask. The first side wall 32 is removed (FIG. 3).

【００２４】次に、基板１上の全面に、再びシリコン窒
化膜を堆積して全面エッチバックすることにより、第１
の膜３１側壁にシリコン窒化膜から成る第２のサイドウ
ォ−ル３３を、既に除去された第１のサイドウォ−ル３
２よりも薄い、例えば０．１μｍの幅に形成する。その
後基板１上の全面に、ベ−ス電極となる多結晶シリコン
膜２１を堆積し、さらにその上に感光性レジスト等の平
坦材３４を堆積して平坦化する（図４）。Next, a silicon nitride film is deposited again on the entire surface of the substrate 1 and the entire surface is etched back, whereby the first
A second sidewall 33 made of a silicon nitride film is provided on the side wall of the film 31 and the first sidewall 3 already removed.
It is formed to have a width smaller than 2, for example, 0.1 μm. Thereafter, a polycrystalline silicon film 21 serving as a base electrode is deposited on the entire surface of the substrate 1, and a flattening material 34 such as a photosensitive resist is further deposited thereon to flatten it (FIG. 4).

【００２５】次に、平坦材３４および多結晶シリコン膜
２１をエッチングして、第１の膜３１と第２のサイドウ
ォ−ル３３との形成領域上以外の多結晶シリコン膜２１
のみを残存させる。その後、写真製版技術およびエッチ
ング技術により多結晶シリコン膜２１をパタ−ニング
し、さらに、基板１上からイオン注入法によりＰ型不純
物を注入して、多結晶シリコン膜２１にＰ型不純物を導
入する（図５）。Next, the flattening material 34 and the polycrystalline silicon film 21 are etched so that the polycrystalline silicon film 21 except on the region where the first film 31 and the second side wall 33 are formed is formed.
Only leave. Thereafter, the polycrystalline silicon film 21 is patterned by photolithography and etching techniques, and a P-type impurity is implanted from above the substrate 1 by ion implantation to introduce the P-type impurity into the polycrystalline silicon film 21. (FIG. 5).

【００２６】次に、第２のサイドウォ−ル３３を除去す
ると、多結晶シリコン膜２１のベ−ス開口部２２が露出
される。その後、基板１を熱酸化法により酸化して、多
結晶シリコン膜２１、ベ−ス開口部２２内の基板１およ
び第１の膜３１下層部の多結晶シリコン膜２５ａの露出
面に約０．０１μｍの膜厚で熱酸化膜２７を形成する。
次に、基板１上からイオン注入法により全面にＰ型不純
物を注入して、第１の膜３１形成領域以外のベ−ス開口
部２２内の基板１に自己整合的にＰ型不純物を導入し、
その後基板１上の全面に例えばＣＶＤ酸化膜などの第２
の絶縁膜２８を堆積し、さらにその上に平坦材３５を堆
積して平坦化する。このとき、既に基板１に導入されて
いたＰ型不純物が拡散されてＰ⁻型拡散領域６が形成さ
れる（図６）。Next, when the second side wall 33 is removed, the base opening 22 of the polycrystalline silicon film 21 is exposed. Thereafter, the substrate 1 is oxidized by a thermal oxidation method so that the exposed surface of the polycrystalline silicon film 21, the substrate 1 in the base opening 22 and the polycrystalline silicon film 25 a under the first film 31 are formed to a thickness of about 0.1 μm. A thermal oxide film 27 is formed with a thickness of 01 μm.
Next, a P-type impurity is implanted into the entire surface of the substrate 1 by ion implantation from above the substrate 1 to introduce the P-type impurity in a self-aligned manner into the substrate 1 in the base opening 22 other than the region where the first film 31 is formed. And
Thereafter, a second layer such as a CVD oxide film is formed on the entire surface of the substrate 1.
Is deposited, and a flattening material 35 is further deposited on the insulating film 28 for flattening. At this time, the P-type impurity already introduced into the substrate 1 is diffused to form the P ⁻ -type diffusion region 6 (FIG. 6).

【００２７】次に、平坦材３５を除去して第１の膜３１
下層部の多結晶シリコン膜２５ａ表面が露出するまで、
平坦材３５、第２の絶縁膜２８、およびシリコン酸化膜
２９をエッチングする（図７）。次に、基板１上の全面
に多結晶シリコン膜２４ａを堆積し、これを写真製版技
術およびエッチング技術によりパタ−ニングして多結晶
シリコン膜２５ａを覆うように形成し、その後基板１上
からイオン注入法により、全面にＰ型不純物を注入して
多結晶シリコン膜２４ａ，２５ａにＰ型不純物を導入し
た後、熱処理を施し、更に同様に、イオン注入法により
Ｎ型不純物を多結晶シリコン膜２４ａ，２５ａに導入し
た後、熱処理を施す。これにより多結晶シリコン膜２４
ａ，２５ａは導電性を持つ第３の導電膜２４と第４の導
電膜２５とから成るＴ字型のエミッタ電極２３となり、
基板１中に拡散されたＰ型およびＮ型の不純物により、
真性ベ−ス領域５およびエミッタ領域４がそれぞれ形成
される。同時に、既に導入されていた多結晶シリコン膜
２１中のＰ型不純物が熱処理によって基板１中に拡散
し、Ｐ^＋型のベ−ス引き出し領域２０が形成される（図
８）。Next, the flat material 35 is removed and the first film 31 is removed.
Until the surface of the lower polycrystalline silicon film 25a is exposed,
The flat material 35, the second insulating film 28, and the silicon oxide film 29 are etched (FIG. 7). Next, a polycrystalline silicon film 24a is deposited on the entire surface of the substrate 1 and patterned to cover the polycrystalline silicon film 25a by photolithography and etching techniques. A P-type impurity is implanted into the entire surface by an implantation method to introduce a P-type impurity into the polycrystalline silicon films 24a and 25a, and then heat treatment is performed. Similarly, an N-type impurity is implanted into the polycrystalline silicon film 24a by an ion implantation method. , 25a, and then heat-treated. Thereby, the polycrystalline silicon film 24
a and 25a are T-shaped emitter electrodes 23 each including a third conductive film 24 and a fourth conductive film 25 having conductivity;
Due to the P-type and N-type impurities diffused into the substrate 1,
Intrinsic base region 5 and emitter region 4 are respectively formed. At the same time, the P-type impurity in the polycrystalline silicon film 21 which has already been introduced diffuses into the substrate 1 by the heat treatment, and a P ⁺ -type base extraction region 20 is formed (FIG. 8).

【００２８】次に、従来のものと同様に、層間絶縁膜１
４を形成し、コンタクト孔を設けた後、金属配線層１５
およびコレクタ電極３を形成する（図１参照）。この
後、所定の処理を施して、ＮＰＮ型バイポ−ラトランジ
スタを完成する。Next, as in the conventional case, the interlayer insulating film 1 is formed.
4 is formed, and a contact hole is provided.
Then, a collector electrode 3 is formed (see FIG. 1). Thereafter, a predetermined process is performed to complete an NPN type bipolar transistor.

【００２９】上記実施例では、まず第１の膜３１を形成
し、この第１の膜３１に第１のサイドウォ−ル３２を形
成し、第１の膜３１と第１のサイドウォ−ル３２を耐酸
化マスクにしてフィ−ルド絶縁膜１９を形成する。この
第１の膜３１の下層部の多結晶シリコン膜２５ａは、後
工程でＴ字型エミッタ電極２３の下層部の第４の導電膜
２５となるものであるため、まず基板１上でエミッタ電
極２３形成領域を決定し、それを基準にしてフィ−ルド
絶縁膜１９形成領域を自己整合的に決定するものであ
る。次に、第１のサイドウォ−ル３２を除去後、再び第
１の膜３１に第１のサイドウォ−ル３２よりも薄い第２
のサイドウォ−ル３３を形成して、この第２のサイドウ
ォ−ル３３の外側に多結晶シリコン膜から成るベ−ス電
極３１を形成する。すなわち、エミッタ電極２３形成領
域を基準にして、ベ−ス開口部２２の領域も自己整合的
に決定する。In the above embodiment, first, a first film 31 is formed, a first side wall 32 is formed on the first film 31, and the first film 31 and the first side wall 32 are formed. A field insulating film 19 is formed as an oxidation resistant mask. Since the polycrystalline silicon film 25a in the lower layer of the first film 31 is to become the fourth conductive film 25 in the lower layer of the T-shaped emitter electrode 23 in a later step, first, the emitter electrode on the substrate 1 is formed. 23 is determined, and the field insulating film 19 forming region is determined in a self-aligned manner based on the determined region. Next, after the first side wall 32 is removed, the second film thinner than the first side wall 32 is formed on the first film 31 again.
Then, a base electrode 31 made of a polycrystalline silicon film is formed outside the second side wall 33. That is, the region of the base opening 22 is determined in a self-aligned manner with reference to the region where the emitter electrode 23 is formed.

【００３０】これにより、ベ−ス開口部２２とフィ−ル
ド絶縁膜１９との距離、すなわち、ベ−ス電極２１と基
板１のシリコン部分との接触領域の寸法も、自己整合的
に決定され、従来のようにマスク合わせ余裕の必要がな
く微細化が促進できる。また、ベ−ス電極２１と基板１
との接触領域の縮小に伴って、ベ−ス電極２１からの不
純物拡散によって基板１に形成されるベ−ス引き出し領
域２０も縮小されるので、バイポ−ラトランジスタのベ
−スの寄生接合容量を小さくすることができる。As a result, the distance between base opening 22 and field insulating film 19, that is, the size of the contact area between base electrode 21 and the silicon portion of substrate 1 is determined in a self-aligning manner. In addition, miniaturization can be promoted without requiring a margin for mask alignment as in the conventional case. Further, the base electrode 21 and the substrate 1
As the contact area with the base electrode is reduced, the base lead-out area 20 formed on the substrate 1 by the diffusion of impurities from the base electrode 21 is also reduced, so that the base parasitic junction capacitance of the bipolar transistor is reduced. Can be reduced.

【００３１】また、第１の膜３１下層部の多結晶シリコ
ン膜２５ａを、後工程でエミッタ電極２３に用いるた
め、エミッタ電極２３の形成が容易になるとともに、多
結晶シリコン膜２５ａに接続するようにその上に第３の
導電膜２４を形成してエミッタ電極２３をＴ字型に形成
するため、表面が極めて平坦なエミッタ電極が容易に形
成できる。Further, since the polycrystalline silicon film 25a under the first film 31 is used for the emitter electrode 23 in a later step, the formation of the emitter electrode 23 is facilitated and the polycrystalline silicon film 25a is connected to the polycrystalline silicon film 25a. Since the third conductive film 24 is formed thereon and the emitter electrode 23 is formed in a T-shape, an emitter electrode having an extremely flat surface can be easily formed.

【００３２】なお、上記実施例１では、第１のサイドウ
ォ−ル３２の形成材料にシリコン窒化膜を用いている
が、フィ−ルド絶縁膜１９形成のための基板１の酸化工
程において、耐酸化性を有するものであれば良い。In the first embodiment, the silicon nitride film is used as the material for forming the first sidewall 32. However, in the step of oxidizing the substrate 1 for forming the field insulating film 19, the oxidation resistance is reduced. What is necessary is just to have the property.

【００３３】また、上記実施例１では、第２のサイドウ
ォ−ル３３の形成材料にシリコン窒化膜を用いている
が、第２のサイドウォ−ル３３形成のためのエッチバッ
ク工程において、シリコン酸化膜から成るフィ−ルド絶
縁膜１９やシリコン基板１とのエッチングの選択性を有
するものであれば良い。In the first embodiment, the silicon nitride film is used as the material for forming the second sidewall 33. However, in the etch-back process for forming the second sidewall 33, the silicon oxide film is used. Any material may be used as long as it has selectivity for etching with the field insulating film 19 made of silicon and the silicon substrate 1.

【００３４】また、上記実施例１では、ベ−ス電極２１
の形成を、基板１上の全面に多結晶シリコン膜２１を堆
積してエッチバックした後、写真製版技術とエッチング
技術によってパタ−ニングしているが、基板１の露出し
たシリコン表面から多結晶シリコンを選択成長させるこ
とにより形成しても良く、その場合、エッチバック工程
や写真製版工程等を省略できる。In the first embodiment, the base electrode 21
Is formed by depositing a polycrystalline silicon film 21 on the entire surface of the substrate 1 and etching it back, and then patterning by photolithography and etching. May be formed by selective growth, in which case, an etch-back step, a photoengraving step, and the like can be omitted.

【００３５】また、上記実施例１では、第１の膜３１下
層部の多結晶シリコン膜２５ａを、後工程でエミッタ電
極２３に用いているが、多結晶シリコン膜２５ａ表面を
露出させて第２の絶縁膜２８を形成した後に、多結晶シ
リコン膜２５ａを除去して開口部を形成し、その開口部
を埋めるようにエミッタ電極２３を新たに形成しても良
い。その場合第１の膜３１下層部の材料は多結晶シリコ
ン膜に限るものではなく、またエミッタ電極２３の構造
も表面が平坦なＴ字型とはならないが、その他の効果は
全く同様である。In the first embodiment, the polycrystalline silicon film 25a under the first film 31 is used for the emitter electrode 23 in a later step, but the surface of the polycrystalline silicon film 25a is exposed and the second polycrystalline silicon film 25a is exposed. After the formation of the insulating film 28, the polycrystalline silicon film 25a may be removed to form an opening, and the emitter electrode 23 may be newly formed so as to fill the opening. In this case, the material of the lower part of the first film 31 is not limited to the polycrystalline silicon film, and the structure of the emitter electrode 23 does not become a T-shaped flat surface, but the other effects are exactly the same.

【００３６】また、上記実施例１では、ＮＰＮ型バイポ
−ラトランジスタの例を示したが、Ｎ型とＰ型とを入れ
替えたＰＮＰ型バイポ−ラトランジスタでも同様である
ことは言うまでもない。In the first embodiment, an example of an NPN type bipolar transistor has been described. However, it goes without saying that the same applies to a PNP type bipolar transistor in which the N type and the P type are exchanged.

【００３７】実施例２． 次に、この発明の実施例２による半導体装置について説
明する。図９はこの発明の実施例２による半導体装置の
構造を、ＮＰＮ型バイポ−ラトランジスタについて示し
た断面図である。図９に示すように、ベ−ス開口部２２
内の第１の絶縁膜２６が基板１のシリコン面よりも深く
形成されている。このためエミッタ領域４の側面が熱酸
化膜２７で覆われる。Embodiment 2 FIG. Next, a semiconductor device according to a second embodiment of the present invention will be described. FIG. 9 is a sectional view showing the structure of a semiconductor device according to a second embodiment of the present invention for an NPN-type bipolar transistor. As shown in FIG.
The first insulating film 26 is formed deeper than the silicon surface of the substrate 1. Therefore, the side surface of the emitter region 4 is covered with the thermal oxide film 27.

【００３８】以下、製造方法を図１０に基づいて説明す
る。まず、上記実施例１と同様にベ−ス電極となる多結
晶シリコン膜２１のパタ−ン形成までを行い、イオン注
入によってＰ型不純物を多結晶シリコン膜２１に導入す
る（図２〜図５参照）。次に、第２のサイドウォ−ル３
３を除去してその領域の基板１のシリコン表面を露出さ
せる。その後、基板１をエッチングして、露出した基板
１のシリコン面を他のシリコン面よりも低く形成する。
次に上記実施例１と同様に熱酸化膜２７を形成した後、
Ｐ⁻型拡散領域６形成のためのイオン注入を行い、さら
に第２の絶縁膜２８を堆積し、その上に平坦材３５を堆
積して平坦化する（図１０）。この後、上記実施例１と
同様にして図９に示すＮＰＮ型バイポ−ラトランジスタ
を完成する（図７、図８参照）。Hereinafter, the manufacturing method will be described with reference to FIG. First, in the same manner as in the first embodiment, pattern formation of the polycrystalline silicon film 21 serving as a base electrode is performed, and P-type impurities are introduced into the polycrystalline silicon film 21 by ion implantation (FIGS. 2 to 5). reference). Next, the second side wall 3
3 is removed to expose the silicon surface of the substrate 1 in that region. Thereafter, the substrate 1 is etched to form an exposed silicon surface of the substrate 1 lower than other silicon surfaces.
Next, after forming the thermal oxide film 27 in the same manner as in the first embodiment,
Ion implantation for forming the P ⁻ -type diffusion region 6 is performed, a second insulating film 28 is further deposited, and a flattening material 35 is deposited on the second insulating film 28 for flattening (FIG. 10). Thereafter, the NPN-type bipolar transistor shown in FIG. 9 is completed in the same manner as in the first embodiment (see FIGS. 7 and 8).

【００３９】上記実施例２では、エミッタ領域４はその
側面が、熱酸化膜２７と第２の絶縁膜２８とから成る第
１の絶縁膜２６で覆われているため、下層の真性ベ−ス
領域５と接合を形成する面積が小さくなる。このため、
エミッタ、ベ−ス接合容量が低減できると同時に、エミ
ッタ、ベ−ス間の接合耐圧が向上するという効果があ
る。In the second embodiment, since the side surface of the emitter region 4 is covered with the first insulating film 26 composed of the thermal oxide film 27 and the second insulating film 28, the underlying intrinsic base is formed. The area for forming the junction with the region 5 is reduced. For this reason,
This has the effect of reducing the emitter-base junction capacitance and improving the junction breakdown voltage between the emitter and the base.

【００４０】実施例３． 次に、この発明の実施例３による半導体装置について説
明する。図１１はこの発明の実施例３による半導体装置
の構造を、Ｐチャネル型ＭＯＳトランジスタについて示
した断面図である。図において、１、１４、１５、１
８、１９、２４〜２８は上記実施例１と同じもの、３６
はフィ−ルド絶縁膜１９に隣接するように基板に形成さ
れた拡散層としてのＰ^＋型ソ−ス・ドレイン領域、３７
はソ−ス・ドレイン領域３６上からフィ−ルド絶縁膜１
９上にわたって形成された、第１の導電膜としての多結
晶シリコン膜から成るソ−ス・ドレイン電極、３８はソ
−ス・ドレイン電極３７と後述するゲート電極３９とで
挟まれた領域である開口部、３９は第３の導電膜２４と
第４の導電膜２５とで構成される第２の導電膜としての
ゲ−ト電極、４０はゲ−ト絶縁膜、４１は基板１下層に
形成された基板１電位を取るための基板電極である。Embodiment 3 FIG. Next, a semiconductor device according to a third embodiment of the present invention will be described. FIG. 11 is a cross-sectional view showing a structure of a semiconductor device according to Embodiment 3 of the present invention for a P-channel MOS transistor. In the figure, 1, 14, 15, 1
8, 19 and 24 to 28 are the same as those in the first embodiment,
Reference numeral 37 denotes a P ⁺ type source / drain region as a diffusion layer formed on the substrate so as to be adjacent to the field insulating film 19;
Is the field insulating film 1 from above the source / drain region 36.
It formed over the 9, first polycrystalline silicon film consisting source as a conductive film - scan and drain electrodes, the 38 source
The source / drain electrode 37 and a gate electrode 39 described later.
An opening which is a sandwiched region , 39 is a gate electrode as a second conductive film composed of the third conductive film 24 and the fourth conductive film 25, 40 is a gate insulating film, 41 Is a substrate electrode formed on the lower layer of the substrate 1 for taking the potential of the substrate 1.

【００４１】以下、製造方法を図１２〜図１８に基づい
て説明する。まず、基板１上の全面に、シリコン酸化膜
を例えば０．０１μｍの膜厚で形成し、その上に上記実
施例１と同様の方法で、多結晶シリコン膜２５ａ、シリ
コン酸化膜２９およびシリコン窒化膜３０から成る第１
の膜３１と第１のサイドウォ−ル３２とを形成する。こ
のとき第１のサイドウォ−ル３２形成のためのシリコン
窒化膜のエッチングに続いて上記シリコン酸化膜をエッ
チングし、第１の膜３１および第１のサイドウォ−ル３
２の真下に形成されたシリコン酸化膜のみを残存させて
ゲ−ト絶縁膜４０を形成する（図１２）。次に、上記実
施例１と同様に、フィ−ルド絶縁膜１９を形成し、シリ
コン窒化膜３０および第１のサイドウォ−ル３２を除去
する（図１３）。Hereinafter, the manufacturing method will be described with reference to FIGS. First, a silicon oxide film is formed on the entire surface of the substrate 1 to a thickness of, for example, 0.01 μm, and a polycrystalline silicon film 25a, a silicon oxide film 29, and a silicon nitride film are formed thereon in the same manner as in the first embodiment. The first consisting of the membrane 30
The film 31 and the first side wall 32 are formed. At this time, following the etching of the silicon nitride film for forming the first sidewall 32, the silicon oxide film is etched to form the first film 31 and the first sidewall 3.
The gate insulating film 40 is formed while leaving only the silicon oxide film formed immediately below the gate insulating film 2 (FIG. 12). Next, as in the first embodiment, the field insulating film 19 is formed, and the silicon nitride film 30 and the first side wall 32 are removed (FIG. 13).

【００４２】次に、上記実施例１と同様に、第１の膜３
１側壁に第２のサイドウォ−ル３３を形成し、基板１上
の全面にソ−ス・ドレイン電極となる多結晶シリコン膜
３７を堆積し、その上に平坦材３４を堆積して平坦化す
る（図１４）。次に、上記実施例１のベ−ス電極２１の
形成と同様の方法で、ソ−ス・ドレイン電極となる多結
晶シリコン膜３７の領域を決定し、多結晶シリコン膜３
７にＰ型不純物を導入する（図１５）。Next, similar to the first embodiment, the first film 3
A second sidewall 33 is formed on one side wall, a polycrystalline silicon film 37 serving as a source / drain electrode is deposited on the entire surface of the substrate 1, and a flattening material 34 is deposited on the polycrystalline silicon film 37 for flattening. (FIG. 14). Next, in the same manner as the formation of the base electrode 21 in the first embodiment, the region of the polycrystalline silicon film 37 to be the source / drain electrode is determined.
7 is doped with a P-type impurity (FIG. 15).

【００４３】次に、第２のサイドウォ−ル３３を除去し
てソ−ス・ドレイン電極３７と多結晶シリコン膜２５ａ
との間に開口部３８を露出させた後、基板１を熱酸化法
により酸化して熱酸化膜２７を約０．０１μｍの膜厚で
形成し、さらに基板１上の全面に例えばＣＶＤ酸化膜な
どの第２の絶縁膜２８を堆積し、その上に平坦材３５を
堆積して平坦化する（図１６）。次に、上記実施例１と
同様に、多結晶シリコン膜２５ａ表面が露出するまで平
坦材３５、第２の絶縁膜２８およびシリコン酸化膜２９
をエッチングする（図１７）。Next, the second side wall 33 is removed to remove the source / drain electrode 37 and the polysilicon film 25a.
After the opening 38 is exposed, the substrate 1 is oxidized by a thermal oxidation method to form a thermal oxide film 27 with a thickness of about 0.01 μm. Then, a second insulating film 28 is deposited, and a flattening material 35 is deposited on the second insulating film 28 to flatten it (FIG. 16). Next, as in the first embodiment, the flat material 35, the second insulating film 28, and the silicon oxide film 29 are exposed until the surface of the polycrystalline silicon film 25a is exposed.
Is etched (FIG. 17).

【００４４】次に、上記実施例１と同様に、多結晶シリ
コン膜２５ａを覆うように多結晶シリコン膜２４ａを形
成し、その後基板１上からイオン注入法により全面にＰ
型不純物を注入して多結晶シリコン膜２４ａ，２５ａに
Ｐ型不純物を導入した後、熱処理を施す。これにより、
多結晶シリコン膜２４ａ，２５ａは導電性を持つ第３の
導電膜２４と第４の導電膜２５とから成るＴ字型のゲ−
ト電極３９となる。同時に、既に導入されていた多結晶
シリコン膜３７中のＰ型不純物が、熱処理によって基板
１中に拡散し、Ｐ^＋型のソ−ス・ドレイン領域３６が形
成される（図１８）。次に、上記実施例１と同様に、層
間絶縁膜１４、金属配線層１５および基板電極４１を形
成し（図１１参照）、この後、所定の処理を施してＰチ
ャネル型ＭＯＳトランジスタを完成する。Next, similarly to the first embodiment, a polycrystalline silicon film 24a is formed so as to cover the polycrystalline silicon film 25a.
After implanting P-type impurities to introduce P-type impurities into polycrystalline silicon films 24a and 25a, heat treatment is performed. This allows
The polycrystalline silicon films 24a and 25a are T-shaped gates formed of a third conductive film 24 and a fourth conductive film 25 having conductivity.
Electrode 39. At the same time, the P-type impurity in the polycrystalline silicon film 37, which has already been introduced, diffuses into the substrate 1 by the heat treatment, and a P ⁺ -type source / drain region 36 is formed (FIG. 18). Next, as in the first embodiment, an interlayer insulating film 14, a metal wiring layer 15, and a substrate electrode 41 are formed (see FIG. 11), and thereafter, a predetermined process is performed to complete a P-channel MOS transistor. .

【００４５】上記実施例３では、Ｐチャネル型ＭＯＳト
ランジスタについて示したが、Ｎ型とＰ型を入れ替える
ことによりＮチャネル型ＭＯＳトランジスタも同様に形
成でき、従って相補型トランジスタも形成できる。ま
た、上記実施例１で示したバイポ−ラトランジスタと同
時に形成してＢｉＣＭＯＳ装置を形成することもでき
る。In the third embodiment, the P-channel type MOS transistor is described. However, by switching the N-type and P-type MOS transistors, an N-channel type MOS transistor can be formed in the same manner, and a complementary transistor can be formed. Further, a BiCMOS device can be formed by forming the transistor simultaneously with the bipolar transistor shown in the first embodiment.

【００４６】実施例４． 次に、この発明の実施例４による半導体装置について説
明する。図１９はこの発明の実施例４による半導体装置
の構造を示すＮＰＮ型バイポ−ラトランジスタについて
示した断面図である。図において、１、３〜６、１４、
１５、１８、２０〜２８は上記実施例１と同じもの、４
２は素子形成領域１８の外側に厚く形成されたフィ−ル
ド絶縁膜、４３はフィ−ルド絶縁膜４２と基板１のシリ
コン部分との接触面に形成されたシリコン酸化膜、４４
はフィ−ルド絶縁膜４２の側壁でベ−ス電極２１に接触
する部分に形成された第３のサイドウォ−ルである。Embodiment 4 FIG. Next, a semiconductor device according to a fourth embodiment of the present invention will be described. FIG. 19 is a sectional view showing an NPN bipolar transistor showing the structure of a semiconductor device according to Embodiment 4 of the present invention. In the figure, 1, 3, 6, 14,
15, 18, 20 to 28 are the same as those in the first embodiment,
Reference numeral 2 denotes a field insulating film formed thick outside the element forming region 18; 43, a silicon oxide film formed on a contact surface between the field insulating film 42 and the silicon portion of the substrate 1;
Is a third side wall formed at a portion of the side wall of the field insulating film 42 which contacts the base electrode 21.

【００４７】以下、製造方法を図２０〜図２３に基づい
て説明する。まず、上記実施例１と同様に第１の膜３１
と第１のサイドウォ−ル３２を形成し、その後、シリコ
ン窒化膜３０および第１のサイドウォ−ル３２をマスク
として基板１をエッチングした後、基板１表面を熱酸化
法により酸化して、シリコン酸化膜４３を例えば０．０
３μｍの膜厚で形成する（図２０）。次に、例えばＣＶ
Ｄ酸化膜などの絶縁膜を全面に堆積した後、その上に平
坦材（図示せず）を堆積してエッチバックすることによ
り、フィ−ルド絶縁膜４２を形成する（図２１）。Hereinafter, the manufacturing method will be described with reference to FIGS. First, similarly to the first embodiment, the first film 31 is formed.
And the first side wall 32 are formed. Thereafter, the substrate 1 is etched using the silicon nitride film 30 and the first side wall 32 as a mask, and then the surface of the substrate 1 is oxidized by a thermal oxidation method. The film 43 is, for example, 0.0
It is formed with a thickness of 3 μm (FIG. 20). Next, for example, CV
After depositing an insulating film such as a D oxide film on the entire surface, a flat material (not shown) is deposited thereon and etched back to form a field insulating film 42 (FIG. 21).

【００４８】次に、シリコン窒化膜３０および第１のサ
イドウォ−ル３２を除去した後、基板１上の全面に再び
シリコン窒化膜を堆積して全面エッチバックすることに
より、第１の膜３１側壁に第２のサイドウォ−ル３３
を、露出したフィ−ルド絶縁膜４２の側壁に第３のサイ
ドウォ−ル４４を形成する。この第２のサイドウォ−ル
３３と第３のサイドウォ−ル４４とは、素子形成領域１
８における基板１の露出面が残存するように薄く形成す
る。その後、基板１上の全面にベ−ス電極（第１の導電
膜）となる多結晶シリコン膜２１を堆積し、さらにその
上に平坦材３４を堆積して平坦化する（図２２）。Next, after removing the silicon nitride film 30 and the first sidewall 32, a silicon nitride film is again deposited on the entire surface of the substrate 1 and the whole surface is etched back, whereby the side wall of the first film 31 is formed. The second side wall 33
Then, a third side wall 44 is formed on the exposed side wall of the field insulating film 42. The second side wall 33 and the third side wall 44 correspond to the element forming region 1.
8 so that the exposed surface of the substrate 1 remains. Thereafter, a polycrystalline silicon film 21 serving as a base electrode (first conductive film) is deposited on the entire surface of the substrate 1, and a flattening material 34 is further deposited on the polycrystalline silicon film 21 (FIG. 22).

【００４９】次に、上記実施例１と同様に、多結晶シリ
コン膜２１の領域を決定し、多結晶シリコン膜にＰ型不
純物を導入する（図２３）。この後、上位実施例１と同
様の製造工程を行うことにより、図１９に示したＮＰＮ
型バイポ−ラトランジスタを完成する。Next, as in the first embodiment, the region of the polycrystalline silicon film 21 is determined, and a P-type impurity is introduced into the polycrystalline silicon film (FIG. 23). Thereafter, by performing the same manufacturing process as in the first embodiment, the NPN shown in FIG.
A bipolar transistor is completed.

【００５０】上記実施例４では、基板１をエッチングし
てからＣＶＤ法等によりフィ−ルド絶縁膜４２を形成す
るため、フィ−ルド絶縁膜４２の膜厚を基板１をエッチ
ングした深さ分厚くすることができる。このためフィ−
ルド絶縁膜４２の領域において、配線等の基板に対する
寄生容量を低減できる。In the fourth embodiment, since the field insulating film 42 is formed by the CVD method or the like after the substrate 1 is etched, the thickness of the field insulating film 42 is increased by the depth of the etching of the substrate 1. be able to. For this reason
In the region of the field insulating film 42, parasitic capacitance to a substrate such as wiring can be reduced.

【００５１】なお、上記実施例４では、第１のサイドウ
ォ−ル３２の材料は、上記実施例１〜３で用いたような
耐酸化性材料である必要はなく、基板１のエッチング時
に耐エッチング性（選択比）を持つ材料であれば良い。In the fourth embodiment, the material of the first sidewall 32 does not need to be the oxidation-resistant material used in the first to third embodiments. Any material having properties (selectivity) may be used.

【００５２】また、上記実施例４で示した、基板１のエ
ッチングおよびフィ−ルド絶縁膜４２の形成方法は、上
記実施例３で示したＭＯＳトランジスタの形成において
も適用でき、同様の効果を奏する。The method of etching the substrate 1 and forming the field insulating film 42 shown in the fourth embodiment can be applied to the formation of the MOS transistor shown in the third embodiment, and has the same effect. .

【００５３】[0053]

【発明の効果】以上のように、この発明によれば、後工
程で第２の導電膜を形成する領域にまず第１の膜を形成
し、この第１の膜に第１および第２のサイドウォ−ルを
形成することによって、フィ−ルド絶縁膜と第１の導電
膜の開口部との形成領域をそれぞれ自己整合的に決定す
る。従って、第１の導電膜の開口部からフイ−ルド絶縁
膜までの距離も、マスク合わせ余裕の必要のない自己整
合的に決定された微細なものとなり、それに伴って第１
の導電膜に接続する拡散層の領域も縮小されて、集積度
が向上し、かつ素子の寄生容量が低減された半導体装置
が得られる。As described above, according to the present invention, a first film is first formed in a region where a second conductive film is to be formed in a later step, and the first and second films are formed on the first film. By forming the sidewalls, the formation regions of the field insulating film and the opening of the first conductive film are determined in a self-aligned manner. Accordingly, the distance from the opening of the first conductive film to the field insulating film is also small, which is determined in a self-aligned manner without requiring a margin for mask alignment.
The region of the diffusion layer connected to the conductive film is also reduced, so that a semiconductor device in which the degree of integration is improved and the parasitic capacitance of the element is reduced can be obtained.

【００５４】また、第１の膜下層部を第２の導電膜に利
用することによって、第２の導電膜の形成が容易にでき
る。このとき第１の膜下層部から成る第４の導電膜とそ
れに接続した第３の導電膜とで第２の導電膜を形成する
ため、表面が極めて平坦なＴ字型の第２の導電膜が容易
に形成できる。Further, by using the lower part of the first film as the second conductive film, the second conductive film can be easily formed. At this time, since the second conductive film is formed by the fourth conductive film formed of the first film lower layer portion and the third conductive film connected to the fourth conductive film, the T-shaped second conductive film having an extremely flat surface is used. Can be easily formed.

【００５５】また、第２の導電膜がＴ字型に形成されて
いるため、表面が段差のない極めて平坦な形状となり、
半導体装置の信頼性が向上する。Further, since the second conductive film is formed in a T-shape, the surface has a very flat shape with no steps,
The reliability of the semiconductor device is improved.

【００５６】また、この発明によれば、後工程でゲート
電極を形成する領域にまず第１の膜を形成し、この第１
の膜に第１および第２のサイドウォ−ルを形成すること
によって、フィ−ルド絶縁膜および第１の導電膜の形成
領域をそれぞれ自己整合的に決定する。従って、第１の
導電膜端部からフイ−ルド絶縁膜までの距離も、マスク
合わせ余裕の必要のない自己整合的に決定された微細な
ものとなり、それに伴って第１の導電膜に接続するソ−
ス・ドレイン領域も縮小されて、集積度が向上し、かつ
素子の寄生容量が低減された半導体装置が得られる。 According to the present invention, the gate is formed in a later step.
First, a first film is formed in a region where an electrode is to be formed.
Forming first and second side walls on the film
To form a field insulating film and a first conductive film
The regions are determined in a self-aligned manner. Therefore, the first
The distance from the end of the conductive film to the field insulating film also depends on the mask.
Self-aligned fine-grained
And a source connected to the first conductive film.
The drain and drain regions are also reduced, improving the integration and
A semiconductor device with reduced parasitic capacitance of the element can be obtained.

【００５７】また、ゲート電極がＴ字型に形成されてい
るため、表面が段差のない極めて平坦な形状となり、半
導体装置の信頼性が向上する。 Further , the gate electrode is formed in a T-shape.
Therefore, the surface has a very flat shape with no steps,
The reliability of the conductor device is improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 この発明の実施例１による半導体装置の構造
を示す断面図である。FIG. 1 is a cross-sectional view illustrating a structure of a semiconductor device according to a first embodiment of the present invention.

【図２】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。FIG. 2 is a sectional view showing one step of a method for manufacturing a semiconductor device according to Embodiment 1 of the present invention;

【図３】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。FIG. 3 is a sectional view showing one step of a method for manufacturing a semiconductor device according to Embodiment 1 of the present invention;

【図４】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。FIG. 4 is a cross-sectional view showing a step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図５】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。FIG. 5 is a cross-sectional view showing a step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図６】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。FIG. 6 is a cross-sectional view showing a step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図７】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。FIG. 7 is a cross-sectional view showing a step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図８】 この発明の実施例１による半導体装置の製造
方法の一工程を示す断面図である。FIG. 8 is a cross-sectional view showing a step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.

【図９】 この発明の実施例２による半導体装置の構造
を示す断面図である。FIG. 9 is a sectional view showing a structure of a semiconductor device according to Embodiment 2 of the present invention;

【図１０】 この発明の実施例２による半導体装置の製
造方法を示す断面図である。FIG. 10 is a sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention;

【図１１】 この発明の実施例３による半導体装置の構
造を示す断面図である。FIG. 11 is a sectional view showing a structure of a semiconductor device according to Embodiment 3 of the present invention;

【図１２】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。FIG. 12 is a cross-sectional view showing a step of a method for manufacturing a semiconductor device according to Embodiment 3 of the present invention.

【図１３】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。FIG. 13 is a sectional view showing one step of a method of manufacturing a semiconductor device according to Embodiment 3 of the present invention;

【図１４】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。FIG. 14 is a cross-sectional view showing a step of a method for manufacturing a semiconductor device according to Embodiment 3 of the present invention.

【図１５】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。FIG. 15 is a cross-sectional view showing a step of a method for manufacturing a semiconductor device according to Embodiment 3 of the present invention.

【図１６】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。FIG. 16 is a cross-sectional view showing a step of a method for manufacturing a semiconductor device according to Embodiment 3 of the present invention.

【図１７】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。FIG. 17 is a cross-sectional view showing a step of a method for manufacturing a semiconductor device according to Embodiment 3 of the present invention.

【図１８】 この発明の実施例３による半導体装置の製
造方法の一工程を示す断面図である。FIG. 18 is a cross-sectional view showing a step of a method for manufacturing a semiconductor device according to Embodiment 3 of the present invention.

【図１９】 この発明の実施例４による半導体装置の構
造を示す断面図である。FIG. 19 is a sectional view showing a structure of a semiconductor device according to Embodiment 4 of the present invention;

【図２０】 この発明の実施例４による半導体装置の製
造方法の一工程を示す断面図である。FIG. 20 is a cross-sectional view showing a step of a method for manufacturing a semiconductor device according to Embodiment 4 of the present invention.

【図２１】 この発明の実施例４による半導体装置の製
造方法の一工程を示す断面図である。FIG. 21 is a cross-sectional view showing a step of a method for manufacturing a semiconductor device according to Embodiment 4 of the present invention.

【図２２】 この発明の実施例４による半導体装置の製
造方法の一工程を示す断面図である。FIG. 22 is a cross-sectional view showing a step of a method for manufacturing a semiconductor device according to Embodiment 4 of the present invention.

【図２３】 この発明の実施例４による半導体装置の製
造方法の一工程を示す断面図である。FIG. 23 is a cross-sectional view showing a step of a method for manufacturing a semiconductor device according to Embodiment 4 of the present invention.

【図２４】 従来の半導体装置の構造を示す断面図であ
る。FIG. 24 is a cross-sectional view illustrating a structure of a conventional semiconductor device.

【図２５】 従来の半導体装置の製造方法の一工程を示
す断面図である。FIG. 25 is a cross-sectional view showing one step of a conventional method for manufacturing a semiconductor device.

【図２６】 従来の半導体装置の製造方法の一工程を示
す断面図である。FIG. 26 is a cross-sectional view showing one step of a conventional method for manufacturing a semiconductor device.

【図２７】 従来の半導体装置の製造方法の一工程を示
す断面図である。FIG. 27 is a cross-sectional view showing one step of a conventional method for manufacturing a semiconductor device.

【図２８】 従来の半導体装置の製造方法の一工程を示
す断面図である。FIG. 28 is a cross-sectional view showing one step of a conventional method for manufacturing a semiconductor device.

【符号の説明】[Explanation of symbols]

１ 半導体基板、１８ 素子形成領域、１９ フィ−ル
ド絶縁膜、２０ 拡散層としてのベ−ス引き出し領域、
２１ 第１の導電膜としての多結晶シリコン膜から成る
ベ−ス電極、２２ 第１の導電膜の開口部としてのベ−
ス開口部、２３ 第２の導電膜としてのエミッタ電極、
２４ 第３の導電膜、２５ 第４の導電膜、２５ａ 第
１の膜下層部としての多結晶シリコン膜、２６ 第１の
絶縁膜、２７ 熱酸化膜、２８ 第２の絶縁膜、３１
第１の膜、３２ 第１のサイドウォ−ル、３３ 第２の
サイドウォ−ル、３６ 拡散層としてのソ−ス・ドレイ
ン領域、３７ 第１の導電膜としての多結晶シリコン膜
から成るソ−ス・ドレイン電極、３８ 第１の導電膜の
開口部としてのソ−ス・ドレイン電極の開口部、３９
第２の導電膜としてのゲ−ト電極、４２ フィ−ルド絶
縁膜。1 semiconductor substrate, 18 element formation region, 19 field insulating film, 20 base extraction region as diffusion layer,
21 A base electrode made of a polycrystalline silicon film as a first conductive film, 22 A base electrode as an opening of the first conductive film
23, an emitter electrode as a second conductive film,
24 third conductive film, 25 fourth conductive film, 25a polycrystalline silicon film as first film lower layer portion, 26 first insulating film, 27 thermal oxide film, 28 second insulating film, 31
1st film, 32 1st side wall, 33 2nd side wall, 36 source / drain region as diffusion layer, 37 source made of polycrystalline silicon film as 1st conductive film A drain electrode, an opening of the source / drain electrode as an opening of the first conductive film;
A gate electrode as a second conductive film, 42 field insulating film;

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/331 H01L 21/265 H01L 21/316 H01L 21/336 H01L 29/732 H01L 29/78 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. ⁷ identification code FI H01L 29/78 (58) Investigated field (Int.Cl. ⁷ , DB name) H01L 21/331 H01L 21/265 H01L 21/316 H01L 21/336 H01L 29/732 H01L 29/78

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 半導体基板上の素子形成領域内の所定領
域に第１の膜を選択的に形成する第１の工程と、上記第
１の膜の側壁に第１のサイドウォ−ルを形成する第２の
工程と、上記第１の膜および上記第１のサイドウォ−ル
をマスクとして、自己整合的にフィ−ルド絶縁膜を形成
する第３の工程と、上記第１のサイドウォ−ルを除去し
た後、上記第１の膜の側壁に、上記第１のサイドウォ−
ルよりも薄い第２のサイドウォ−ルを形成する第４の工
程と、上記第１の膜および上記第２のサイドウォ−ルの
形成領域以外の少なくとも上記素子形成領域上に、上記
第２のサイドウォ−ルに隣接させて半導体材料から成る
第１の導電膜を形成し、その後、上記第２のサイドウォ
−ルを除去して上記第１の導電膜の開口部を自己整合的
に形成する第５の工程と、上記第１の導電膜からの不純
物の拡散によって、上記半導体基板に拡散層を形成する
第６の工程と、上記第１の導電膜と上記第１の膜とを絶
縁する第１の絶縁膜を、上記第１の膜を露出させて形成
する第７の工程と、その後、上記第１の膜形成領域に第
２の導電膜を形成する第８の工程とを有することを特徴
とする半導体装置の製造方法。1. A first step of selectively forming a first film in a predetermined region in an element forming region on a semiconductor substrate, and forming a first sidewall on a side wall of the first film. A second step, a third step of forming a field insulating film in a self-aligned manner using the first film and the first side wall as a mask, and removing the first side wall; After that, the first sidewall is formed on the side wall of the first film.
A fourth step of forming a second sidewall thinner than the first sidewall, and forming the second sidewall on at least the element formation region other than the first film and the second sidewall formation region. Forming a first conductive film made of a semiconductor material adjacent to the first conductive film, and then removing the second sidewall to form an opening of the first conductive film in a self-aligned manner. A step of forming a diffusion layer in the semiconductor substrate by diffusing impurities from the first conductive film; and a first step of insulating the first conductive film and the first film from each other. Forming an insulating film by exposing the first film, and then forming an second conductive film in the first film forming region. Manufacturing method of a semiconductor device. 【請求項２】 第１の工程にて、下層部が半導体材料か
ら成る第１の膜を形成し、その後第７の工程にて、半導
体材料から成る第１の導電膜、半導体基板および上記第
１の膜下層部の露出面上に熱酸化膜を形成し、続いて上
記半導体基板上の全面に第２の絶縁膜を形成してエッチ
バックすることにより上記熱酸化膜と上記第２の絶縁膜
とで構成される第１の絶縁膜を、上記第１の膜下層部の
半導体材料表面を露出させて形成し、第８の工程にて、
上記第１の膜下層部に接続するように第３の導電膜を形
成して、これら第３の導電膜および上記第１の膜下層部
（第４の導電膜）から成る第２の導電膜を形成すること
を特徴とする請求項１記載の半導体装置の製造方法。2. In a first step, a first film whose lower layer portion is made of a semiconductor material is formed, and then, in a seventh step, a first conductive film made of a semiconductor material, a semiconductor substrate, and the first film are formed. A thermal oxide film is formed on the exposed surface of the lower layer portion of the first substrate, and then a second insulating film is formed on the entire surface of the semiconductor substrate and etched back to form the thermal oxide film and the second insulating film. Forming a first insulating film constituted by a film by exposing a surface of the semiconductor material in the first film lower layer portion; and in an eighth step,
A third conductive film is formed so as to be connected to the first film lower layer portion, and a second conductive film including the third conductive film and the first film lower layer portion (fourth conductive film) 2. The method of manufacturing a semiconductor device according to claim 1, further comprising: 【請求項３】 半導体基板上に、素子形成領域の外側に
形成されたフィ−ルド絶縁膜と、このフィ−ルド絶縁膜
に隣接するように上記半導体基板に形成された拡散層
と、上記素子形成領域内に開口部を持ち、上記拡散層上
に形成された第１の導電膜と、上記第１の導電膜の開口
部の中央部に形成された第２の導電膜とを有する半導体
装置において、上記第２の導電膜が、上記半導体基板に
対し水平方向のパタ−ンである第３の導電膜と、該第３
の導電膜下層に配設され垂直方向の柱状パタ−ンである
第４の導電膜とを組み合わせたＴ字型で構成され、上記
第１の導電膜の開口部内に、上記第４の導電膜側壁から
該開口部内壁に渡って形成された熱酸化膜を介して絶縁
膜が形成されたことを特徴とする半導体装置。3. A field insulating film formed outside a device forming region on a semiconductor substrate, a diffusion layer formed on the semiconductor substrate so as to be adjacent to the field insulating film, and A semiconductor device having an opening in a formation region, including a first conductive film formed on the diffusion layer, and a second conductive film formed at the center of the opening of the first conductive film The third conductive film, wherein the second conductive film has a pattern in a horizontal direction with respect to the semiconductor substrate;
And a fourth conductive film which is disposed below the conductive film and is a vertical columnar pattern. The fourth conductive film is formed in the opening of the first conductive film. A semiconductor device, wherein an insulating film is formed via a thermal oxide film formed from a side wall to an inner wall of the opening. 【請求項４】 半導体基板上の素子形成領域内のゲート
電極形成予定領域に第１の膜を選択的に形成する第１の
工程と、上記第１の膜の側壁に第１のサイドウォ−ルを
形成する第２の工程と、上記第１の膜および上記第１の
サイドウォ−ルをマスクとして、自己整合的にフィ−ル
ド絶縁膜を形成する第３の工程と、上記第１のサイドウ
ォ−ルを除去した後、上記第１の膜の側壁に、上記第１
のサイドウォ−ルよりも薄い第２のサイドウォ−ルを形
成する第４の工程と、上記第１の膜および上記第２のサ
イドウォ−ルの形成領域以外の少なくとも上記素子形成
領域上に、上記第２のサイドウォ−ルに隣接させて半導
体材料から成る第１の導電膜を形成し、その後、上記第
２のサイドウォ−ルを除去する第５の工程と、上記第１
の導電膜からの不純物の拡散によって、上記半導体基板
にソース・ドレイン領域を形成する第６の工程と、上記
第１の導電膜と上記第１の膜とを絶縁する第１の絶縁膜
を、上記第１の膜を露出させて形成する第７の工程と、
その後、上記第１の膜形成領域にゲート電極を形成する
第８の工程とを有することを特徴とする半導体装置の製
造方法。 4. A gate in an element forming region on a semiconductor substrate.
A first film for selectively forming a first film in a region where an electrode is to be formed;
And a step of forming a first sidewall on a side wall of the first film.
Forming a second step, the first film and the first film,
Using side walls as masks, self-aligned field
A third step of forming a gate insulating film;
After removing the wall, the first film is formed on the side wall of the first film.
Form a second side wall that is thinner than the side wall
Forming a fourth step, the first film and the second substrate.
Formation of at least the above-mentioned element other than the formation region of the idwall
Semi-conductor on the area, adjacent to the second side wall
Forming a first conductive film made of a body material;
A fifth step of removing the side wall of the second step;
Diffusion of impurities from the conductive film of
A sixth step of forming source / drain regions in
A first insulating film that insulates the first conductive film from the first film
Forming a first film by exposing the first film;
Thereafter, a gate electrode is formed in the first film formation region.
An eighth step of manufacturing a semiconductor device.
Construction method. 【請求項５】 半導体基板上に、素子形成領域の外側に
形成されたフィ−ルド絶縁膜と、このフィ−ルド絶縁膜
の内央部に配設されたゲート電極と、該ゲート電極の両
側で上記フィ−ルド絶縁膜に隣接するように上記半導体
基板に形成された拡散層としてのソース・ドレイン領域
と、上記ゲート電極の両側で該ゲート電極と所定の寸法
離間させて上記ソース・ドレイン領域上にそれぞれ形成
された第１の導電膜とを備え、上記ゲート電極が、上記
半導体基板に対し水平方向のパタ−ンである導電膜と、
該導電膜下層に配設され垂直方向の柱状パタ−ンである
導電膜とを組み合わせたＴ字型で構成され、上記第１の
導電膜と上記ゲート電極とで挟まれる開口内に、上記ゲ
ート電極の柱状パタ−ンである導電膜側壁から該 開口内
壁に渡って形成された熱酸化膜を介して絶縁膜が形成さ
れたことを特徴とする半導体装置。 5. A semiconductor device, comprising:
The formed field insulating film and the field insulating film
A gate electrode disposed in the inner central portion of the
The semiconductor so that the side is adjacent to the field insulating film.
Source / drain regions as diffusion layers formed on the substrate
And a predetermined dimension with the gate electrode on both sides of the gate electrode
Separate and form on source and drain regions above
A first conductive film, wherein the gate electrode is
A conductive film that is a pattern in a horizontal direction with respect to the semiconductor substrate;
A vertical columnar pattern disposed under the conductive film.
It is configured in a T-shape in combination with a conductive film,
The opening is sandwiched between the conductive film and the gate electrode.
Columnar pattern of over gate electrode - down a is conductive film side wall from within said opening
An insulating film is formed via a thermal oxide film formed over the wall.
A semiconductor device characterized by the following.