JPH04184541A - 耐故障型マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、マルチプロセッサシステムに係り、特にシス
テム構成に冗長性をもたせることによって高い信軌性を
実現する耐故障型のマルチプロセッサシステムに関する
。

〔従来の技術〕

従来、この種のコンピュータでは、故障検出機能が完全
でない複数台のプロセッサの出力を多数決回路によって
判定し、故障の発生したプロセッサからの誤った出力値
を検出し、マスクすることによって高い信転性を得てい
る。

プロセッサを同一のクロックで動作させ、多数決回路を
プロセッサの出力タイミングに同期して作用させる一般
的な３重系システムの例を第３図に示す。また、独立し
たクロックで動作する複数の一般的なプロセッサをシリ
アルデータバスを介して接続し、各プロセッサにおける
単位データ処理の終了時に互いに出力値をデータバスを
介して交換し、各プロセッサのプログラムによって自分
の出力値を含めて多数決処理を行ない故障の検出及びマ
スクを行なうシステムの例を第４図に示す。

前者の例はＴＭＲ（Ｔｒｉｐｌｅ　Ｍｏｄｕｌａｒ　Ｒ
ｅｄｕｎｄａｎｃｙ）として知られ、後者はＳ　Ｉ　Ｆ
　Ｔ（Ｓｏｆｔｗａｒｅ　Ｉｓｐｌｅｍｅｎｔｅｄ　Ｆ
ａｕｌｔ　Ｔｏｌｅｒａｎｃｅ）として良く知られてい
る。

この第３図の従来例は、３台のコンピュータ＃１〜＃３
が共通の内部バス７０に接続され、さらにデータバスイ
ンターフェイス８０を介して外部データバスと結ばれて
いる。

ここで、各コンピュータは、データ処理を行うためのマ
イクロプロセッサ３０と、内部データバス７０上のデー
タを記憶しておきマイクロプロセッサ３０からの指令に
よりマイクロプロセッサ３０にそのデータを出力するた
めのメモリ４０とを備えている。

さらに、各コンピュータのマイクロプロセッサ３０にク
ロック信号を同時に供給するための発振器２０と、各コ
ンピュータのマイクロプロセッサ３０からの出力データ
の正誤を多数決で判定し、故障の発生したマイクロプロ
セッサからの誤った出力データを検出しマスクすること
により正しいデータを内部データバス７０に出力するた
めの多数決回路１０とから構成されている。　この方式
％式％） 次に、第４図の従来例は、Ｎ台のコンピュータ＃１〜＃
Ｎが各コンピュータ内のデータバスインターフェイス９
０を介してデータバスラインと結ばれている。

ここで、各コンピュータはデータバスインターフェイス
９０と接続されデータの入出力やデータ処理を行うため
のマイクロプロセッサ３０と、マイクロプロセッサ３０
にクロック信号を供給するだめの発振器２０と、データ
バスインターフェイス９０からの入力データを記憶して
おきマイクロプロセッサ３０からの指令によりマイクロ
プロセッサ３０にそのデータを出力するためのメモリ４
０とを備えている。

そして、各コンピュータ間でデータの交換を行い、各マ
イクロプロセッサ３０で各データの正誤をプログラムに
よって多数決判定し、故障の発生したマイクロプロセッ
サからの誤った出力データを検出しマスクすることによ
り正しいデータを得る構成になっている。

この方式はＳ　Ｉ　Ｆ　Ｔ　（Ｓｏｆｔｗａｒｅ　Ｉｍ
ｐｌｅｍｅｎｔｅｄ　Ｆａｕｌｔ−Ｔｏｌｅｒａｎｃｅ
）と呼ばれている。

〔発明が解決しようとする課題〕

しかしながら、上記従来例のＴＭＲ方式では、特殊なマ
イクロプロセッサを使用しており、各マイクロプロセッ
サを同期して動作させるためにマイクロプロセッサのク
ロック周波数を上げることが困難であり、また多数決回
路を経由してメモリアクセスを行わなければならないた
め、コンピュータの演算性能を向上させることが困難で
あるという不都合があった。しかも、各プロセッサを物
理的に接近して実装すること、又発振器や多数決回路が
故障するとシステム全体がダウンしてしまうことから、
故障の分離性の面で欠点となっていた。

また、上記５ＩＦＴ方式では、単位処理毎に各コンピュ
ータ間でデータ交換を行い、その後、プログラムによっ
て多数決処理をするためにプログラムのオーバーへ・ノ
ドが増加し処理能力が低下するという不都合があった。

〔発明の目的〕

本発明の目的は、かかる従来例の有する不都合を改善し
、とくに通常のマイクロプロセッサを使用し、高速処理
が可能で、しかもシステムダウンに強く、プログラムの
オーバーヘッドが小さい耐故障型のマルチプロセッサシ
ステムを提供することにある。

〔課題を解決するための手段〕

本発明のマルチプロセッサシステムは、複数台のプロセ
ッサがそれぞれ独立したクロックで動作し、それぞれ他
のプロセッサからは直接入出力されない専用のメモリと
自律型ンリアルマルチプレクスデータパスインタフェー
スと多数決回路を有している。各プロセッサのメモリは
、自律型シリアルマルチブレクスデータバスインタフェ
ースに接続され、互いにこのデータバスを介してプロセ
ッサの介在なしに自律的に格納しているデータの交換を
行なう。

特許請求の範囲第１項のシステムでは、各々の多数決回
路は、前記メモリと自律型シリアルマルチプレクスデー
タバスインタフェースの間にあって、データバスを介し
て受信し、−時記憶していた他のプロセッサの出力値を
データバスを介して送信した後も保持していた当該プロ
セッサの出力値または送信と同時に受信し、−時記憶し
ていた当該プロセッサの出力値に対し、データ交換に同
期して多数決判定を行ない、その結果として障害のある
データを検出し、分離して正しい値をメモリに書き込む
。このことによって故障が発生しても正しく動作するよ
うにした。

特許請求の範囲第２項のシステムでは、各々の多数決回
路は、各々のプロセッサと前記各々のメモリとの間にあ
って、データバスを介して受信し、前記メモリに拡納し
ていた他のプロセッサの出力値とデータバスを介して受
信した当該プロセ、すの出力値に対し、プロセッサのメ
モリ読み出し動作に同期して多数決判定を行ない、その
結果をプロセッサに入力する。このことによって障害の
発生したテ゛−夕を検出分離し正しく動作するようにし
たものである。

すなわち、本発明では、複数台のコンピュータが各コン
ピュータ内の自律型シリアルデータバスインターフェイ
スを介してデータバスラインと結ばれており、さらに各
コンピュータはデータ処理を行うためのマイクロプロセ
ッサと、マイクロプロセッサにクロック信号を供給する
ための発振器と、マイクロプロセッサからの命令により
データを記憶するためのメモリとを有し、さらに各コン
ピュータ内のメモリと自律型シリアルデータバスインタ
ーフェイスとの間、あるいはメモリとマイクロプロセッ
サとの間に他のコンピュータがら送られできたデータを
データ交換と同期して比較し多数決により障害のあるデ
ータの検出と分離を行うための多数決回路を具備すると
いう構成を採っている。これによって前述した目的を達
成しようとするものである。

〔作用〕

まず、特許請求の範囲第１項記載のものにあっては、各
コンピュータからデータバスに順番にデータが出力され
、各コンピュータの自律型シリアルデータバスインター
フェイスまたは多数決回路にそのデータが記憶される。

他の全てのコンピュータからのデータが記憶されると、
このデータ交換に同期して多数決回路が動作を開始し、
全てのコンピュータからのデータを比較し多数決で正し
いデータの判定を行い、その結果をメモリに書き込む。

そして、マイクロプロセッサはこの判定結果をメモリか
ら読み出し、次の単位データ処理の入力データとして使
用する。

また、特許請求の範囲第２項記載のものにあっては、各
コンピュータからデータバスに順番に出力すれたデータ
は、各コンピュータのメモリに記憶される。他の全ての
コンピュータからのデータが記憶されると、マイクロプ
ロセッサーが各単位データ処理の入力データをメモリか
ら読み出す時にそれに同期して多数決回路を動作させる
。そして、メモリに記憶されている他の全てのコンピュ
ータからのデータと比較し、多数決の結果として正しい
データをマイクロプロセッサのいづれの場合も各マイク
ロプロセッサから見てデータ交換の過程において多数決
機能が働き、正しいデータをマイクロプロセッサに入力
することができる。

〔発明の実施例〕

以下、本発明の第１の実施例を第１図に基づいて説明す
る。

第１図の実施例では、Ｎ台のコンピュータ＃１〜＃Ｎが
各コンピュータ内の自律型シリアルデータバスインター
フェイス５０を介してデータバスライン６０と結ばれて
いる。そして、各コンピュータ内のメモリに格納されて
いるデータを互いに交換し合うようになっている。

自律型シリアルマルチプレクスデータバスインタフェー
スは、プロセッサによる制御及び他のバスインタフェー
スからの制御の介在なしにメモリ内に書き込まれたプロ
セッサの出力値を自律的にハスライン上にブロードキャ
スト送信し、ハスライン上のデータを全て受信すること
によって、各々のプロセッサの出力値を交換している。

各データバスインタフェースの送信が衝突しないように
するために、メディアアクセス方式としてＣ３ＭＡ　／
　ＣＡ　（Ｃａｒｒｉｅｒ　５ｅｎｓｅ　Ｍｕｌｔｔｐ
ｌｅｘ　Ａｃｃｅｓｓ　／　Ｃｏ１１ｉｓｉｏｎ　Ａｖ
ｏｉｄａｎｃｅ）方式やトークン消失対策付のトークン
パッシング方式等が使用される。

この各コンピュータ＃１〜＃Ｎはデータ処理を行うため
のマイクロプロセッサ３０と、マイクロプロセッサ３０
にクロック信号を供給するための発振器２０と、マイク
ロプロセッサ３０からの命令によりデータを記憶するた
めのメモリ４０とを備えている。さらに各コンピュータ
内のメモリ４０と自律型シリアルデータハスインターフ
ェイス５０との間に、他のコンピュータから送られてき
たデータを比較し多数決により障害のあるデータの検出
と分離を行うための多数決回路１０を具備するという構
成を採っている。

次に、上記実施例の動作について説明する。

まず、コンピュータ＃１からコンピュータ＃Ｎまで順番
にデータバス６０にデータが出力される。

各コンピュータ＃１〜＃Ｎの自律型シリアルデータバス
インターフェイス５０または多数決回路１０に他のコン
ピュータからの受信データ及び当該コンピュータからの
送信データが記憶される。例えば、コンピュータ＃１の
自律型シリアルデータバスインターフェイス５０または
多数決回路１０には、コンピュータ＃２〜＃Ｎからの受
信データが、コンピュータ＃Ｎの自律型シリアルデータ
バスインターフェイス５０または多数決回路１０には、
コンピュータ＃ｌ〜＃（Ｎ−１）からの受信データが記
憶される。このように他の全てのコンピュータからのデ
ータが記憶されると、多数決回路１０が動作を開始する
。すなわち、この各多数決回路１０は、データ交換に同
期して作動する機能を有する。この多数決回路１０では
、５記コンピュータの送信データも含め全てのコンピュ
ータからのデータを比較し多数決で一番多いデータを正
しいデータとして取り扱うようになっている。

そして、その結果をメモリ４０に書き込む。マイクロプ
ロセッサ３０はこの判定結果をメモリ４０から読み出し
、次の単位データ処理の入力データとして使用する。こ
のため、故障等により生じた誤ったデータの入力等に対
し、これを少数データとして確実に除去することができ
、これがため、コンピュータシステムとしての高い信軌
性が得られる。

次に、本発明の第２の実施例を第２図に基づいて説明す
る。

第２図の実施例では、Ｎ台のコンピュータ＃１〜＃Ｎが
各コンピュータ内の前述した自律型シリアルデータバス
インターフェイス５０を介してデータバスライン６０と
結ばれており、さらに各コンピュータはデータ処理を行
うためのマイクロプロセッサ３０と、マイクロプロセッ
サ３０にクロック信号を供給するための発振器２０と、
マイクロプロセッサ３０からの命令によりデータを記憶
するためのメモリ４０とを有し、さらに各コンピュータ
内のメモリ４０とマイクロプロセッサ３０との間に他の
コンピュータから送られてきたデータを比較し多数決に
より障害のあるデータの検出と分離を行うための多数決
回路１０を具備するという構成を採っている。

各コンピュータ＃１〜＃Ｎからデータバスに順番に出力
されたデータは、各コンピュータの自律型シリアルデー
タバスインターフェイス５０を介してメモリ４０に記憶
される。例えば、コンピュータ＃１のメモリ４０には、
コンピュータ＃２〜＃Ｎからの受信データが、コンピュ
ータ＃Ｎのメモリ４０には、コンピュータ＃１〜＃（Ｎ
−１）からの受信データが記憶される。このようにして
他の全てのコンピュータからの受信データと、当該プロ
セッサの送信データとが記憶されると、マイクロプロセ
ッサ−３０が各単位データ処理の入力データをメモリ４
０から読み出す時に多数決回路１０を動作させる。そし
て、メモリ４０に記憶されている全てのコンピュータか
らのデータを比較し、多数決により一番多いデータを正
しいデータとして取り扱いこれを入力データとする。

［発明の効果］ 以上のように本発明によると、複数台のコンピュータが
各コンピュータ内の自律型シリアルデータバスインター
フェイスを介してデータバスラインと結ばれており、さ
らに各コンピュータはデータ処理を行うためのマイクロ
プロセッサと、マイクロプロセッサにクロック信号を供
給するための発振器と、マイクロプロセッサからの命令
によりデータを記憶するためのメモリとを有し、さらに
各コンピュータ内のメモリと自律型シリアルデータバス
インターフェイスとの間、あるいはメモリとマイクロプ
ロセッサとの間に他のコンピュータから送られてきたデ
ータを比較し多数決により障害のあるデータの検出と分
離を行うための多数決回路を具備するという構成を採っ
ている。

このように、本発明では、故障によって生しる誤ったデ
ータの検出と除去の手段を各プロセッサ専用のメモリー
メモリ間の自律的なデータ交換の過程に分散して設置し
ており、多数決動作を自律型データバスのデータ交換に
同期して行なうことにより、耐故障型マルチプロセッサ
を実現している。

このことによって、コンピュータの核となるプロセッサ
としては、ＴＭＲに使用されている特殊なものを必要と
せず通常一般に使用されているマイクロプロセッサを使
用でき、クロック周波数を上げることにより高速処理が
可能となり、多数決回路が分散されているのでＴＭＲの
例のように１個の多数決回路の故障によるシステムダウ
ンに強く、各コンピュータを物理的に分散してマルチプ
ロセッサシステムを実現できることから、各コンピュー
タの故障の分離性（アイソレーション）が高い。

更に、５ＩＦＴ方式と比較して、各プロセッサで実行さ
れる単位データ処理は、自律型データバスインターフェ
ースの受信タイミング及び多数決回路の多数決動作完了
タイミングによって同期がとれるため、同期処理を含む
冗長性制御プログラムのオーバーヘッドを小さくするこ
とができ、制御プログラムを簡単にできるという従来に
ない優れた効果を備えたマルチプロセッサシステムを提
供することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すプロ・ンク図、第３図
は第１の従来例を示すブロック図、第４図は第２の従来
例を示すブロック図である。 １０・・・・・多数決回路、２０・・・・・発振器、３
０１０．・・マイクロプロセッサ、４０・・・・・メモ
リ、５０・・・・・自律型シリアルデータバスインター
フェイス、６０・・・・・データバスライン。 第１図 （７−将−ｑ） 第２図 （９ぺ４−タ〕 第３図

Claims (2)

【特許請求の範囲】
1. （１）、それぞれ独立したクロックで動作する複数台の
   プロセッサが、それぞれ他のプロセッサからは出力され
   ない専用のメモリを有し、前記メモリは、互いに自律型
   シリアルマルチプレクスデータバスを介して接続され、
   前記メモリ内に格納されているデータを互いに交換し合
   う疎結合マルチプロセッサにおいて、 前記データバスと前記メモリとの間に、それぞれ前記デ
   ータ交換に同期して動作する多数決回路を有し、 前記データバスよりシーケンシャルに受信し一時記憶し
   ていた他のプロセッサの出力値と、前記データバスより
   送信し一時記憶していた当該プロセッサの出力値とから
   多数決判定により障害のあるデータの検出と分離を行な
   い、その結果の値を当該プロセッサの前記メモリに書き
   込むことを特徴とする耐故障型マルチプロセッサシステ
   ム。
2. （２）、それぞれ独立したクロックで動作する複数台の
   プロセッサが、それぞれ他のプロセッサからは直接入出
   力されない専用のメモリを有し、前記メモリは互いに自
   律型シリアルマルチプレクスデータバスを介して接続さ
   れ、前記メモリ内に格納されているデータを互いに交換
   し合う疎結合マルチプロセッサシステムにおいて、 前記プロセッサと前記メモリとの間に、それぞれ前記プ
   ロセッサの読み出しに同期して動作する多数決回路を有
   し、 前記データバスよりシーケンシャルに受信し前記メモリ
   に格納していた他プロセッサの出力値と、前記データバ
   スより送信した当該プロセッサの出力値とから多数決判
   定により障害のあるデータの検出と分離を行なうと共に
   その結果の値を当該プロセッサに入力することを特徴と
   する耐故障型マルチプロセッサシステム。