CN104935326B - 接口电路中的输出电路 - Google Patents

Abstract

本发明提供一种接口电路中的输出电路，其包括：包括一个或并联的多个输出驱动单元的输出驱动模块，每个输出驱动单元包括多个输出驱动开关；包括多个输出控制逻辑单元的多个输出控制逻辑模块，每个输出控制逻辑单元的输出端连接至对应输出驱动模块的输出驱动单元中的一个输出驱动开关的控制端；协调控制逻辑模块，其包括有多个协调控制开关，每两个输出控制逻辑模块中的对应输出控制逻辑单元的输出端之间设置一个协调控制开关，该协调控制开关的控制端接收其连接的两个输出控制逻辑模块所接收到的驱动模块使能信号。通过协调控制逻辑模块对齐输出控制逻辑电路输出的控制信号的上升沿和/下降沿，从而改善该输出电路的最终输出信号的输出波形眼图。

Description

接口电路中的输出电路

【技术领域】

本发明涉及接口设计技术领域，特别涉及一种接口电路中的输出电路。

【背景技术】

DDR(Double Data Rate，双倍数据速率)技术，即在时钟的上升沿和下降沿都传送数据，能在保持时钟速率不变的情况下将数据传送速率提高一倍，因此，DDR接口广泛用于芯片之间的互连，如ASIC(Application Specific Integrated Circuit，专用集成电路)和SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存储器)之间的接口。

随着工作速度的提高，现有的很多DDR接口(例如，DDR2/DDR3/LPDDR2/LPDDR3接口等)不但对输出驱动电阻的大小有要求，而且对输出驱动电阻的线性度也有比较严格的要求，其要求输出电压在从0至电源电压的变化过程始终保持在一定范围内(比如，+/-10％)。

但由于CMOS(Complementary Metal Oxide Semiconductor)管本身的局限，通常需要CMOS管串联电阻做成小单元来改善电阻的线性度，然后通过进一步调整小单元的数量来达到所要求的电阻的大小，例如，由CMOS管串联电阻作成小电阻单元，小单元根据工艺、温度及电压的变化调整出一个240欧姆的大电阻单元，大电阻单元根据实际工作需要配置成34.4，40，48欧姆等不同的输出驱动电阻。如此设置将导致小单元数量众多，从而造成CMOS管及电阻所占芯片面积过大，不利于芯片小型化。

每个电阻单元都需要一个前级驱动逻辑，以将每个电阻单元的电阻值调整为240欧姆。但是，各个电阻单元的前级驱动逻辑的控制信号的上升沿或/和下降沿无法对齐，影响最终输出波形眼图。

因此，有必要提供一种改进的技术方案来解决上述问题。

【发明内容】

本发明的目的在于提供一种接口电路中的输出电路，可以改善最终输出信号的输出波形眼图。

为了解决上述问题，本发明提供一种接口电路中的输出电路，其包括：多个连接于电源端和驱动输出端之间的输出驱动模块，每个输出驱动模块包括连接于电源端和驱动输出端之间的一个或并联的多个输出驱动单元，每个输出驱动单元包括连接于电源端和驱动输出端之间的多个输出驱动开关，每个输出驱动开关具有连接至所述电源端的第一连接端，连接至所述驱动输出端的第二连接端和控制端，同一个输出驱动模块内的并联的多个输出驱动单元中的对应输出驱动开关的控制端互联在一起；与所述输出驱动模块对应的多个输出控制逻辑模块，每个输出控制逻辑模块包括多个输出控制逻辑单元，每个输出控制逻辑单元的输出端连接至对应输出驱动模块的输出驱动单元中的一个输出驱动开关的控制端，每个输出控制逻辑模块内的每个输出控制逻辑单元接收对应的驱动模块使能信号、对应的驱动开关使能信号以及输入控制信号，其中接收到有效的驱动模块使能信号的输出控制逻辑模块控制对应的输出驱动模块被引入该输出电路，接收到无效的驱动模块使能信号的输出控制逻辑模块控制对应的输出驱动模块被去除出该输出电路，接收到无效的驱动开关使能信号的输出控制逻辑单元控制对应的输出驱动开关被去除出该输出电路，接收到有效的驱动开关使能信号和有效的驱动模块使能信号的输出控制逻辑单元控制对应的输出驱动开关被引入该输出电路；协调控制逻辑模块，其包括有多个协调控制开关，每两个输出控制逻辑模块中的对应输出控制逻辑单元的输出端之间设置一个协调控制开关，该协调控制开关的控制端接收其连接的两个输出控制逻辑模块所接收到的驱动模块使能信号。

进一步的，每个输出驱动单元包括多个输出电阻，每个输出电阻与一个对应输出驱动开关串联在电源端和驱动输出端之间；或者每个输出驱动单元包括一个输出电阻，各个输出驱动开关并联在一起，所述输出电阻和各个并联的输出驱动开关串联在电源端和驱动输出端之间。

进一步的，所述输出驱动开关为PMOS晶体管，PMOS晶体管的源极为所述输出驱动开关的第一连接端，PMOS晶体管的漏极为所述输出驱动开关的第二连接端，PMOS晶体管的栅极为所述输出驱动开关的控制端，所述电源端为输入电源端；或者所述输出驱动开关为NMOS晶体管，NMOS晶体管的源极为所述输出驱动开关的第一连接端，NMOS晶体管的漏极为所述输出驱动开关的第二连接端，NMOS晶体管的栅极为所述输出驱动开关的控制端，所述电源端为接地端。

进一步的，每个输出控制逻辑单元包括第一逻辑门和第二逻辑门，该第一逻辑门的第一输入端接收所述输入控制信号，第二输入端接收对应的驱动开关使能信号，第一逻辑门的输出端与第二逻辑门的第一输入端相连，第二逻辑门的第二输入端接收对应的驱动模块使能信号，同一个输出控制逻辑模块中的各个输出控制逻辑单元接收到的驱动模块使能信号是同一信号，同一个输出控制逻辑模块中的各个输出控制逻辑单元接收到的驱动开关使能信号是不同信号，不同输出控制逻辑模块中的对应输出控制逻辑单元接收到的驱动开关使能信号是同一信号。

进一步的，每个协调控制开关包括串联的第一协调控制开关单元和第二协调控制开关单元，各个协调控制开关单元的控制端分别接收该协调控制开关所连接的两个输出控制逻辑模块所接收到的驱动模块使能信号。

进一步的，在所述协调控制开关所连接的两个输出控制逻辑模块所接收到的驱动模块使能信号都有效时，所述协调控制开关导通以连通该协调控制开关连接的两个输出控制逻辑单元的输出端，否则，所述协调控制开关截止。

进一步的，接口电路中的输出电路还包括有与对应输出控制逻辑模块的输出端相连的多个块内协调逻辑模块，每个块内协调模块包括微调控制开关，对应的输出控制逻辑模块中每两个输出控制逻辑单元的输出端之间设置一个微调控制开关，该微调控制开关的控制端接收该两个输出控制逻辑单元所接收到的驱动开关使能信号。

进一步的，每个微调控制开关包括串联的第一微调开关单元和第二微调开关单元，各个微调开关单元的控制端分别接收该微调开关所连接的两个输出控制逻辑单元所接收到的驱动开关使能信号。

进一步的，在所述微调控制开关所连接的两个输出控制逻辑单元所接收到的驱动开关使能信号都有效时，所述微调控制开关导通以连通该微调控制开关连接的两个输出控制逻辑单元的输出端，否则，所述微调控制开关截止。

与现有技术相比，本发明通过对齐所述输出控制逻辑电路输出的控制信号的上升沿和/下降沿，从而改善该输出电路的最终输出信号的输出波形眼图。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为本发明在一个实施例中的输出电路的部分模块示意图；

图2为图1中的输出驱动电路在一个实施例中的模块示意图；

图3为图1中的输出控制逻辑电路在一个实施例中的模块示意图；

图4为本发明中的输出驱动单元在第一实施例中的电路示意图；

图5为本发明中的输出驱动单元在第二实施例中的电路示意图；

图6为本发明中的输出驱动单元在第三实施例中的电路示意图；

图7a至图7c为本发明中的各个输出控制逻辑单元在一个实施例中的电路示意图；

图8为图3所示的各个输出控制逻辑模块输出的各个控制信号的波形示意图；

图9为本发明的协调控制逻辑模块在一个实施例中的结构示意图；

图10为图9中的协调控制开关在一个实施例中的结构示意图；

图11为本发明块内协调逻辑模块在一个实施例中的结构示意图；

图12为图11中的微调控制开关在一个实施例中的结构示意图。

【具体实施方式】

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。

请参考图1所示，其为本发明在一个实施例中的输出电路100的部分模块示意图。所述输出电路100包括输出驱动电路110和输出控制逻辑电路120。

所述输出驱动模块110连接于输入电源端VIN和驱动输出端VO之间。所述输出控制逻辑电路120接收外部输入的输入控制信号DIN、外部输入的驱动模块使能信号OEA-OEC、外部输入的驱动开关使能信号OE1-OEn。

所属领域内的普通技术人员所熟知的是，一个输出电路通常包括连接于输入电源端VIN和驱动输出端VO之间的上拉控制部分电路以及连接于驱动输出端VO和接地端GND之间的下拉控制部分电路。在输入控制信号DIN为高电平时，通过该上拉控制部分电路导通输入电源端VIN和驱动输出端VO之间的通路以拉高驱动输出端VO的电平，此时输出端VO和接地端GND之间的通路通常是截止的；在输入控制信号DIN为低电平时，通过该下拉控制部分电路导通输出端VO和接地端GND之间的通路以拉低驱动输出端VO的电平，此时输入电源端VIN和驱动输出端VO之间的通路通常是截止的。由于上拉控制部分电路与下拉控制部分电路的原理是基本相同的，因此为了方便，在本文中仅详细介绍上拉控制部分电路，如图1中的输出驱动电路110和输出控制逻辑电路120就属于上拉控制部分电路。易于想到的是，所述下拉控制部分电路可以包括有连接于驱动输出端VO和接地端GND之间的下拉输出驱动电路和下拉输出控制逻辑电路，它们采用与输出驱动电路110和输出控制逻辑电路120类似的结构，此时输出驱动电路110也可以被称为上拉输出驱动电路110，输出控制逻辑电路120也可以被称为下拉输出控制逻辑电路120。本文中的电源端可以统指输入电源端VIN和接地端GND。

如图2所示，其示出了本发明中的输出驱动电路110在一个实施例中的模块示意图。如图2所示，所述输出驱动电路110包括连接于输入电源端VIN和驱动输出端VO之间的第一输出驱动模块111、第二输出驱动模块112、第三输出驱动模块113。图2中示出了三个输出驱动模块，但是在其他实施例中，也可以根据需要配置1个、2个或更多个输出驱动模块。

每个输出驱动模块包括连接于输入电源端VIN和驱动输出端VO之间的一个或并联的多个输出驱动单元。每个输出驱动单元的整体电阻值可以被调整为预定电阻值，比如240欧姆。这样，通过将多个输出驱动单元并联可以得到34.4，40，48欧姆等不同的电阻值，比如将5个电阻值为240欧姆的输出驱动单元并联可以得到电阻值为48欧姆的输出驱动电阻。在一个优选的实施例中，为了能够得到更多组合的电阻值，可以设计如下，第一输出驱动模块111包括有一个输出驱动单元，第二输出驱动模块112包括有并联的两个输出驱动单元，第三输出驱动模块113包括有并联的4个输出驱动单元。假如每个输出驱动单元的电阻被调整为240欧姆，这样可以得到1、2、3、4、5、6、7个输出驱动单元并联的选择效果。

图4为本发明中的输出驱动单元400在第一实施例中的电路示意图。如图4所示的，所述输出驱动单元400包括连接于输入电源端VIN和驱动输出端VO之间的多个PMOS晶体管MP1至MPn以及分别与各个PMOS晶体管串联的电阻R1-Rn，其中PMOS晶体管MP1和电阻R1串联在输入电源端VIN和驱动输出端VO之间，PMOS晶体管MP2和电阻R2串联在输入电源端VIN和驱动输出端VO之间，……，PMOS晶体管MPn和电阻Rn串联在输入电源端VIN和驱动输出端VO之间。对于每个PMOS晶体管，其源极接输入电源端VIN，其漏极接对应的电阻的一端，对应的电阻的另一端接驱动输出端VO。

通过控制PMOS晶体管的栅极的信号，彻底截止某个PMOS晶体管可以改变整个输出驱动单元400的电阻值。根据工艺、温度及电压的变化，通过调整外部输入的驱动开关使能信号OE1-OEn来调整能够导通的PMOS晶体管的数量，进而可以使得整个输出驱动单元400的电阻值为预定电阻值。

图5为本发明中的输出驱动单元在第二实施例中的电路示意图。与图4中不同的是，各个PMOS晶体管MP1至MPn都并联在一起，这些并联的PMOS晶体管MP1至MPn与一个电阻R11串联在输入电源端VIN和驱动输出端VO之间。这样做的优点在于：不需要每个PMOS晶体管都串联一个电阻，整个输出驱动单元只需要一个小于预定电阻值的电阻R11，通过调整能够导通的PMOS晶体管的数量可以使得整个输出驱动单元的电阻值为预定电阻值，这样可以大幅减小串联电阻数量，从而减小该输出驱动电阻所占用的芯片面积，节省芯片成本。

图6为本发明中的输出驱动单元在第三实施例中的电路示意图。与图5中不同的是：并联的各个PMOS晶体管MP1至MPn和电阻R21的串联位置发生了互换，电阻R21的一端与输入电源端VIN相连，PMOS晶体管MP1至MPn的漏极接所述驱动输出端VO。

对于输出电路的下拉控制部分电路，也可以采用图4-图6中的输出驱动单元的结构，此时下拉输出驱动单元也可以连接在驱动输出端VO和接地端之间，图4、图5和图6中的PMOS晶体管都需要更改为NMOS晶体管，NMOS晶体管的源极与接地端相连，NMOS晶体管的漏极与驱动输出端VO相连，其具体的原理都与上文相同。

鉴于图4、图5和图6给出的实施例，以及NMOS晶体管用于输出驱动单元中的实施例，可以看出，本发明中的输出驱动单元包括连接于电源端和驱动输出端之间的多个输出驱动开关，每个输出驱动开关具有连接至所述电源端的第一连接端，连接至所述驱动输出端的第二连接端和控制端。PMOS晶体管和NMOS晶体管就是所述输出驱动开关，NMOS晶体管和PMOS晶体管的源极为所述输出驱动开关的第一连接端，NMOS晶体管和PMOS晶体管的漏极为所述输出驱动开关的第二连接端，NMOS晶体管和PMOS晶体管的栅极为所述输出驱动开关的控制端。

在如图4所示的实施例中，每个输出驱动单元包括多个输出电阻R1-Rn，每个输出电阻与一个对应输出驱动开关串联在电源端和驱动输出端之间。在如图5和图6所示的实施例中，每个输出驱动单元包括一个输出电阻R11或R21，各个输出驱动开关MP1-MPn并联在一起，所述输出电阻和各个并联的输出驱动开关串联在电源端和驱动输出端VO之间。

如上文所述的，有的输出驱动模块中包括有多个并联的输出驱动单元。请结合参看图4、5、6所示的，同一个输出驱动模块内的并联的多个输出驱动单元中的PMOS晶体管MP1的控制端互联在一起，同一个输出驱动模块内的并联的多个输出驱动单元中的PMOS晶体管MP2的控制端互联在一起，……，同一个输出驱动模块内的并联的多个输出驱动单元中的PMOS晶体管MPn的控制端互联在一起。

图3为图1中的输出控制逻辑电路120在一个实施例中的模块示意图。所述输出控制逻辑电路120包括有第一输出控制逻辑模块121、第二输出控制逻辑模块122和第三输出控制逻辑模块123。图3中示出了三个输出驱动模块，但是在其他实施例中，也可以根据需要配置1个、2个或更多个输出驱动模块，其中输出驱动模块的数量是有输出驱动模块的数量决定的，每个输出驱动模块对应一个输出驱动模块。如图3所示，第一输出控制逻辑模块121的输出端A1-An分别与第一输出驱动模块111中的输出驱动单元的n个驱动控制开关的控制端相连，第二输出控制逻辑模块122的输出端A1-An分别与第二输出驱动模块112中的输出驱动单元的n个驱动控制开关的控制端相连，第三输出控制逻辑模块121的输出端A1-An分别与第一输出驱动模块113中的输出驱动单元的n个驱动控制开关的控制端相连。

每个输出控制逻辑模块包括多个输出控制逻辑单元。图7a为本发明中的第一输出控制逻辑单元121在一个实施例中的电路示意图，图7b为本发明中的第二输出控制逻辑单元122在一个实施例中的电路示意图，图7c为本发明中的第三输出控制逻辑单元122在一个实施例中的电路示意图。

每个输出控制逻辑单元的输出端连接至对应输出驱动模块的输出驱动单元中的一个输出驱动开关的控制端，每个输出控制逻辑模块内的每个输出控制逻辑单元接收对应的驱动模块使能信号、对应的驱动开关使能信号以及输入控制信号DIN。参考图7a-7c以及图4-6所示的，第一输出控制逻辑模块121的各个输出控制逻辑单元的输出端A1-An分别连接至第一输出驱动模块111中的PMOS晶体管PM1-PMn的栅极，第二输出控制逻辑模块122的各个输出控制逻辑单元的输出端B1-Bn分别连接至第二输出驱动模块112中的PMOS晶体管PM1-PMn的栅极，第三输出控制逻辑模块123的各个输出控制逻辑单元的输出端B1-Bn分别连接至第三输出驱动模块113中的PMOS晶体管PM1-PMn的栅极。第一输出控制逻辑模块121内的各个输出控制逻辑单元接收对应的驱动模块使能信号OEA、对应的驱动开关使能信号OE1-OEn以及输入控制信号DIN，第二输出控制逻辑模块122内的各个输出控制逻辑单元接收对应的驱动模块使能信号OEB、对应的驱动开关使能信号OE1-OEn以及输入控制信号DIN，第三输出控制逻辑模块123内的各个输出控制逻辑单元接收对应的驱动模块使能信号OEC、对应的驱动开关使能信号OE1-OEn以及输入控制信号DIN。

接收到有效的驱动模块使能信号的输出控制逻辑模块控制对应的输出驱动模块被引入该输出电路，接收到无效的驱动模块使能信号的输出控制逻辑模块控制对应的输出驱动模块被去除出该输出电路，接收到有效的驱动开关使能信号的输出控制逻辑单元控制对应的输出驱动开关被引入该输出电路，接收到无效的驱动开关使能信号的输出控制逻辑单元控制对应的输出驱动开关被去除出该输出电路。参考图7a以及图4-6所示的，在驱动模块使能信号OEA有效时，此时所述第一输出驱动模块111的各个PMOS晶体管由驱动开关使能信号和输入控制信号DIN控制，第一输出控制逻辑模块121控制第一输出驱动模块111被引入该输出电路100，在驱动模块使能信号OEA无效时，此时所述第一输出驱动模块111所有PMOS晶体管都截止，第一输出控制逻辑模块121控制第一输出驱动模块111被去除出该输出电路100。如果驱动开关使能信号OE1无效时，那么第一输出控制逻辑模块121的输出端A1会使得PMOS晶体管MP1截止，从而将其从输出电路100中去除，如果驱动模块使能信号OEA有效且驱动开关使能信号OE1有效时，第一输出控制逻辑模块121的输出端A1由输入控制信号DIN控制。

如图7a-7c所示的，每个输出控制逻辑单元包括第一逻辑门和第二逻辑门，该第一逻辑门的第一输入端接收所述输入控制信号DIN，第二输入端接收对应的驱动开关使能信号OE1-OEn，第一逻辑门的输出端与第二逻辑门的第一输入端相连，第二逻辑门的第二输入端接收对应的驱动模块使能信号OEA-OECA。同一个输出控制逻辑模块中的各个输出控制逻辑单元接收到的驱动模块使能信号是同一信号，比如第一输出控制逻辑模块的各个输出控制逻辑单元接收到的驱动模块使能信号都是OEA，同一个输出控制逻辑模块中的各个输出控制逻辑单元接收到的驱动开关使能信号是不同信号，比如OE1-OEn，不同输出控制逻辑模块中的对应输出控制逻辑单元接收到的驱动开关使能信号是同一信号。

在一个实施例中，第一逻辑门和第二逻辑门都是与门，对于每个输出控制逻辑单元，如果OE1有效且驱动模块使能信号OEA、OEB或OEC有效时，其输出信号由输入控制信号DIN决定。

由于不同的输出驱动模块包括有不同数量的输出驱动单元，各个输出控制逻辑单元输出的控制信号之间的上升沿和下降沿不是完全对齐的。如图8所示的，其为在图7a-7c所示的各个输出控制逻辑模块输出的各个控制信号A1-An，C1-Cn的波形示意图，其中仅示出了控制信号A1，A2，C1和C2，各个控制信号的上升沿无法对齐的X处，影响所述输出电路100的最终输出波形眼图。

在一个优选的实施例中，如图9所示，本发明中的输出控制逻辑电路120还包括有协调控制逻辑模块900，其包括有多个协调控制开关910。每两个输出控制逻辑模块中的对应输出控制逻辑单元的输出端之间设置一个协调控制开关910，该协调控制开关910的控制端接收其所连接的两个输出控制逻辑模块所接收到的驱动模块使能信号。

在图9中，以n等于5为例进行介绍，即各个输出控制逻辑模块包括有5个输出控制逻辑单元。第一输出控制逻辑模块121的输出控制逻辑单元的输出端A1和第二输出控制逻辑模块122的输出控制逻辑单元的输出端B1之间设置一个协调控制开关910，第一输出控制逻辑模块121的输出控制逻辑单元的输出端A2和第二输出控制逻辑模块122的输出控制逻辑单元的输出端B2之间设置一个协调控制开关910，第一输出控制逻辑模块121的输出控制逻辑单元的输出端A5和第二输出控制逻辑模块122的输出控制逻辑单元的输出端B5之间设置一个协调控制开关910。同样的，第一输出控制逻辑模块121的输出控制逻辑单元的输出端A1-A5和第三输出控制逻辑模块123的输出控制逻辑单元的输出端C1-C5之间分别设置一个协调控制开关910，第二输出控制逻辑模块122的输出控制逻辑单元的输出端B1-B5和第三输出控制逻辑模块123的输出控制逻辑单元的输出端C1-C5之间分别设置一个协调控制开关910。如图9所示，A1和B1之间的协调控制开关910的控制端接收第一输出控制逻辑模块121和第二输出控制逻辑模块122所接收到的驱动模块使能信号OEA和OEB。A1和C1之间的协调控制开关910的控制端接收第一输出控制逻辑模块121和第三输出控制逻辑模块123所接收到的驱动模块使能信号OEA和OEC。换句话说，每个协调控制开关910的控制端接收其所连接的两个输出控制逻辑模块所接收到的驱动模块使能信号。

图10为图9中的协调控制开关910在一个实施例中的结构示意图。每个协调控制开关910包括串联的第一协调控制开关单元911和第二协调控制开关单元912，各个协调控制开关单元的控制端分别接收该协调控制开关所连接的两个输出控制逻辑模块所接收到的驱动模块使能信号。如图10所示的，第一协调控制开关单元911接收第一输出控制逻辑模块121所接收到的驱动模块使能信号OEA，第二协调控制开关单元912接收第三输出控制逻辑模块123所接收到的驱动模块使能信号OEC，图10所示的协调控制开关910位于输出端A1-A5和输出端C1-C5之间。在操作时，在所述协调控制开关910所连接的两个输出控制逻辑模块所接收到的驱动模块使能信号都有效时，所述协调控制开关910才导通(即第二协调控制开关单元912和第一协调控制开关单元911都导通)以连通该协调控制开关910连接的两个输出控制逻辑单元的输出端，这样强制的将两个输出端上的信号进行了平均对齐；否则，所述协调控制开关910截止以切断该协调控制开关910连接的两个输出控制逻辑单元的输出端之间的连接。

这样，通过协调控制开关910强制的将各个输出控制逻辑模块中的对应输出控制逻辑单元的输出端连接在一起，强行的将他们输出的控制信号对齐，这样可以改善最终波形眼图质量。

在一个优选的实施例中，所述输出控制逻辑电路120还包括有与对应输出控制逻辑模块的输出端相连的多个协调控制逻辑模块800。图11为本发明与第一输出控制逻辑模块121的输出端相连的块内协调逻辑模块800在一个实施例中的结构示意图。

如图11所示的，每个块内协调模块800包括多个微调控制开关810，对应的输出控制逻辑模块中每两个输出控制逻辑单元的输出端之间设置一个微调控制开关810，该微调控制开关的控制端接收该两个输出控制逻辑单元所接收到的驱动开关使能信号。比如输出端A1和A2之间设置有微调控制开关810，输出端A1和A4之间设置有微调控制开关810等等。

如图12所示的，每个微调控制开关810包括串联的第一微调开关单元811和第二微调开关单元812，各个微调开关单元的控制端分别接收该微调开关所连接的两个输出控制逻辑单元所接收到的驱动开关使能信号。

如图12所示的，第一微调开关单元811接收驱动开关使能信号OE1，第二微调开关单元812接收驱动开关使能信号OE2，图12所示的微调控制开关810位于输出端A1-A2之间。在操作时，在所述微调控制开关810所连接的两个输出控制逻辑单元所接收到的驱动开关使能信号OE1-OE5都有效时，所述微调控制开关810才导通(即第一微调控制开关单元811和第二微调控制开关单元812都导通)以连通该微调控制开关810连接的两个输出控制逻辑单元的输出端，这样强制的将两个输出端上的信号进行了平均对齐；否则，所述微调控制开关810截止以切断该微调控制开关810连接的两个输出控制逻辑单元的输出端之间的连接。

需要知道的是，图12中第一微调开关单元811和第二微调开关单元812都是一个传输门，每个传输门包括并联的PMOS晶体管和NMOS晶体管，NMOS晶体管的栅极连接所述驱动开关使能信号OE1或OE2，PMOS晶体管的栅极连接所述驱动开关使能的反相信号OE1b或OE2b。图10中第一协调开关单元911和第二协调开关单元912都是一个传输门，每个传输门包括并联的PMOS晶体管和NMOS晶体管，NMOS晶体管的栅极连接所述驱动模块使能信号OEA或OEC，PMOS晶体管的栅极连接所述驱动模块使能信号的反相信号OEAb或OECb。

在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接，比如经过一个逻辑电路，比如缓冲器或反相器，再比如经过一个电阻等。

需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (9)

1.一种接口电路中的输出电路，其特征在于，其包括：

多个连接于电源端和驱动输出端之间的输出驱动模块，每个输出驱动模块包括连接于电源端和驱动输出端之间的一个或并联的多个输出驱动单元，每个输出驱动单元包括连接于电源端和驱动输出端之间的多个输出驱动开关，每个输出驱动开关具有连接至所述电源端的第一连接端，连接至所述驱动输出端的第二连接端和控制端，同一个输出驱动模块内的并联的多个输出驱动单元中的对应输出驱动开关的控制端互联在一起；

与所述输出驱动模块对应的多个输出控制逻辑模块，每个输出控制逻辑模块包括多个输出控制逻辑单元，每个输出控制逻辑单元的输出端连接至对应输出驱动模块的输出驱动单元中的一个输出驱动开关的控制端，每个输出控制逻辑模块内的每个输出控制逻辑单元接收对应的驱动模块使能信号、对应的驱动开关使能信号以及输入控制信号，其中接收到有效的驱动模块使能信号的输出控制逻辑模块控制对应的输出驱动模块被引入该输出电路，接收到无效的驱动模块使能信号的输出控制逻辑模块控制对应的输出驱动模块被去除出该输出电路，接收到无效的驱动开关使能信号的输出控制逻辑单元控制对应的输出驱动开关被去除出该输出电路，接收到有效的驱动开关使能信号和有效的驱动模块使能信号的输出控制逻辑单元控制对应的输出驱动开关被引入该输出电路；

协调控制逻辑模块，其包括有多个协调控制开关，每两个输出控制逻辑模块中的对应输出控制逻辑单元的输出端之间设置一个协调控制开关，该协调控制开关的控制端接收其连接的两个输出控制逻辑模块所接收到的驱动模块使能信号。

2.根据权利要求1所述的接口电路中的输出电路，其特征在于，每个输出驱动单元包括多个输出电阻，每个输出电阻与一个对应输出驱动开关串联在电源端和驱动输出端之间；或者

每个输出驱动单元包括一个输出电阻，各个输出驱动开关并联在一起，所述输出电阻和各个并联的输出驱动开关串联在电源端和驱动输出端之间。

3.根据权利要求1所述的接口电路中的输出电路，其特征在于，

所述输出驱动开关为PMOS晶体管，PMOS晶体管的源极为所述输出驱动开关的第一连接端，PMOS晶体管的漏极为所述输出驱动开关的第二连接端，PMOS晶体管的栅极为所述输出驱动开关的控制端，所述电源端为输入电源端；或者

所述输出驱动开关为NMOS晶体管，NMOS晶体管的源极为所述输出驱动开关的第一连接端，NMOS晶体管的漏极为所述输出驱动开关的第二连接端，NMOS晶体管的栅极为所述输出驱动开关的控制端，所述电源端为接地端。

4.根据权利要求1所述的接口电路中的输出电路，其特征在于，每个输出控制逻辑单元包括第一逻辑门和第二逻辑门，该第一逻辑门的第一输入端接收所述输入控制信号，第二输入端接收对应的驱动开关使能信号，第一逻辑门的输出端与第二逻辑门的第一输入端相连，第二逻辑门的第二输入端接收对应的驱动模块使能信号，同一个输出控制逻辑模块中的各个输出控制逻辑单元接收到的驱动模块使能信号是同一信号，同一个输出控制逻辑模块中的各个输出控制逻辑单元接收到的驱动开关使能信号是不同信号，不同输出控制逻辑模块中的对应输出控制逻辑单元接收到的驱动开关使能信号是同一信号，

其中，所述第一逻辑门和所述第二逻辑门都是与门。

5.根据权利要求1所述的接口电路中的输出电路，其特征在于，每个协调控制开关包括串联的第一协调控制开关单元和第二协调控制开关单元，各个协调控制开关单元的控制端分别接收该协调控制开关所连接的两个输出控制逻辑模块所接收到的驱动模块使能信号。

6.根据权利要求5所述的接口电路中的输出电路，其特征在于，在所述协调控制开关所连接的两个输出控制逻辑模块所接收到的驱动模块使能信号都有效时，所述协调控制开关导通以连通该协调控制开关连接的两个输出控制逻辑单元的输出端，否则，所述协调控制开关截止。

7.根据权利要求1所述的接口电路中的输出电路，其特征在于，其还包括有与对应输出控制逻辑模块的输出端相连的多个块内协调逻辑模块，

每个块内协调模块包括微调控制开关，对应的输出控制逻辑模块中每两个输出控制逻辑单元的输出端之间设置一个微调控制开关，该微调控制开关的控制端接收该两个输出控制逻辑单元所接收到的驱动开关使能信号。

8.根据权利要求7所述的接口电路中的输出电路，其特征在于，每个微调控制开关包括串联的第一微调开关单元和第二微调开关单元，各个微调开关单元的控制端分别接收该微调开关所连接的两个输出控制逻辑单元所接收到的驱动开关使能信号。

9.根据权利要求8所述的接口电路中的输出电路，其特征在于，在所述微调控制开关所连接的两个输出控制逻辑单元所接收到的驱动开关使能信号都有效时，所述微调控制开关导通以连通该微调控制开关连接的两个输出控制逻辑单元的输出端，否则，所述微调控制开关截止。