JPH04177668A - データ弁別回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ発明の目的コ （産業上の利用分野） この発明は、ディジタル記録再生装置やディジタル通信
装置に用いられるデータ弁別回路に関する。

（従来の技術） 情報信号をディジタル信号として記録再生するディジタ
ル記録再生装置においては、再生信号からデータの“ｌ
ｏ、“Ｏ”を弁別するためのデータ弁別回路を再生側に
設ける必要がある。

第１６図はディジタル記録再生装置の一つである磁気デ
ィスク装置に用いられている従来のデータ弁別回路のブ
ロック図であり、外周側のトラックで記録容量を高めて
記録するゾーンピットレコーディング（以下、ＺＢＲと
いう）方式を採用した磁気ディスク上の領域分割の様子
を示している。

ＺＢＲ方式は第１７図に示すように、ディスクのデータ
面を同心円状に複数の領域に分割し、各領域での記録密
度が同程度になるように外周側はどデータ転送速度を高
めて記録する方式である。この第１７図の例では１〜７
コードを使用し、ディスクの内周部および外周部の未使
用領域１３１，１３６を除く部分を４つの領域１３２〜
１３５に分割している。全シリンダ数は１，６００であ
り、各領域１３２〜１３５は４００シリンダを含むもの
とする。各領域の転送速度は、領域１３２ではＩＯＭ　
ｂｐｓ　、領域１３３では１１．２Ｍｈｐｓ　、領域１
３４では１２．５５Ｍｔ）ｐｓ、領域１３５では１４Ｍ
　ｂｐｓとする。

第１６図において、図示しないヘッドからの再生出力は
リード／ライトアンプ１０１で増幅され、ＡＧＣアンプ
１０２に入力される。

ＡＧＣアンプ１０２の出力は、アナログスイ・ソチ１０
３．１０４により選択されたローパスフィルタ１１４〜
１１７の一つを介して微分アンプ１０６と全波整流器１
１１に入力される。微分アンプ１０６にはアナログスイ
ッチ１０５により選択されたキャパシタ１１８〜１２１
の一つが接続され、そのキャパシタにより微分アンプ１
０６の利得が決定される。アナログスイッチ１０３〜１
０５は、外部のマイクロコントローラなどで生成される
制御信号により連動してオン・オフされる。微分アンプ
１０６の出力は零クロスコンパレータ１０８により二値
化された後、モノステーブルマルチバイブレータ１０９
に入力され、微分信号の零クロス点に対応したパルスが
生成される。

一方、全波整流器１１１の出力は平滑回路１１２によっ
てリップルが除去された後、ＡＧＣアンプ１０２に利得
制御入力として供給され。ＡＧＣアンプ１０２の出力電
圧を一定に保つように利得を制御する。また、平滑回路
１１２の出力は抵抗１２２，１２３により分圧されてか
ら、肩抜き用コンパレータ１１３の一方の入力に与えら
れ、コンパレータ１１３の他方の入力に与えられている
全波整流器１１１の出力と比較される。これによりコン
パレータ１１３は、波形の肩部分の擬似パルスを禁止す
るだめのゲート信号を生成する。このゲート信号とモノ
ステーブルマルチバイブレータ１０９の出力との論理積
かアンド回路１１０でとられることにより、弁別データ
が出力される。

ここで、ローパスフィルタ１１４〜１１７は、第１８図
および第１９図に利得および位相の周波数特性をそれぞ
れ示したように、遮断周波数をディスク上の各領域１３
２〜１３５のデータ転送速度の０．７倍とする５次バタ
ワースフィルタである。例えばフィルタ１１４はデータ
転送速度１０Ｍｂｐｓに対応しているので、遮断周波数
は７ＭＨｚである。すなわち、フィルタの周波数特性（
伝達特性）をデータ転送速度で正規化すると、ローパス
フィルタ１１４〜１１７は全て同じ形の特性となる。

しかしながら、このようにデータ転送速度毎に個別のフ
ィルタを用意することは、部品点数の増加を招き、コス
ト面からも好ましくない。

同様の問題はＺＢＲ方式の光デイスク装置や、下位互換
機能を持つフロッピーディスク装置などのディジタル記
録再生装置、さらにはディジタル通信装置においても見
られる。

（発明が解決しようする課題） 上述したように、従来のディジタル記録再生装置やディ
ジタル通信装置におけるデータ弁別回路では、データ転
送速度に対応して周波数特性の異なる複数のフィルタを
用いているため、部品点数が増加してコストが高くなる
という問題があった。

本発明は、入力されるディジタル信号のデータ転送速度
に応じてディジタル信号の通過経路に設けられるフィル
タの周波数特性を自動的に調整できるデータ弁別回路を
提供することを目的とする。

［発明の構成コ （課題を解決するための手段） 上記の課題を解決するため、本発明の一つの態様におい
ては入力されるディジタル信号を該ディジタル信号のデ
ータ転送速度に応じて周波数特性が制御されるフィルタ
回路を通してデータ弁別するデータ弁別回路において、
電圧制御発振器および該電圧制御発振器の発振位相を制
御する手段ををし、データ転送クロックまたはこれに同
期した信号を発生する位相同期回路を備えると共に、前
記フィルタ回路として電圧により周波数特性が制御可能
に構成された電圧制御フィルタを用い、電圧制御発振器
の発振位相を制御する制御電圧により電圧制御フィルタ
の周波数特性を制御することを特徴とする。

また、本発明の他の態様においては入力されるディジタ
ル信号を該ディジタル信号のデータ転送速度に応じて周
波数特性が制御されるフィルタ回路を通してデータ弁別
するデータ弁別回路において、電圧により周波数特性が
制御可能に構成され、データ転送速度に応じた周波数の
信号か入力される基準フィルタと、この基準フィルタの
入出力を比較する比較手段と、この比較手段の出力を一
定に保つように基準フィルタの周波数特性を制御する手
段とを備えると共に、前記フィルタ回路として電圧によ
り周波数特性が制御可能に構成された電圧制御フィルタ
を用い、基準フィルタの周波数特性を制御する制御電圧
により電圧制御フィルタの周波数特性を制御することを
特徴とする。

（作用） 位相同期回路（ＰＬＬ）における電圧制御発振器の制御
電圧を入力ディジタル信号の通過経路内のフィルタ回路
の電圧制御フィルタに制御電圧として与えると、電圧制
御フィルタの周波数特性、例えば遮断周波数は、電圧制
御発振器の発振周波数、つまりＰＬＬから発生されるデ
ータ転送クロックまたはこれに同期した信号の周波数に
比例して自動的に変化する。特に、電圧制御発振器の発
振周波数を決定する時定数回路と電圧制御フィルタの周
波数特性を決定する時定数回路を同一構成にすると、モ
ノリシック集積回路内の受動素子で時定数回路を構成す
る場合、同一集積回路チップ上では特性の良く揃った素
子が得られるので、これらの比例関係は極めて正確とな
る。

一方、データ転送速度に比例した周波数の定常信号が入
力される基準フィルタの入出力の位相または振幅を比較
し、その位相差または振幅比に応じた出力をローパスフ
ィルタ等を介して基準フィルタと、入力ディジタル信号
の通過経路内のフィルタ回路の電圧制御フィルタに制御
電圧として与えると、基準フィルタの遮断周波数に比例
してフィルタ回路の電圧制御フィルタの遮断周波数が変
化する。この場合も、基準フィルタとフィルタ回路内の
電圧制御フィルタの時定数回路を同一構成にすることに
よって、モノリシック集積回路化したとき、極めて正確
な比例関係が得られる。

（実施例） 以下、図面を参照して本発明の詳細な説明する。

第１図は本発明の第１の実施例に係るＺＢＲ方式の磁気
ディスク装置における再生系のデータ弁別回路を示すブ
ロック図である。磁気ディスク１０上の信号を磁気ヘッ
ド１１によって得られた再生出力（ディジタル信号）は
、リード／ライトアンプ１２により増幅され、ＡＧＣア
ンプ１３に入力される。ＡＧＣアンプ１３の出力は、ロ
ーパスフィルタ（ＬＰＦ）１４および１吹射形バンドパ
スフィルタ（ＢＰＦ）１５からなるフィルタ回路１６を
介して零クロスコンパレータ１７に入力され、２値化さ
れる。バントハスフィルタ１５は、微分回路として用い
られている。

ローパスフィルタ１４およびバンドパスフィルタ１５は
、後述するように電圧により周波数特性が制御できる電
圧制御フィルタによって構成される。零クロスコンパレ
ータ１７の出力（２値化信号）は、モノステーブルマル
チバイブレータ（ＭＭＶ）ｌ　８に入力され、２値化信
号の“１”−“０”の変化点または“０°→“１＃の変
化点でパルスが発生される。

ローパスフィルタ１４の出力は、全波整流回路１９にも
入力される。全波整流回路１９の出力はリップル除去フ
ィルタ２０に通され、ローパスフィルタ１４の出力信号
振幅に比例した直流電圧が生成される。この直流電圧は
ＡＧＣアンプ１３に利得制御電圧として供給されるとと
もに、分圧回路２１で分圧される。肩抜き用コンパレー
タ２２は、全波整流回路１９の出力と分圧回路２１の出
力とを比較し、２値化信号を出力する。

肩抜き用コンパレータ２２の出力と先のモノステーブル
マルチバイブレータ１８の出力がＡＮＤゲート２３に入
力され、データパルスか生成される。このデータパルス
は１−７デコーダ２４に入力されると共に、位相比較器
２５とループフィルタ２６および電圧制御発振器（ＶＣ
Ｏ）２７からなるデータ転送クロック生成のためのＰＬ
Ｌ２Ｂに入力される。ＰＬＬ２８においては、位相比較
器２５でＡＮＤゲート２３からのデータパルスと、Ｖ６
Ｏ１３から出力されるデータ転送クロックの位相を比較
し、両者の位相差に応じた電圧を出力する。この位相比
較器２５の出力がループフィルタ２６によりリップル除
去および積分された後、Ｖ６Ｏ１３の制御入力端に制御
電圧として供給され、これによってＶ６Ｏ１３の発振位
相が制御される。従って、Ｖ６Ｏ１３からはＡＮＤゲー
ト２３からのデータパルスに同期した、すなわちデータ
転送速度に対応した比例した周波数のデータ転送クロッ
クが得られる。Ｖ６Ｏ１３で生成されたデータ転送クロ
ックは、１−７デコーダ２４にも入力される。１−７デ
コーダ２４では、ＡＮＤゲート２３からの１−７変調さ
れているデータパルスを復調し、データ転送クロックに
同期したデータをデータ弁別出力として出力する。

一方、Ｖ６Ｏ１３の制御電圧として用いられるループフ
ィルタ２６の出力は、ローパスフィルタ１４およびバン
ドパスフィルタ１５の制御入力端にも制御電圧として供
給される。この構成により、フィルタ１４．１５の周波
数特性、すなわちＡＧＣアンプ１３の入力端子がら零ク
ロスコンパレータ１７の入力端子までの間の周波数特性
は、磁気へラド１１によって再生されるディジタル信号
のデータ転送速度に比例して自動的に変化する。

第２図（ａ）（ｂ）は第１図のローパスフィルタ１４と
して用いられる電圧制御フィルタの原型となるＬＣ梯子
型フィルタの等価回路と、これをアクティブ回路で実現
した例のブロック図である。第２図（ｂ）に示す電圧制
御フィルタ（ローパスフィルタ１４）は、加算器３１．
３３゜３５と比例要素３２および電圧制御積分器３４゜
３６．３７が信号入力端子３０と信号出力端子３８との
間に縦続接続され、積分器３４，３６゜３７の各出力側
から加算器３１，３３．３５に負帰還が施された構成と
なっている。積分器３４．３６．３７には、制御入力端
子３９が共通に接続され、この制御入力端子３９は第１
図のループフィルタ２６の出力端子に接続される。

第２図（ａ）のＬＣ梯子型フィルタの回路方程式は、次
式（１）で表わされる。

・・・（１） 式（１）を伝達関数の形で表現すると、次式（２）のよ
うになる。

・・・（２） これをアクティブ回路のブロック図に変換すると、第２
図（ｂ）のようなる。

次に、第２図（ｂ）における電圧制御積分器３４．３６
．３７の構成を説明する。第３図は電圧制御積分器の構
成例を示すブロック図であり、比例要素４１と加算器４
２および１次ローパスフィルタ４３が信号入力端子４０
と信号出力端子４５との間に縦続接続され、さらに出力
端子４５から比例要素４４を介して加算器４２に帰還が
施された構成となっている。比例要素４１は制御入力端
子４６に接続されている。この電圧制御積分器の伝達関
数は、次式（３）で表わされる。

Ｇ（ｓ）　＝　Ｑａ／　（ｓ＋　ａＤ）＝　Ｑａ／　ｓ
　　　　　　　　　　　　　　　　−（３）ここで、Ｄ
は０＜ｐ＜＜　１なる値であり、温度、電源電圧などの
動作条件が変化したときでも、第３図の回路の開ループ
利得か１を越えないように適当な値が選ばれる。開ルー
プ利得が１を越えると発振する。Ｑは利得を決めるため
の定数であり、比例要素４１の利得に比例し、任意の値
をとることができる。式（３）の伝達関数を式（１）の
行列中のｌ／ｓｃ１　、　ｌ／ＳＣ２、ｌ／ｓＬの部分
に代入すれば、アクティブの積分器でインダクタとキャ
パシタをシミュレートすることになり、任意のＬＣ回路
をシミュレートできる。

式（１）は３次のローパスフィルタを表わしているので
、この式（１）に合わせて第２図のプロ・ツク図のよう
に積分器を組み合わせることにより、３次ローパスフィ
ルタを実現できる。

第５図は第３図の電圧制御積分器をより詳しく示した回
路図であり、大きく分けて可変利得回路５１と積分回路
５２からなる。可変利得回路５１はトランジスタＱ１〜
Ｑ６、定電流源Ｃ５１，ＣＳ２および抵抗Ｒ１からなる
公知のダブルバランスドミキサ回路で構成され、信号入
力端子５３と制御入力端子５４を有する。この可変利得
回路５１の利得は、制御入力端子５４に印加される制御
電圧により決定される。

可変利得回路５１の出力は積分回路５２に入力される。

積分回路５２はトランジスタＱ７〜Ｑ１２、定電流源Ｃ
Ｓ３〜Ｃ５８、抵抗Ｒ２〜Ｒ７およびキャパシタＣによ
り構成され、その特性は抵抗Ｒ２〜Ｒ７とキャパシタＣ
の値で決まる。抵抗Ｒ２，Ｒ３の値をＲＲ２＋　ＲＥ３
、抵抗Ｒ４，Ｒ５の値をＲＬ１抵抗Ｒ６，Ｒ７の値をＲ
Ｔ１キャパシタＣの値をＣとすると、積分回路５２の伝
達特性Ｇ＋（ｓ）は、 ・・・（４） となる。Ｒ，３−２・ＲＬのとき理想的な積分特性とな
り、ＲＥ、＜２・Ｒｏのとき不安定となる。

積分回路５２か近似的に理想積分特性となるとすると、
式（４）は となる。これより可変利得回路５１の利得をＡとすると
、第５図の電圧制御積分器の信号入力端子５３から信号
出力端子５５までの間の伝達関数Ｇ　（ｓ）は、 となり、利得Ａは制御入力端子５４の端子間電圧の関数
となる。

次ニ、第４図にＶＣＯ２７のブロック図を示す。このＶ
ＣＯ２７の回路は、第２図に示すローパスフィルタと同
一構成のローパスフィルタ４６と利得が−Ｐの反転バッ
ファ４７をループ状に接続したものである。ローパスフ
ィルタでの位相推移がπ／２になるときのローパスフィ
ルタの利得の絶対値が１／Ｐより大きければ、ＶＣＯ２
７は位相推移かπ／２になる周波数で発振する。このた
め、ＶＣＯ２７はローパスフィルタ４６の遮断周波数に
比例した周波数で発振する。従って、ＶＣＯ２７の制御
電圧によって第１図のローパスフィルタ１４の遮断周波
数を制御すれば、この遮断周波数はＶＣＯ２７から出力
されるデータ転送クロックの周波数に比例して正確に制
御されることになる。

第６図および第７図は、ＰＬＬ２８の入力周波数（ＡＮ
Ｄゲート２３からのデータパルスの周波数）を７　ＭＨ
ｚ、　８　ＭＨｚ、　　９　ＭＨｚ、　　１０　ＭＨｚ
に変化させたときのローパスフィルタ１４（電圧制御フ
ィルタ）の利得−周波数特性および位相−周波数特性で
あり、６１．７１は７ＭＨｚでの特性曲線、６２．７２
は８ＭＨｚでの特性曲線、６３．７３は９ＭＨｚでの特
性曲線、６４．７４は１０ＭＨｚでの特性曲線をそれぞ
れ示している。

なお、第１図ではＰＬＬ２８の入力信号かデータパルス
となっているか、種々のデータ転送速度に対応したデー
タ転送クロックを水晶発振器のような高精度の基準発振
器を含むシンセサイザにより発生させ、これをＰＬＬ２
８に入力してもよい。すなわち、ＰＬＬ２８はデータ転
送クロックに同期した信号を発生するようにする。

また、第１図におけるバンドパスフィルタ１５について
も、ローパスフィルタ１４と同様に電圧制御積分器を用
いて構成できる。

第８図は本発明の第２の実施例に係る要部の構成を示す
ブロック図である。同図において、固定周波数発振器６
０はデータ転送速度に応じた周波数、例えばデータ転送
クロックと同一周波数の信号を発生する。この発振器６
０の出力は、電圧により遮断周波数を変化させることが
できる電圧制御フィルタからなる高調波除去フィルタ６
１および基準フィルタ６２に順次入力される。高調波除
去フィルタ６１で発振器６０の出力の高調波成分が除去
され、正弦波信号がＭｌフィルタ６２に入力される。フ
ィルタ６２の入出力の位相差が位相比較器６３で検出さ
れる。位相比較器６３はダブルバランスドミキサ回路で
構成され、π／２の位相差に対して出力のＤＣレベルが
０になる。位相比較器６３の出力はローパスフィルタ６
４でリップルが除去され、さらに積分器６５により積分
され、加算器６６で反転およびＤＣオフセットが加算さ
れた後、基準フィルタ６１．６２の制御入力端子に入力
されると共に、フィルタ回路６７に入力される。

フィルタ回路６７は制御入力端子に供給される電圧によ
り周波数特性が制御可能な電圧制御フィルタであり、第
１図におけるフィルタ回路１６の位置に挿入される。す
なわち、フィルタ回路６７の信号入力端子６８はＡＧＣ
回路１３の出力端子に接続され、信号出力端子６９は零
クロスコンパレータ１７の入力端子に接続される。

第８図の回路は、位相比較器６３の二人力、つまり基準
フィルタ６２の入出力の位相差かπ／２で安定するよう
に制御ループが動作する。

例えば固定周波数発振器６０の発振周波数が１０ＭＨｚ
のときは、Ｓｌ、Ｓ２はπ／２の位相差を持ち、状態■
で安定する。発振周波数が７ＭＨｚになると１０ＭＨｚ
で安定していた系が、Ｓ’ｌ、Ｓ２の位相差がπ／２よ
り小さくなるため、Ｓ４に正電圧を生じ、この正電圧は
基準フィルタ６２の遮断周波数を下げる方向へ働く。

その結果、Ｓｌ、Ｓ２の位相差がπ／２になるところで
遮断周波数が低下し、状態■で安定する。

逆に、固定周波数発振器６０の発振周波数が７ＭＨｚか
ら１３Ｍ）ｌｚに変化すると、Ｓｌ、Ｓ２の位相差はπ
／２より大きくなり、Ｓ４に負電圧を生じ、この負電圧
は基準フィルタ６２の遮断周波数を上げる方向へ作用す
る。その結果、Ｓｌ、Ｓ２の位相差がπ／２になるとこ
ろまで遮断周波数か上昇し、状態■で安定する。

第９図に第１図の各部の信号波形を示す。発振器６０の
出力から第１の基準フィルタ６］で高調波か除去され、
Ｓｌに示す正弦波信号が得られる。この正弦波信号Ｓ１
を第２の基準フィルタ６２に通すと、Ｓ２のように位相
か遅れる。

基準フィルタ６２の入出力Ｓｌ、Ｓ２を位相比較器６３
で比較（乗算）すると、両者の位相差に応じたＳ３に示
す信号が得られる。位相比較器６３の出力Ｓ３には、Ｓ
ｌ、Ｓ２の２倍の周波数のリップルが含まれている。こ
の位相比較器６３の出力Ｓ３からローパスフィルタ６４
で８４のようにリップルが除去され、さら蕃こ積分器６
５て積分されてＳ５のようになる。積分器６５の出力Ｓ
５が大きくなると、基準フィルタ６１．６２およびフィ
ルタ回路６７の遮断周波数を下げる方向へ作用し、小さ
くなると遮断周波数を上げる方向へ作用するため、基準
フィルタ６２での位相遅れがπ／２の点でループは安定
する。

次に、第８図の高調波除去フィルタ６１、基準フィルタ
６２およびフィルタ回路６７の構成を説明する。

第１０図は高調波除去フィルタ６１の構成例を示すブロ
ック図であり、加算器７１，７２、電圧制御積分器７３
、加算器７４および電圧制御積分器７５．７６が信号入
力端子７０と信号出力端子７７との間に接続され、積分
器７３゜７５．７６の各出力側から加算器７１，７２゜
７４に負帰還か施された構成となっている。積分器７３
，７５．７６には、制御入力端子７８が共通に接続され
ている。これは３次のＬＣ梯子形ローパスフィルタをア
クティブ回路でシミュレーションするものである。

第１１図は基準フィルタ６２の構成例を示すブロック図
であり、加算器８１、電圧制御積分器８２、加算器８３
および電圧制御積分器８４が信号入力端子８０と信号出
力端子８５との間に接続され、積分器８２．８４の各出
力側から加算器８１．８３に負帰還が施された構成とな
っている。積分器８２．８４には、制御入力端子８６が
共通に接続されている。これは２次のＬＣ梯子形ローパ
スフィルタをアクティブ回路でシミュレーションするも
のである。

第１２図はフィルタ回路６７の構成例を示すブロック図
であり、加算器９１，９２，９４゜８６．９８，１０１
，１０４，１０６，１．０８゜１１０．１１２，１１４
と、電圧制御積分器９３．９５，９７，９９，１００，
１０２゜１０３．１０５，１０７，１１１，１１３およ
び比例要素１０９，１１５からなり、信号入力端子９０
と信号出力端子１１６との間にこれらが接続された構成
となっており、さらに各電圧制御積分器に制御入力端子
１１７が共通に接続されている。１１８は５次梯子形ロ
ーパスフィルタ、１１９は２次ＬＣ格子形オールバスフ
ィルタ、１２０は１次格子形オールバスフィルタをそれ
ぞれアクティブ回路でシミュレーションするものである
。

第１０図〜第１２図において用いられる電圧制御積分器
は、第５図に示すように構成される。

次に、第９図に示した３つの状態■〜■での高調波除去
フィルタ６１、基準フィルタ６２およびフィルタ回路６
７の周波数特性がどのようになるかを第１３図〜第１５
図により示す。但し、固定周波数発振器６０の発振周波
数は１０ＭＨｚ、また各フィルタの周波数特性の横軸は
Ｏ〜２０ＭＨｚまでとする。

第１３図は高調波除去フィルタ６１の利得−周波数特性
を示し、発振器６０の出力の基本波（１０ＭＨｚ）を通
過させ、２次高調波（２０ＭＨｚ）以上の成分を十分に
減衰させるように設計されている。これにより高調波除
去フィルタ６１の出力には、高調波歪みの少ない正弦波
に近い信号が得られる。

第１４図は基準フィルタ６２の利得−周波数特性（実線
）と、位相−周波数特性（破線）を示す。状態■では１
０ＭＨｚでの位相遅れがπ／２となっており、位相比較
器６３の出力は０となる。状態■は遮断周波数が高すぎ
る状態であり、フィルタ６２の入出力間の位相差がπ／
２より少ないため、位相比較器６３の出力は正の値をと
り、遮断周波数を下げる方向へ作用する。

状態■は遮断周波数が低すぎる状態であり、フィルタ６
２の入出力間の位相差がπ／２より大きいため、位相比
較器６３の出力は負の値をとり、遮断周波数を上げる方
向へ作用する。

第１５図はフィルタ回路６７の利得−周波数特性（実線
）と、位相−周波数特性（破線）を示す。遮断周波数１
０ＭＨｚの５次チエビシエフフィルタと遅延等価回路を
組み合わせることにより、急峻な遮断特性と良好な位相
直線性を実現している。

なお、第８図では比較手段として位相比較器６３を用い
たが、振幅比較器を用いても同様の効果が得られる。

［発明の効果コ 本発明によれば、データ弁別回路において入力ディジタ
ル信号の通過経路内に挿入されるフィルタ回路の周波数
特性、例えば遮断周波数をデータ転送速度に応じて自動
的にかつ正確に調整することができ、フィルタ回路を各
データ転送速度に対して共通に用いることかできるので
、回路構成が大幅に簡略化される。また、本発明はモノ
リシックＩＣ化に適しており、この点も部品点数の削減
に寄与する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るデータ弁別回路の
構成を示すブロック図、第２図（ａ）（ｂ）はＬＣ梯子
型フィルタおよび第１図におけるローパスフィルタ１４
の構成を示すブロック図、第３図は第２図における電圧
制御積分器の構成を示すブロック図、第４図は第１図に
おける電圧制御発振器の構成を示すブロック図、第５図
は電圧制御積分器のより詳細な構成を示す回路図、第６
図はローパスフィルタ１４の利得−周波数特性を示す図
、第７図はローパスフィルタ１４の位相−周波数特性を
示す図、第８図は本発明の第２の実施例に係る要部の構
成を示すブロック図、第９図は第８図の各部の信号波形
を示す図、第１０図は第８図における高調波除去フィル
タの構成を示すブロック図、第１１図は第８図における
基準フィルタの構成を示すブロック図、第１２図は第８
図におけるフィルタ回路の構成を示すブロック図、第１
３図、第１４図および第１５図は第７図における高調波
除去フィルタと基準フィルタおよびフィルタ回路の周波
数特性を示す図、第１６図は従来のデータ弁別回路の構
成を示すブロック図、第１７図は従来のゾーンピットレ
コーディング方式を採用した磁気ディスク上の領域分割
の様子を示す図、第１８図および第１９図は第１６図に
おけるローパスフィルタの利得および位相の周波数特性
を示す図である。 １６・・・フィルタ回路 ２７・・・電圧制御発振器 ２８・・・ＰＬＬ　（位相同期回路） ５１・・・可変利得回路 ５２・・・積分回路 ６１・・・高調波除去フィルタ ６２・・・基準フィルタ ６３・・・位相比較器（比較手段） ６７・・・フィルタ回路 出願人代理人　弁理士　鈴江武彦 （ａ） 第２図 第３図 第４図 闇Ｘ較（ＭＨｚ） 第６図 用１数（ＭＨｚ） 第７図 −や　　　　　　　　　　　　　　　よＪ第１０図 第１１図 利件 身Ｉ　／４−、イ立−事目 利得、俺湘 第１７１！１ ｒ１３Ｌ［（Ｍ　Ｈ２） 第１８図 第１９図

Claims (3)

【特許請求の範囲】
1. （１）外部から入力されるディジタル信号を該ディジタ
   ル信号のデータ転送速度に応じて周波数特性が制御され
   るフィルタ回路を通してデータ弁別するデータ弁別回路
   において、電圧制御発振器および該電圧制御発振器の発
   振位相を制御する手段を有し、データ転送クロックまた
   はこれに同期した信号を発生する位相同期回路を備える
   と共に、前記フィルタ回路として電圧により周波数特性
   が制御可能に構成された電圧制御フィルタを備え、前記
   電圧制御発振器の発振位相を制御する制御電圧により前
   記電圧制御フィルタの周波数特性を制御するように構成
   することを特徴とするデータ弁別回路。
2. （２）前記電圧制御発振器の発振周波数を決定する時定
   数回路と前記フィルタの周波数特性を決定する時定数回
   路が同一構成からなり、これらの時定数回路の時定数が
   同一の制御電圧により制御されることを特徴とする請求
   項１記載のデータ弁別回路。
3. （３）外部から入力されるディジタル信号を該ディジタ
   ル信号のデータ転送速度に応じて周波数特性が制御され
   るフィルタ回路を通してデータ弁別するデータ弁別回路
   において、電圧により周波数特性が制御可能に構成され
   、データ転送速度に応じた周波数の信号が入力される基
   準フィルタと、この基準フィルタの入出力を比較する比
   較手段と、この比較手段の出力を一定に保つように前記
   基準フィルタの周波数特性を制御する手段とを備えると
   共に、前記フィルタ回路として電圧により周波数特性が
   制御可能に構成された電圧制御フィルタを備え、前記電
   圧制御フィルタを、前記基準フィルタの周波数特性を制
   御する制御電圧により周波数特性を制御するように構成
   することを特徴とするデータ弁別回路。