JPH04177668A - データ弁別回路 - Google Patents
データ弁別回路Info
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- JPH04177668A JPH04177668A JP2305281A JP30528190A JPH04177668A JP H04177668 A JPH04177668 A JP H04177668A JP 2305281 A JP2305281 A JP 2305281A JP 30528190 A JP30528190 A JP 30528190A JP H04177668 A JPH04177668 A JP H04177668A
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Links
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- 230000001360 synchronised effect Effects 0.000 claims description 7
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- 238000000034 method Methods 0.000 description 4
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- 239000013078 crystal Substances 0.000 description 1
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- 230000003287 optical effect Effects 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
C発明の目的コ
(産業上の利用分野)
この発明は、ディジタル記録再生装置やディジタル通信
装置に用いられるデータ弁別回路に関する。
装置に用いられるデータ弁別回路に関する。
(従来の技術)
情報信号をディジタル信号として記録再生するディジタ
ル記録再生装置においては、再生信号からデータの“l
o、“O”を弁別するためのデータ弁別回路を再生側に
設ける必要がある。
ル記録再生装置においては、再生信号からデータの“l
o、“O”を弁別するためのデータ弁別回路を再生側に
設ける必要がある。
第16図はディジタル記録再生装置の一つである磁気デ
ィスク装置に用いられている従来のデータ弁別回路のブ
ロック図であり、外周側のトラックで記録容量を高めて
記録するゾーンピットレコーディング(以下、ZBRと
いう)方式を採用した磁気ディスク上の領域分割の様子
を示している。
ィスク装置に用いられている従来のデータ弁別回路のブ
ロック図であり、外周側のトラックで記録容量を高めて
記録するゾーンピットレコーディング(以下、ZBRと
いう)方式を採用した磁気ディスク上の領域分割の様子
を示している。
ZBR方式は第17図に示すように、ディスクのデータ
面を同心円状に複数の領域に分割し、各領域での記録密
度が同程度になるように外周側はどデータ転送速度を高
めて記録する方式である。この第17図の例では1〜7
コードを使用し、ディスクの内周部および外周部の未使
用領域131,136を除く部分を4つの領域132〜
135に分割している。全シリンダ数は1,600であ
り、各領域132〜135は400シリンダを含むもの
とする。各領域の転送速度は、領域132ではIOM
bps 、領域133では11.2Mhps 、領域1
34では12.55Mt)ps、領域135では14M
bpsとする。
面を同心円状に複数の領域に分割し、各領域での記録密
度が同程度になるように外周側はどデータ転送速度を高
めて記録する方式である。この第17図の例では1〜7
コードを使用し、ディスクの内周部および外周部の未使
用領域131,136を除く部分を4つの領域132〜
135に分割している。全シリンダ数は1,600であ
り、各領域132〜135は400シリンダを含むもの
とする。各領域の転送速度は、領域132ではIOM
bps 、領域133では11.2Mhps 、領域1
34では12.55Mt)ps、領域135では14M
bpsとする。
第16図において、図示しないヘッドからの再生出力は
リード/ライトアンプ101で増幅され、AGCアンプ
102に入力される。
リード/ライトアンプ101で増幅され、AGCアンプ
102に入力される。
AGCアンプ102の出力は、アナログスイ・ソチ10
3.104により選択されたローパスフィルタ114〜
117の一つを介して微分アンプ106と全波整流器1
11に入力される。微分アンプ106にはアナログスイ
ッチ105により選択されたキャパシタ118〜121
の一つが接続され、そのキャパシタにより微分アンプ1
06の利得が決定される。アナログスイッチ103〜1
05は、外部のマイクロコントローラなどで生成される
制御信号により連動してオン・オフされる。微分アンプ
106の出力は零クロスコンパレータ108により二値
化された後、モノステーブルマルチバイブレータ109
に入力され、微分信号の零クロス点に対応したパルスが
生成される。
3.104により選択されたローパスフィルタ114〜
117の一つを介して微分アンプ106と全波整流器1
11に入力される。微分アンプ106にはアナログスイ
ッチ105により選択されたキャパシタ118〜121
の一つが接続され、そのキャパシタにより微分アンプ1
06の利得が決定される。アナログスイッチ103〜1
05は、外部のマイクロコントローラなどで生成される
制御信号により連動してオン・オフされる。微分アンプ
106の出力は零クロスコンパレータ108により二値
化された後、モノステーブルマルチバイブレータ109
に入力され、微分信号の零クロス点に対応したパルスが
生成される。
一方、全波整流器111の出力は平滑回路112によっ
てリップルが除去された後、AGCアンプ102に利得
制御入力として供給され。AGCアンプ102の出力電
圧を一定に保つように利得を制御する。また、平滑回路
112の出力は抵抗122,123により分圧されてか
ら、肩抜き用コンパレータ113の一方の入力に与えら
れ、コンパレータ113の他方の入力に与えられている
全波整流器111の出力と比較される。これによりコン
パレータ113は、波形の肩部分の擬似パルスを禁止す
るだめのゲート信号を生成する。このゲート信号とモノ
ステーブルマルチバイブレータ109の出力との論理積
かアンド回路110でとられることにより、弁別データ
が出力される。
てリップルが除去された後、AGCアンプ102に利得
制御入力として供給され。AGCアンプ102の出力電
圧を一定に保つように利得を制御する。また、平滑回路
112の出力は抵抗122,123により分圧されてか
ら、肩抜き用コンパレータ113の一方の入力に与えら
れ、コンパレータ113の他方の入力に与えられている
全波整流器111の出力と比較される。これによりコン
パレータ113は、波形の肩部分の擬似パルスを禁止す
るだめのゲート信号を生成する。このゲート信号とモノ
ステーブルマルチバイブレータ109の出力との論理積
かアンド回路110でとられることにより、弁別データ
が出力される。
ここで、ローパスフィルタ114〜117は、第18図
および第19図に利得および位相の周波数特性をそれぞ
れ示したように、遮断周波数をディスク上の各領域13
2〜135のデータ転送速度の0.7倍とする5次バタ
ワースフィルタである。例えばフィルタ114はデータ
転送速度10Mbpsに対応しているので、遮断周波数
は7MHzである。すなわち、フィルタの周波数特性(
伝達特性)をデータ転送速度で正規化すると、ローパス
フィルタ114〜117は全て同じ形の特性となる。
および第19図に利得および位相の周波数特性をそれぞ
れ示したように、遮断周波数をディスク上の各領域13
2〜135のデータ転送速度の0.7倍とする5次バタ
ワースフィルタである。例えばフィルタ114はデータ
転送速度10Mbpsに対応しているので、遮断周波数
は7MHzである。すなわち、フィルタの周波数特性(
伝達特性)をデータ転送速度で正規化すると、ローパス
フィルタ114〜117は全て同じ形の特性となる。
しかしながら、このようにデータ転送速度毎に個別のフ
ィルタを用意することは、部品点数の増加を招き、コス
ト面からも好ましくない。
ィルタを用意することは、部品点数の増加を招き、コス
ト面からも好ましくない。
同様の問題はZBR方式の光デイスク装置や、下位互換
機能を持つフロッピーディスク装置などのディジタル記
録再生装置、さらにはディジタル通信装置においても見
られる。
機能を持つフロッピーディスク装置などのディジタル記
録再生装置、さらにはディジタル通信装置においても見
られる。
(発明が解決しようする課題)
上述したように、従来のディジタル記録再生装置やディ
ジタル通信装置におけるデータ弁別回路では、データ転
送速度に対応して周波数特性の異なる複数のフィルタを
用いているため、部品点数が増加してコストが高くなる
という問題があった。
ジタル通信装置におけるデータ弁別回路では、データ転
送速度に対応して周波数特性の異なる複数のフィルタを
用いているため、部品点数が増加してコストが高くなる
という問題があった。
本発明は、入力されるディジタル信号のデータ転送速度
に応じてディジタル信号の通過経路に設けられるフィル
タの周波数特性を自動的に調整できるデータ弁別回路を
提供することを目的とする。
に応じてディジタル信号の通過経路に設けられるフィル
タの周波数特性を自動的に調整できるデータ弁別回路を
提供することを目的とする。
[発明の構成コ
(課題を解決するための手段)
上記の課題を解決するため、本発明の一つの態様におい
ては入力されるディジタル信号を該ディジタル信号のデ
ータ転送速度に応じて周波数特性が制御されるフィルタ
回路を通してデータ弁別するデータ弁別回路において、
電圧制御発振器および該電圧制御発振器の発振位相を制
御する手段ををし、データ転送クロックまたはこれに同
期した信号を発生する位相同期回路を備えると共に、前
記フィルタ回路として電圧により周波数特性が制御可能
に構成された電圧制御フィルタを用い、電圧制御発振器
の発振位相を制御する制御電圧により電圧制御フィルタ
の周波数特性を制御することを特徴とする。
ては入力されるディジタル信号を該ディジタル信号のデ
ータ転送速度に応じて周波数特性が制御されるフィルタ
回路を通してデータ弁別するデータ弁別回路において、
電圧制御発振器および該電圧制御発振器の発振位相を制
御する手段ををし、データ転送クロックまたはこれに同
期した信号を発生する位相同期回路を備えると共に、前
記フィルタ回路として電圧により周波数特性が制御可能
に構成された電圧制御フィルタを用い、電圧制御発振器
の発振位相を制御する制御電圧により電圧制御フィルタ
の周波数特性を制御することを特徴とする。
また、本発明の他の態様においては入力されるディジタ
ル信号を該ディジタル信号のデータ転送速度に応じて周
波数特性が制御されるフィルタ回路を通してデータ弁別
するデータ弁別回路において、電圧により周波数特性が
制御可能に構成され、データ転送速度に応じた周波数の
信号か入力される基準フィルタと、この基準フィルタの
入出力を比較する比較手段と、この比較手段の出力を一
定に保つように基準フィルタの周波数特性を制御する手
段とを備えると共に、前記フィルタ回路として電圧によ
り周波数特性が制御可能に構成された電圧制御フィルタ
を用い、基準フィルタの周波数特性を制御する制御電圧
により電圧制御フィルタの周波数特性を制御することを
特徴とする。
ル信号を該ディジタル信号のデータ転送速度に応じて周
波数特性が制御されるフィルタ回路を通してデータ弁別
するデータ弁別回路において、電圧により周波数特性が
制御可能に構成され、データ転送速度に応じた周波数の
信号か入力される基準フィルタと、この基準フィルタの
入出力を比較する比較手段と、この比較手段の出力を一
定に保つように基準フィルタの周波数特性を制御する手
段とを備えると共に、前記フィルタ回路として電圧によ
り周波数特性が制御可能に構成された電圧制御フィルタ
を用い、基準フィルタの周波数特性を制御する制御電圧
により電圧制御フィルタの周波数特性を制御することを
特徴とする。
(作用)
位相同期回路(PLL)における電圧制御発振器の制御
電圧を入力ディジタル信号の通過経路内のフィルタ回路
の電圧制御フィルタに制御電圧として与えると、電圧制
御フィルタの周波数特性、例えば遮断周波数は、電圧制
御発振器の発振周波数、つまりPLLから発生されるデ
ータ転送クロックまたはこれに同期した信号の周波数に
比例して自動的に変化する。特に、電圧制御発振器の発
振周波数を決定する時定数回路と電圧制御フィルタの周
波数特性を決定する時定数回路を同一構成にすると、モ
ノリシック集積回路内の受動素子で時定数回路を構成す
る場合、同一集積回路チップ上では特性の良く揃った素
子が得られるので、これらの比例関係は極めて正確とな
る。
電圧を入力ディジタル信号の通過経路内のフィルタ回路
の電圧制御フィルタに制御電圧として与えると、電圧制
御フィルタの周波数特性、例えば遮断周波数は、電圧制
御発振器の発振周波数、つまりPLLから発生されるデ
ータ転送クロックまたはこれに同期した信号の周波数に
比例して自動的に変化する。特に、電圧制御発振器の発
振周波数を決定する時定数回路と電圧制御フィルタの周
波数特性を決定する時定数回路を同一構成にすると、モ
ノリシック集積回路内の受動素子で時定数回路を構成す
る場合、同一集積回路チップ上では特性の良く揃った素
子が得られるので、これらの比例関係は極めて正確とな
る。
一方、データ転送速度に比例した周波数の定常信号が入
力される基準フィルタの入出力の位相または振幅を比較
し、その位相差または振幅比に応じた出力をローパスフ
ィルタ等を介して基準フィルタと、入力ディジタル信号
の通過経路内のフィルタ回路の電圧制御フィルタに制御
電圧として与えると、基準フィルタの遮断周波数に比例
してフィルタ回路の電圧制御フィルタの遮断周波数が変
化する。この場合も、基準フィルタとフィルタ回路内の
電圧制御フィルタの時定数回路を同一構成にすることに
よって、モノリシック集積回路化したとき、極めて正確
な比例関係が得られる。
力される基準フィルタの入出力の位相または振幅を比較
し、その位相差または振幅比に応じた出力をローパスフ
ィルタ等を介して基準フィルタと、入力ディジタル信号
の通過経路内のフィルタ回路の電圧制御フィルタに制御
電圧として与えると、基準フィルタの遮断周波数に比例
してフィルタ回路の電圧制御フィルタの遮断周波数が変
化する。この場合も、基準フィルタとフィルタ回路内の
電圧制御フィルタの時定数回路を同一構成にすることに
よって、モノリシック集積回路化したとき、極めて正確
な比例関係が得られる。
(実施例)
以下、図面を参照して本発明の詳細な説明する。
第1図は本発明の第1の実施例に係るZBR方式の磁気
ディスク装置における再生系のデータ弁別回路を示すブ
ロック図である。磁気ディスク10上の信号を磁気ヘッ
ド11によって得られた再生出力(ディジタル信号)は
、リード/ライトアンプ12により増幅され、AGCア
ンプ13に入力される。AGCアンプ13の出力は、ロ
ーパスフィルタ(LPF)14および1吹射形バンドパ
スフィルタ(BPF)15からなるフィルタ回路16を
介して零クロスコンパレータ17に入力され、2値化さ
れる。バントハスフィルタ15は、微分回路として用い
られている。
ディスク装置における再生系のデータ弁別回路を示すブ
ロック図である。磁気ディスク10上の信号を磁気ヘッ
ド11によって得られた再生出力(ディジタル信号)は
、リード/ライトアンプ12により増幅され、AGCア
ンプ13に入力される。AGCアンプ13の出力は、ロ
ーパスフィルタ(LPF)14および1吹射形バンドパ
スフィルタ(BPF)15からなるフィルタ回路16を
介して零クロスコンパレータ17に入力され、2値化さ
れる。バントハスフィルタ15は、微分回路として用い
られている。
ローパスフィルタ14およびバンドパスフィルタ15は
、後述するように電圧により周波数特性が制御できる電
圧制御フィルタによって構成される。零クロスコンパレ
ータ17の出力(2値化信号)は、モノステーブルマル
チバイブレータ(MMV)l 8に入力され、2値化信
号の“1”−“0”の変化点または“0°→“1#の変
化点でパルスが発生される。
、後述するように電圧により周波数特性が制御できる電
圧制御フィルタによって構成される。零クロスコンパレ
ータ17の出力(2値化信号)は、モノステーブルマル
チバイブレータ(MMV)l 8に入力され、2値化信
号の“1”−“0”の変化点または“0°→“1#の変
化点でパルスが発生される。
ローパスフィルタ14の出力は、全波整流回路19にも
入力される。全波整流回路19の出力はリップル除去フ
ィルタ20に通され、ローパスフィルタ14の出力信号
振幅に比例した直流電圧が生成される。この直流電圧は
AGCアンプ13に利得制御電圧として供給されるとと
もに、分圧回路21で分圧される。肩抜き用コンパレー
タ22は、全波整流回路19の出力と分圧回路21の出
力とを比較し、2値化信号を出力する。
入力される。全波整流回路19の出力はリップル除去フ
ィルタ20に通され、ローパスフィルタ14の出力信号
振幅に比例した直流電圧が生成される。この直流電圧は
AGCアンプ13に利得制御電圧として供給されるとと
もに、分圧回路21で分圧される。肩抜き用コンパレー
タ22は、全波整流回路19の出力と分圧回路21の出
力とを比較し、2値化信号を出力する。
肩抜き用コンパレータ22の出力と先のモノステーブル
マルチバイブレータ18の出力がANDゲート23に入
力され、データパルスか生成される。このデータパルス
は1−7デコーダ24に入力されると共に、位相比較器
25とループフィルタ26および電圧制御発振器(VC
O)27からなるデータ転送クロック生成のためのPL
L2Bに入力される。PLL28においては、位相比較
器25でANDゲート23からのデータパルスと、V6
O13から出力されるデータ転送クロックの位相を比較
し、両者の位相差に応じた電圧を出力する。この位相比
較器25の出力がループフィルタ26によりリップル除
去および積分された後、V6O13の制御入力端に制御
電圧として供給され、これによってV6O13の発振位
相が制御される。従って、V6O13からはANDゲー
ト23からのデータパルスに同期した、すなわちデータ
転送速度に対応した比例した周波数のデータ転送クロッ
クが得られる。V6O13で生成されたデータ転送クロ
ックは、1−7デコーダ24にも入力される。1−7デ
コーダ24では、ANDゲート23からの1−7変調さ
れているデータパルスを復調し、データ転送クロックに
同期したデータをデータ弁別出力として出力する。
マルチバイブレータ18の出力がANDゲート23に入
力され、データパルスか生成される。このデータパルス
は1−7デコーダ24に入力されると共に、位相比較器
25とループフィルタ26および電圧制御発振器(VC
O)27からなるデータ転送クロック生成のためのPL
L2Bに入力される。PLL28においては、位相比較
器25でANDゲート23からのデータパルスと、V6
O13から出力されるデータ転送クロックの位相を比較
し、両者の位相差に応じた電圧を出力する。この位相比
較器25の出力がループフィルタ26によりリップル除
去および積分された後、V6O13の制御入力端に制御
電圧として供給され、これによってV6O13の発振位
相が制御される。従って、V6O13からはANDゲー
ト23からのデータパルスに同期した、すなわちデータ
転送速度に対応した比例した周波数のデータ転送クロッ
クが得られる。V6O13で生成されたデータ転送クロ
ックは、1−7デコーダ24にも入力される。1−7デ
コーダ24では、ANDゲート23からの1−7変調さ
れているデータパルスを復調し、データ転送クロックに
同期したデータをデータ弁別出力として出力する。
一方、V6O13の制御電圧として用いられるループフ
ィルタ26の出力は、ローパスフィルタ14およびバン
ドパスフィルタ15の制御入力端にも制御電圧として供
給される。この構成により、フィルタ14.15の周波
数特性、すなわちAGCアンプ13の入力端子がら零ク
ロスコンパレータ17の入力端子までの間の周波数特性
は、磁気へラド11によって再生されるディジタル信号
のデータ転送速度に比例して自動的に変化する。
ィルタ26の出力は、ローパスフィルタ14およびバン
ドパスフィルタ15の制御入力端にも制御電圧として供
給される。この構成により、フィルタ14.15の周波
数特性、すなわちAGCアンプ13の入力端子がら零ク
ロスコンパレータ17の入力端子までの間の周波数特性
は、磁気へラド11によって再生されるディジタル信号
のデータ転送速度に比例して自動的に変化する。
第2図(a)(b)は第1図のローパスフィルタ14と
して用いられる電圧制御フィルタの原型となるLC梯子
型フィルタの等価回路と、これをアクティブ回路で実現
した例のブロック図である。第2図(b)に示す電圧制
御フィルタ(ローパスフィルタ14)は、加算器31.
33゜35と比例要素32および電圧制御積分器34゜
36.37が信号入力端子30と信号出力端子38との
間に縦続接続され、積分器34,36゜37の各出力側
から加算器31,33.35に負帰還が施された構成と
なっている。積分器34.36.37には、制御入力端
子39が共通に接続され、この制御入力端子39は第1
図のループフィルタ26の出力端子に接続される。
して用いられる電圧制御フィルタの原型となるLC梯子
型フィルタの等価回路と、これをアクティブ回路で実現
した例のブロック図である。第2図(b)に示す電圧制
御フィルタ(ローパスフィルタ14)は、加算器31.
33゜35と比例要素32および電圧制御積分器34゜
36.37が信号入力端子30と信号出力端子38との
間に縦続接続され、積分器34,36゜37の各出力側
から加算器31,33.35に負帰還が施された構成と
なっている。積分器34.36.37には、制御入力端
子39が共通に接続され、この制御入力端子39は第1
図のループフィルタ26の出力端子に接続される。
第2図(a)のLC梯子型フィルタの回路方程式は、次
式(1)で表わされる。
式(1)で表わされる。
・・・(1)
式(1)を伝達関数の形で表現すると、次式(2)のよ
うになる。
うになる。
・・・(2)
これをアクティブ回路のブロック図に変換すると、第2
図(b)のようなる。
図(b)のようなる。
次に、第2図(b)における電圧制御積分器34.36
.37の構成を説明する。第3図は電圧制御積分器の構
成例を示すブロック図であり、比例要素41と加算器4
2および1次ローパスフィルタ43が信号入力端子40
と信号出力端子45との間に縦続接続され、さらに出力
端子45から比例要素44を介して加算器42に帰還が
施された構成となっている。比例要素41は制御入力端
子46に接続されている。この電圧制御積分器の伝達関
数は、次式(3)で表わされる。
.37の構成を説明する。第3図は電圧制御積分器の構
成例を示すブロック図であり、比例要素41と加算器4
2および1次ローパスフィルタ43が信号入力端子40
と信号出力端子45との間に縦続接続され、さらに出力
端子45から比例要素44を介して加算器42に帰還が
施された構成となっている。比例要素41は制御入力端
子46に接続されている。この電圧制御積分器の伝達関
数は、次式(3)で表わされる。
G(s) = Qa/ (s+ aD)= Qa/ s
−(3)ここで、D
は0<p<< 1なる値であり、温度、電源電圧などの
動作条件が変化したときでも、第3図の回路の開ループ
利得か1を越えないように適当な値が選ばれる。開ルー
プ利得が1を越えると発振する。Qは利得を決めるため
の定数であり、比例要素41の利得に比例し、任意の値
をとることができる。式(3)の伝達関数を式(1)の
行列中のl/sc1 、 l/SC2、l/sLの部分
に代入すれば、アクティブの積分器でインダクタとキャ
パシタをシミュレートすることになり、任意のLC回路
をシミュレートできる。
−(3)ここで、D
は0<p<< 1なる値であり、温度、電源電圧などの
動作条件が変化したときでも、第3図の回路の開ループ
利得か1を越えないように適当な値が選ばれる。開ルー
プ利得が1を越えると発振する。Qは利得を決めるため
の定数であり、比例要素41の利得に比例し、任意の値
をとることができる。式(3)の伝達関数を式(1)の
行列中のl/sc1 、 l/SC2、l/sLの部分
に代入すれば、アクティブの積分器でインダクタとキャ
パシタをシミュレートすることになり、任意のLC回路
をシミュレートできる。
式(1)は3次のローパスフィルタを表わしているので
、この式(1)に合わせて第2図のプロ・ツク図のよう
に積分器を組み合わせることにより、3次ローパスフィ
ルタを実現できる。
、この式(1)に合わせて第2図のプロ・ツク図のよう
に積分器を組み合わせることにより、3次ローパスフィ
ルタを実現できる。
第5図は第3図の電圧制御積分器をより詳しく示した回
路図であり、大きく分けて可変利得回路51と積分回路
52からなる。可変利得回路51はトランジスタQ1〜
Q6、定電流源C51,CS2および抵抗R1からなる
公知のダブルバランスドミキサ回路で構成され、信号入
力端子53と制御入力端子54を有する。この可変利得
回路51の利得は、制御入力端子54に印加される制御
電圧により決定される。
路図であり、大きく分けて可変利得回路51と積分回路
52からなる。可変利得回路51はトランジスタQ1〜
Q6、定電流源C51,CS2および抵抗R1からなる
公知のダブルバランスドミキサ回路で構成され、信号入
力端子53と制御入力端子54を有する。この可変利得
回路51の利得は、制御入力端子54に印加される制御
電圧により決定される。
可変利得回路51の出力は積分回路52に入力される。
積分回路52はトランジスタQ7〜Q12、定電流源C
S3〜C58、抵抗R2〜R7およびキャパシタCによ
り構成され、その特性は抵抗R2〜R7とキャパシタC
の値で決まる。抵抗R2,R3の値をRR2+ RE3
、抵抗R4,R5の値をRL1抵抗R6,R7の値をR
T1キャパシタCの値をCとすると、積分回路52の伝
達特性G+(s)は、 ・・・(4) となる。R,3−2・RLのとき理想的な積分特性とな
り、RE、<2・Roのとき不安定となる。
S3〜C58、抵抗R2〜R7およびキャパシタCによ
り構成され、その特性は抵抗R2〜R7とキャパシタC
の値で決まる。抵抗R2,R3の値をRR2+ RE3
、抵抗R4,R5の値をRL1抵抗R6,R7の値をR
T1キャパシタCの値をCとすると、積分回路52の伝
達特性G+(s)は、 ・・・(4) となる。R,3−2・RLのとき理想的な積分特性とな
り、RE、<2・Roのとき不安定となる。
積分回路52か近似的に理想積分特性となるとすると、
式(4)は となる。これより可変利得回路51の利得をAとすると
、第5図の電圧制御積分器の信号入力端子53から信号
出力端子55までの間の伝達関数G (s)は、 となり、利得Aは制御入力端子54の端子間電圧の関数
となる。
式(4)は となる。これより可変利得回路51の利得をAとすると
、第5図の電圧制御積分器の信号入力端子53から信号
出力端子55までの間の伝達関数G (s)は、 となり、利得Aは制御入力端子54の端子間電圧の関数
となる。
次ニ、第4図にVCO27のブロック図を示す。このV
CO27の回路は、第2図に示すローパスフィルタと同
一構成のローパスフィルタ46と利得が−Pの反転バッ
ファ47をループ状に接続したものである。ローパスフ
ィルタでの位相推移がπ/2になるときのローパスフィ
ルタの利得の絶対値が1/Pより大きければ、VCO2
7は位相推移かπ/2になる周波数で発振する。このた
め、VCO27はローパスフィルタ46の遮断周波数に
比例した周波数で発振する。従って、VCO27の制御
電圧によって第1図のローパスフィルタ14の遮断周波
数を制御すれば、この遮断周波数はVCO27から出力
されるデータ転送クロックの周波数に比例して正確に制
御されることになる。
CO27の回路は、第2図に示すローパスフィルタと同
一構成のローパスフィルタ46と利得が−Pの反転バッ
ファ47をループ状に接続したものである。ローパスフ
ィルタでの位相推移がπ/2になるときのローパスフィ
ルタの利得の絶対値が1/Pより大きければ、VCO2
7は位相推移かπ/2になる周波数で発振する。このた
め、VCO27はローパスフィルタ46の遮断周波数に
比例した周波数で発振する。従って、VCO27の制御
電圧によって第1図のローパスフィルタ14の遮断周波
数を制御すれば、この遮断周波数はVCO27から出力
されるデータ転送クロックの周波数に比例して正確に制
御されることになる。
第6図および第7図は、PLL28の入力周波数(AN
Dゲート23からのデータパルスの周波数)を7 MH
z、 8 MHz、 9 MHz、 10 MHz
に変化させたときのローパスフィルタ14(電圧制御フ
ィルタ)の利得−周波数特性および位相−周波数特性で
あり、61.71は7MHzでの特性曲線、62.72
は8MHzでの特性曲線、63.73は9MHzでの特
性曲線、64.74は10MHzでの特性曲線をそれぞ
れ示している。
Dゲート23からのデータパルスの周波数)を7 MH
z、 8 MHz、 9 MHz、 10 MHz
に変化させたときのローパスフィルタ14(電圧制御フ
ィルタ)の利得−周波数特性および位相−周波数特性で
あり、61.71は7MHzでの特性曲線、62.72
は8MHzでの特性曲線、63.73は9MHzでの特
性曲線、64.74は10MHzでの特性曲線をそれぞ
れ示している。
なお、第1図ではPLL28の入力信号かデータパルス
となっているか、種々のデータ転送速度に対応したデー
タ転送クロックを水晶発振器のような高精度の基準発振
器を含むシンセサイザにより発生させ、これをPLL2
8に入力してもよい。すなわち、PLL28はデータ転
送クロックに同期した信号を発生するようにする。
となっているか、種々のデータ転送速度に対応したデー
タ転送クロックを水晶発振器のような高精度の基準発振
器を含むシンセサイザにより発生させ、これをPLL2
8に入力してもよい。すなわち、PLL28はデータ転
送クロックに同期した信号を発生するようにする。
また、第1図におけるバンドパスフィルタ15について
も、ローパスフィルタ14と同様に電圧制御積分器を用
いて構成できる。
も、ローパスフィルタ14と同様に電圧制御積分器を用
いて構成できる。
第8図は本発明の第2の実施例に係る要部の構成を示す
ブロック図である。同図において、固定周波数発振器6
0はデータ転送速度に応じた周波数、例えばデータ転送
クロックと同一周波数の信号を発生する。この発振器6
0の出力は、電圧により遮断周波数を変化させることが
できる電圧制御フィルタからなる高調波除去フィルタ6
1および基準フィルタ62に順次入力される。高調波除
去フィルタ61で発振器60の出力の高調波成分が除去
され、正弦波信号がMlフィルタ62に入力される。フ
ィルタ62の入出力の位相差が位相比較器63で検出さ
れる。位相比較器63はダブルバランスドミキサ回路で
構成され、π/2の位相差に対して出力のDCレベルが
0になる。位相比較器63の出力はローパスフィルタ6
4でリップルが除去され、さらに積分器65により積分
され、加算器66で反転およびDCオフセットが加算さ
れた後、基準フィルタ61.62の制御入力端子に入力
されると共に、フィルタ回路67に入力される。
ブロック図である。同図において、固定周波数発振器6
0はデータ転送速度に応じた周波数、例えばデータ転送
クロックと同一周波数の信号を発生する。この発振器6
0の出力は、電圧により遮断周波数を変化させることが
できる電圧制御フィルタからなる高調波除去フィルタ6
1および基準フィルタ62に順次入力される。高調波除
去フィルタ61で発振器60の出力の高調波成分が除去
され、正弦波信号がMlフィルタ62に入力される。フ
ィルタ62の入出力の位相差が位相比較器63で検出さ
れる。位相比較器63はダブルバランスドミキサ回路で
構成され、π/2の位相差に対して出力のDCレベルが
0になる。位相比較器63の出力はローパスフィルタ6
4でリップルが除去され、さらに積分器65により積分
され、加算器66で反転およびDCオフセットが加算さ
れた後、基準フィルタ61.62の制御入力端子に入力
されると共に、フィルタ回路67に入力される。
フィルタ回路67は制御入力端子に供給される電圧によ
り周波数特性が制御可能な電圧制御フィルタであり、第
1図におけるフィルタ回路16の位置に挿入される。す
なわち、フィルタ回路67の信号入力端子68はAGC
回路13の出力端子に接続され、信号出力端子69は零
クロスコンパレータ17の入力端子に接続される。
り周波数特性が制御可能な電圧制御フィルタであり、第
1図におけるフィルタ回路16の位置に挿入される。す
なわち、フィルタ回路67の信号入力端子68はAGC
回路13の出力端子に接続され、信号出力端子69は零
クロスコンパレータ17の入力端子に接続される。
第8図の回路は、位相比較器63の二人力、つまり基準
フィルタ62の入出力の位相差かπ/2で安定するよう
に制御ループが動作する。
フィルタ62の入出力の位相差かπ/2で安定するよう
に制御ループが動作する。
例えば固定周波数発振器60の発振周波数が10MHz
のときは、Sl、S2はπ/2の位相差を持ち、状態■
で安定する。発振周波数が7MHzになると10MHz
で安定していた系が、S’l、S2の位相差がπ/2よ
り小さくなるため、S4に正電圧を生じ、この正電圧は
基準フィルタ62の遮断周波数を下げる方向へ働く。
のときは、Sl、S2はπ/2の位相差を持ち、状態■
で安定する。発振周波数が7MHzになると10MHz
で安定していた系が、S’l、S2の位相差がπ/2よ
り小さくなるため、S4に正電圧を生じ、この正電圧は
基準フィルタ62の遮断周波数を下げる方向へ働く。
その結果、Sl、S2の位相差がπ/2になるところで
遮断周波数が低下し、状態■で安定する。
遮断周波数が低下し、状態■で安定する。
逆に、固定周波数発振器60の発振周波数が7MHzか
ら13M)lzに変化すると、Sl、S2の位相差はπ
/2より大きくなり、S4に負電圧を生じ、この負電圧
は基準フィルタ62の遮断周波数を上げる方向へ作用す
る。その結果、Sl、S2の位相差がπ/2になるとこ
ろまで遮断周波数か上昇し、状態■で安定する。
ら13M)lzに変化すると、Sl、S2の位相差はπ
/2より大きくなり、S4に負電圧を生じ、この負電圧
は基準フィルタ62の遮断周波数を上げる方向へ作用す
る。その結果、Sl、S2の位相差がπ/2になるとこ
ろまで遮断周波数か上昇し、状態■で安定する。
第9図に第1図の各部の信号波形を示す。発振器60の
出力から第1の基準フィルタ6]で高調波か除去され、
Slに示す正弦波信号が得られる。この正弦波信号S1
を第2の基準フィルタ62に通すと、S2のように位相
か遅れる。
出力から第1の基準フィルタ6]で高調波か除去され、
Slに示す正弦波信号が得られる。この正弦波信号S1
を第2の基準フィルタ62に通すと、S2のように位相
か遅れる。
基準フィルタ62の入出力Sl、S2を位相比較器63
で比較(乗算)すると、両者の位相差に応じたS3に示
す信号が得られる。位相比較器63の出力S3には、S
l、S2の2倍の周波数のリップルが含まれている。こ
の位相比較器63の出力S3からローパスフィルタ64
で84のようにリップルが除去され、さら蕃こ積分器6
5て積分されてS5のようになる。積分器65の出力S
5が大きくなると、基準フィルタ61.62およびフィ
ルタ回路67の遮断周波数を下げる方向へ作用し、小さ
くなると遮断周波数を上げる方向へ作用するため、基準
フィルタ62での位相遅れがπ/2の点でループは安定
する。
で比較(乗算)すると、両者の位相差に応じたS3に示
す信号が得られる。位相比較器63の出力S3には、S
l、S2の2倍の周波数のリップルが含まれている。こ
の位相比較器63の出力S3からローパスフィルタ64
で84のようにリップルが除去され、さら蕃こ積分器6
5て積分されてS5のようになる。積分器65の出力S
5が大きくなると、基準フィルタ61.62およびフィ
ルタ回路67の遮断周波数を下げる方向へ作用し、小さ
くなると遮断周波数を上げる方向へ作用するため、基準
フィルタ62での位相遅れがπ/2の点でループは安定
する。
次に、第8図の高調波除去フィルタ61、基準フィルタ
62およびフィルタ回路67の構成を説明する。
62およびフィルタ回路67の構成を説明する。
第10図は高調波除去フィルタ61の構成例を示すブロ
ック図であり、加算器71,72、電圧制御積分器73
、加算器74および電圧制御積分器75.76が信号入
力端子70と信号出力端子77との間に接続され、積分
器73゜75.76の各出力側から加算器71,72゜
74に負帰還か施された構成となっている。積分器73
,75.76には、制御入力端子78が共通に接続され
ている。これは3次のLC梯子形ローパスフィルタをア
クティブ回路でシミュレーションするものである。
ック図であり、加算器71,72、電圧制御積分器73
、加算器74および電圧制御積分器75.76が信号入
力端子70と信号出力端子77との間に接続され、積分
器73゜75.76の各出力側から加算器71,72゜
74に負帰還か施された構成となっている。積分器73
,75.76には、制御入力端子78が共通に接続され
ている。これは3次のLC梯子形ローパスフィルタをア
クティブ回路でシミュレーションするものである。
第11図は基準フィルタ62の構成例を示すブロック図
であり、加算器81、電圧制御積分器82、加算器83
および電圧制御積分器84が信号入力端子80と信号出
力端子85との間に接続され、積分器82.84の各出
力側から加算器81.83に負帰還が施された構成とな
っている。積分器82.84には、制御入力端子86が
共通に接続されている。これは2次のLC梯子形ローパ
スフィルタをアクティブ回路でシミュレーションするも
のである。
であり、加算器81、電圧制御積分器82、加算器83
および電圧制御積分器84が信号入力端子80と信号出
力端子85との間に接続され、積分器82.84の各出
力側から加算器81.83に負帰還が施された構成とな
っている。積分器82.84には、制御入力端子86が
共通に接続されている。これは2次のLC梯子形ローパ
スフィルタをアクティブ回路でシミュレーションするも
のである。
第12図はフィルタ回路67の構成例を示すブロック図
であり、加算器91,92,94゜86.98,101
,104,106,1.08゜110.112,114
と、電圧制御積分器93.95,97,99,100,
102゜103.105,107,111,113およ
び比例要素109,115からなり、信号入力端子90
と信号出力端子116との間にこれらが接続された構成
となっており、さらに各電圧制御積分器に制御入力端子
117が共通に接続されている。118は5次梯子形ロ
ーパスフィルタ、119は2次LC格子形オールバスフ
ィルタ、120は1次格子形オールバスフィルタをそれ
ぞれアクティブ回路でシミュレーションするものである
。
であり、加算器91,92,94゜86.98,101
,104,106,1.08゜110.112,114
と、電圧制御積分器93.95,97,99,100,
102゜103.105,107,111,113およ
び比例要素109,115からなり、信号入力端子90
と信号出力端子116との間にこれらが接続された構成
となっており、さらに各電圧制御積分器に制御入力端子
117が共通に接続されている。118は5次梯子形ロ
ーパスフィルタ、119は2次LC格子形オールバスフ
ィルタ、120は1次格子形オールバスフィルタをそれ
ぞれアクティブ回路でシミュレーションするものである
。
第10図〜第12図において用いられる電圧制御積分器
は、第5図に示すように構成される。
は、第5図に示すように構成される。
次に、第9図に示した3つの状態■〜■での高調波除去
フィルタ61、基準フィルタ62およびフィルタ回路6
7の周波数特性がどのようになるかを第13図〜第15
図により示す。但し、固定周波数発振器60の発振周波
数は10MHz、また各フィルタの周波数特性の横軸は
O〜20MHzまでとする。
フィルタ61、基準フィルタ62およびフィルタ回路6
7の周波数特性がどのようになるかを第13図〜第15
図により示す。但し、固定周波数発振器60の発振周波
数は10MHz、また各フィルタの周波数特性の横軸は
O〜20MHzまでとする。
第13図は高調波除去フィルタ61の利得−周波数特性
を示し、発振器60の出力の基本波(10MHz)を通
過させ、2次高調波(20MHz)以上の成分を十分に
減衰させるように設計されている。これにより高調波除
去フィルタ61の出力には、高調波歪みの少ない正弦波
に近い信号が得られる。
を示し、発振器60の出力の基本波(10MHz)を通
過させ、2次高調波(20MHz)以上の成分を十分に
減衰させるように設計されている。これにより高調波除
去フィルタ61の出力には、高調波歪みの少ない正弦波
に近い信号が得られる。
第14図は基準フィルタ62の利得−周波数特性(実線
)と、位相−周波数特性(破線)を示す。状態■では1
0MHzでの位相遅れがπ/2となっており、位相比較
器63の出力は0となる。状態■は遮断周波数が高すぎ
る状態であり、フィルタ62の入出力間の位相差がπ/
2より少ないため、位相比較器63の出力は正の値をと
り、遮断周波数を下げる方向へ作用する。
)と、位相−周波数特性(破線)を示す。状態■では1
0MHzでの位相遅れがπ/2となっており、位相比較
器63の出力は0となる。状態■は遮断周波数が高すぎ
る状態であり、フィルタ62の入出力間の位相差がπ/
2より少ないため、位相比較器63の出力は正の値をと
り、遮断周波数を下げる方向へ作用する。
状態■は遮断周波数が低すぎる状態であり、フィルタ6
2の入出力間の位相差がπ/2より大きいため、位相比
較器63の出力は負の値をとり、遮断周波数を上げる方
向へ作用する。
2の入出力間の位相差がπ/2より大きいため、位相比
較器63の出力は負の値をとり、遮断周波数を上げる方
向へ作用する。
第15図はフィルタ回路67の利得−周波数特性(実線
)と、位相−周波数特性(破線)を示す。遮断周波数1
0MHzの5次チエビシエフフィルタと遅延等価回路を
組み合わせることにより、急峻な遮断特性と良好な位相
直線性を実現している。
)と、位相−周波数特性(破線)を示す。遮断周波数1
0MHzの5次チエビシエフフィルタと遅延等価回路を
組み合わせることにより、急峻な遮断特性と良好な位相
直線性を実現している。
なお、第8図では比較手段として位相比較器63を用い
たが、振幅比較器を用いても同様の効果が得られる。
たが、振幅比較器を用いても同様の効果が得られる。
[発明の効果コ
本発明によれば、データ弁別回路において入力ディジタ
ル信号の通過経路内に挿入されるフィルタ回路の周波数
特性、例えば遮断周波数をデータ転送速度に応じて自動
的にかつ正確に調整することができ、フィルタ回路を各
データ転送速度に対して共通に用いることかできるので
、回路構成が大幅に簡略化される。また、本発明はモノ
リシックIC化に適しており、この点も部品点数の削減
に寄与する。
ル信号の通過経路内に挿入されるフィルタ回路の周波数
特性、例えば遮断周波数をデータ転送速度に応じて自動
的にかつ正確に調整することができ、フィルタ回路を各
データ転送速度に対して共通に用いることかできるので
、回路構成が大幅に簡略化される。また、本発明はモノ
リシックIC化に適しており、この点も部品点数の削減
に寄与する。
第1図は本発明の第1の実施例に係るデータ弁別回路の
構成を示すブロック図、第2図(a)(b)はLC梯子
型フィルタおよび第1図におけるローパスフィルタ14
の構成を示すブロック図、第3図は第2図における電圧
制御積分器の構成を示すブロック図、第4図は第1図に
おける電圧制御発振器の構成を示すブロック図、第5図
は電圧制御積分器のより詳細な構成を示す回路図、第6
図はローパスフィルタ14の利得−周波数特性を示す図
、第7図はローパスフィルタ14の位相−周波数特性を
示す図、第8図は本発明の第2の実施例に係る要部の構
成を示すブロック図、第9図は第8図の各部の信号波形
を示す図、第10図は第8図における高調波除去フィル
タの構成を示すブロック図、第11図は第8図における
基準フィルタの構成を示すブロック図、第12図は第8
図におけるフィルタ回路の構成を示すブロック図、第1
3図、第14図および第15図は第7図における高調波
除去フィルタと基準フィルタおよびフィルタ回路の周波
数特性を示す図、第16図は従来のデータ弁別回路の構
成を示すブロック図、第17図は従来のゾーンピットレ
コーディング方式を採用した磁気ディスク上の領域分割
の様子を示す図、第18図および第19図は第16図に
おけるローパスフィルタの利得および位相の周波数特性
を示す図である。 16・・・フィルタ回路 27・・・電圧制御発振器 28・・・PLL (位相同期回路) 51・・・可変利得回路 52・・・積分回路 61・・・高調波除去フィルタ 62・・・基準フィルタ 63・・・位相比較器(比較手段) 67・・・フィルタ回路 出願人代理人 弁理士 鈴江武彦 (a) 第2図 第3図 第4図 闇X較(MHz) 第6図 用1数(MHz) 第7図 −や よJ第10図 第11図 利件 身I /4−、イ立−事目 利得、俺湘 第171!1 r13L[(M H2) 第18図 第19図
構成を示すブロック図、第2図(a)(b)はLC梯子
型フィルタおよび第1図におけるローパスフィルタ14
の構成を示すブロック図、第3図は第2図における電圧
制御積分器の構成を示すブロック図、第4図は第1図に
おける電圧制御発振器の構成を示すブロック図、第5図
は電圧制御積分器のより詳細な構成を示す回路図、第6
図はローパスフィルタ14の利得−周波数特性を示す図
、第7図はローパスフィルタ14の位相−周波数特性を
示す図、第8図は本発明の第2の実施例に係る要部の構
成を示すブロック図、第9図は第8図の各部の信号波形
を示す図、第10図は第8図における高調波除去フィル
タの構成を示すブロック図、第11図は第8図における
基準フィルタの構成を示すブロック図、第12図は第8
図におけるフィルタ回路の構成を示すブロック図、第1
3図、第14図および第15図は第7図における高調波
除去フィルタと基準フィルタおよびフィルタ回路の周波
数特性を示す図、第16図は従来のデータ弁別回路の構
成を示すブロック図、第17図は従来のゾーンピットレ
コーディング方式を採用した磁気ディスク上の領域分割
の様子を示す図、第18図および第19図は第16図に
おけるローパスフィルタの利得および位相の周波数特性
を示す図である。 16・・・フィルタ回路 27・・・電圧制御発振器 28・・・PLL (位相同期回路) 51・・・可変利得回路 52・・・積分回路 61・・・高調波除去フィルタ 62・・・基準フィルタ 63・・・位相比較器(比較手段) 67・・・フィルタ回路 出願人代理人 弁理士 鈴江武彦 (a) 第2図 第3図 第4図 闇X較(MHz) 第6図 用1数(MHz) 第7図 −や よJ第10図 第11図 利件 身I /4−、イ立−事目 利得、俺湘 第171!1 r13L[(M H2) 第18図 第19図
Claims (3)
- (1)外部から入力されるディジタル信号を該ディジタ
ル信号のデータ転送速度に応じて周波数特性が制御され
るフィルタ回路を通してデータ弁別するデータ弁別回路
において、電圧制御発振器および該電圧制御発振器の発
振位相を制御する手段を有し、データ転送クロックまた
はこれに同期した信号を発生する位相同期回路を備える
と共に、前記フィルタ回路として電圧により周波数特性
が制御可能に構成された電圧制御フィルタを備え、前記
電圧制御発振器の発振位相を制御する制御電圧により前
記電圧制御フィルタの周波数特性を制御するように構成
することを特徴とするデータ弁別回路。 - (2)前記電圧制御発振器の発振周波数を決定する時定
数回路と前記フィルタの周波数特性を決定する時定数回
路が同一構成からなり、これらの時定数回路の時定数が
同一の制御電圧により制御されることを特徴とする請求
項1記載のデータ弁別回路。 - (3)外部から入力されるディジタル信号を該ディジタ
ル信号のデータ転送速度に応じて周波数特性が制御され
るフィルタ回路を通してデータ弁別するデータ弁別回路
において、電圧により周波数特性が制御可能に構成され
、データ転送速度に応じた周波数の信号が入力される基
準フィルタと、この基準フィルタの入出力を比較する比
較手段と、この比較手段の出力を一定に保つように前記
基準フィルタの周波数特性を制御する手段とを備えると
共に、前記フィルタ回路として電圧により周波数特性が
制御可能に構成された電圧制御フィルタを備え、前記電
圧制御フィルタを、前記基準フィルタの周波数特性を制
御する制御電圧により周波数特性を制御するように構成
することを特徴とするデータ弁別回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2305281A JPH04177668A (ja) | 1990-11-09 | 1990-11-09 | データ弁別回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2305281A JPH04177668A (ja) | 1990-11-09 | 1990-11-09 | データ弁別回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04177668A true JPH04177668A (ja) | 1992-06-24 |
Family
ID=17943213
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2305281A Pending JPH04177668A (ja) | 1990-11-09 | 1990-11-09 | データ弁別回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04177668A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006093119A1 (ja) * | 2005-03-02 | 2006-09-08 | Pioneer Corporation | 情報再生装置、情報再生方法及び情報再生用プログラム並びに情報記録媒体 |
JP2011182178A (ja) * | 2010-03-01 | 2011-09-15 | Fujitsu Semiconductor Ltd | Pll回路 |
-
1990
- 1990-11-09 JP JP2305281A patent/JPH04177668A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006093119A1 (ja) * | 2005-03-02 | 2006-09-08 | Pioneer Corporation | 情報再生装置、情報再生方法及び情報再生用プログラム並びに情報記録媒体 |
US7791991B2 (en) | 2005-03-02 | 2010-09-07 | Pioneer Corporation | Information reproducing apparatus, information reproducing method, information reproducing program, and information recording medium |
JP2011182178A (ja) * | 2010-03-01 | 2011-09-15 | Fujitsu Semiconductor Ltd | Pll回路 |
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