JPS6326030A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS6326030A JPS6326030A JP61169122A JP16912286A JPS6326030A JP S6326030 A JPS6326030 A JP S6326030A JP 61169122 A JP61169122 A JP 61169122A JP 16912286 A JP16912286 A JP 16912286A JP S6326030 A JPS6326030 A JP S6326030A
- Authority
- JP
- Japan
- Prior art keywords
- pll circuit
- output signal
- signal
- control
- oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 36
- 239000000284 extract Substances 0.000 claims 1
- 230000006866 deterioration Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＰＬＬ回路に関し、特にコンパクト・ディスク
システムの８・１４ビツト変ｐ （ＥＦＭ）データの読
込み等に使用するＰＬＬ回路に関する。
システムの８・１４ビツト変ｐ （ＥＦＭ）データの読
込み等に使用するＰＬＬ回路に関する。
従来、この種のＰＬＬ回路は、それぞれ一つづつの位相
比較器と、低域フィルタと電圧制御発振器とを含む回路
構成となっており、システムの基準発振周波数とこの−
ＰＬＬ回路の自走発振周波数との整合をとるために、半
固定抵抗器や半固定コイル等を用いてこの自走発振周波
数の調整を行っていた。
比較器と、低域フィルタと電圧制御発振器とを含む回路
構成となっており、システムの基準発振周波数とこの−
ＰＬＬ回路の自走発振周波数との整合をとるために、半
固定抵抗器や半固定コイル等を用いてこの自走発振周波
数の調整を行っていた。
上述した従来のＰＬＬ回路は、システムの基準発振周波
数との整合をとるための自走発振周波数の調整を、半固
定抵抗器や半固定コイル等を用いて行う構成となってい
るので、調整用の部品１スペーズ及び調ｉ作業が不可欠
であるといも欠点が゛あった。また、電圧制御発振器の
温度特性等によるＰＬＬ回路の性能劣化もさけられない
という欠点もあった。
数との整合をとるための自走発振周波数の調整を、半固
定抵抗器や半固定コイル等を用いて行う構成となってい
るので、調整用の部品１スペーズ及び調ｉ作業が不可欠
であるといも欠点が゛あった。また、電圧制御発振器の
温度特性等によるＰＬＬ回路の性能劣化もさけられない
という欠点もあった。
本発明の目的は、自−走発振周波数の調整用の部 −品
、スペース及び調整作業を除去することができ、また温
度変化による性能劣化を防止することができるＰＬＬ回
路を提供することにある。
、スペース及び調整作業を除去することができ、また温
度変化による性能劣化を防止することができるＰＬＬ回
路を提供することにある。
本発明のＦ）ＬＬ回路は、基準発振器の出力信号と第１
の制御発振信号とを位相比較−する第１の位相比較器と
、この位相比較器の出力信号の高周波成分を除去する第
１の低域フィルタと、この低域フィルタの出力信号によ
り制御され前記第１の制御発振信号を出力する第１の電
圧制御発振器とを含む第１のＰＬＬ回路部と、入力信号
と第２の制御発振信号とを位相比較する第２の位相比較
器と、この位相比較器の出力信号の高周波成分を除去す
る第２の低域フィルタと、前記第１及び第２の低域フィ
ルタの各出力信号を加算する加算回路と、この゛・加゛
算回路の出力信号により制御され前記第２の制御発振信
号を出力し、制御電圧対発振周波数特性が前記第１の電
圧制御角振器と等しい一第２の電圧制御発振器とを含む
第２のＰＬＬ回路部とを備え、前記第２の電圧制御発振
器から出力周波数信号を取出す構成を有している。
の制御発振信号とを位相比較−する第１の位相比較器と
、この位相比較器の出力信号の高周波成分を除去する第
１の低域フィルタと、この低域フィルタの出力信号によ
り制御され前記第１の制御発振信号を出力する第１の電
圧制御発振器とを含む第１のＰＬＬ回路部と、入力信号
と第２の制御発振信号とを位相比較する第２の位相比較
器と、この位相比較器の出力信号の高周波成分を除去す
る第２の低域フィルタと、前記第１及び第２の低域フィ
ルタの各出力信号を加算する加算回路と、この゛・加゛
算回路の出力信号により制御され前記第２の制御発振信
号を出力し、制御電圧対発振周波数特性が前記第１の電
圧制御角振器と等しい一第２の電圧制御発振器とを含む
第２のＰＬＬ回路部とを備え、前記第２の電圧制御発振
器から出力周波数信号を取出す構成を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
この実施例は、システム制御用の基準発振器３の出力信
号ＶＲと第１の制御発振信号Ｖ１どの位相比較をする第
１の位相比較器１１と、位相比較器１１の出力信号の高
周波成分を除去する第１の低域フィルタ１２と、低域フ
ィルタ１２の出力信号により制御され、第１の制御発振
信号Ｖ１を出力する電圧制御発振器１３とを設けた第１
のＰＬＬ回路部１と、入力信号Ｖ１と第２の制御発振信
号Ｖ２どの位相比較をする第２の位相比較器１１３と、
位相比較器１１．の出力信号の高周波成分を除去する第
２の低域フィルタ１２．と、第１及び第２の低域フィル
タ１２，１２．’ａの出力信号を加算する加算回路２１
と、加算回路２１の出力信号により制御され、第２の制
御発振信号Ｖ２を出力し、制御電圧対発振周波数特性が
第１の電圧制御発振器１３と等しい第２の電圧制御発振
器１３１とを設けた第２のＰＬＬ回路部２とを備え、第
２の電圧制御発振器１３３から出力周波数信号を取出す
構成となっている。
号ＶＲと第１の制御発振信号Ｖ１どの位相比較をする第
１の位相比較器１１と、位相比較器１１の出力信号の高
周波成分を除去する第１の低域フィルタ１２と、低域フ
ィルタ１２の出力信号により制御され、第１の制御発振
信号Ｖ１を出力する電圧制御発振器１３とを設けた第１
のＰＬＬ回路部１と、入力信号Ｖ１と第２の制御発振信
号Ｖ２どの位相比較をする第２の位相比較器１１３と、
位相比較器１１．の出力信号の高周波成分を除去する第
２の低域フィルタ１２．と、第１及び第２の低域フィル
タ１２，１２．’ａの出力信号を加算する加算回路２１
と、加算回路２１の出力信号により制御され、第２の制
御発振信号Ｖ２を出力し、制御電圧対発振周波数特性が
第１の電圧制御発振器１３と等しい第２の電圧制御発振
器１３１とを設けた第２のＰＬＬ回路部２とを備え、第
２の電圧制御発振器１３３から出力周波数信号を取出す
構成となっている。
次に、この実施例の動作について説明する。
まず、基準発振器３の出力信号ＶＲと電圧制御発振器１
３からの制御発振信号■１どの位相が位相比較器１１で
比較される。
３からの制御発振信号■１どの位相が位相比較器１１で
比較される。
次に、この出力信号の位相比較情報を含む信号が低域フ
ィルタ１２を通過して電圧制御発振器１３の発振周波数
を制御する。従って電圧制御発振器１３の出力信号は基
準発振器３と同位相状態となる。
ィルタ１２を通過して電圧制御発振器１３の発振周波数
を制御する。従って電圧制御発振器１３の出力信号は基
準発振器３と同位相状態となる。
一方、電圧制御発振器１３．１３．の制御電圧対発振周
波数特性は等しく、また第２のＰＬＬ回路部２の入力信
号■１が入力されない状態では加算回路２１の出力信号
は低域フィルタ１２の出力信号と等しくなるので、この
出力信号で制御される電圧制御発振器１３３の発振周波
数は電圧制御発振器１３及び基準発振器３とほぼ等しい
周波数になる。
波数特性は等しく、また第２のＰＬＬ回路部２の入力信
号■１が入力されない状態では加算回路２１の出力信号
は低域フィルタ１２の出力信号と等しくなるので、この
出力信号で制御される電圧制御発振器１３３の発振周波
数は電圧制御発振器１３及び基準発振器３とほぼ等しい
周波数になる。
すなわち、第２のＰＬＬ回路部２における自走発振周波
数の調整が自動的に行われることになる。
数の調整が自動的に行われることになる。
そしてこの自動調整された自走発振周波数を基準として
、入力信号Ｖ１に対するＰＬＬ回路の動作が行なわれる
。
、入力信号Ｖ１に対するＰＬＬ回路の動作が行なわれる
。
従って、システム制御用の基準発振器３の周波数に自動
調整された自走発振周波数を有するＰＬＬ回路が得られ
、温度変化等による性能劣化を防止することができる。
調整された自走発振周波数を有するＰＬＬ回路が得られ
、温度変化等による性能劣化を防止することができる。
なお、この実施例において、電圧制御発振器１３．１３
．及び位相比較器１１．１１．は、半導体集積回路とし
ての集積化が容易であり、これらを同一の半導体基板上
に形成することにより、電圧制御発振器１３．１３．の
制御電圧対発振周波数特性等を等しくすることも容易と
なる。
．及び位相比較器１１．１１．は、半導体集積回路とし
ての集積化が容易であり、これらを同一の半導体基板上
に形成することにより、電圧制御発振器１３．１３．の
制御電圧対発振周波数特性等を等しくすることも容易と
なる。
以上説明したように本発明は、２系統°のＰＬＬ回路部
を設け、第１のＰＬＬ回路部の入力信号をシステム制御
用の基準発振器の出力信号とし、それぞれのＰＬＬ回路
部の低域フィルタの出力信号を加算して第２のＰＬＬ回
路部の電圧制御発振器の制御信号とし、第２のＰＬＬ回
路部を通常のＰＬＬ回路として使用する構成とすること
により、自走発振周波数を基準発振器の周波数に自動的
に調整することができるので、自走発振周波数の調整用
の部品、スペース及び調整作業を除去することができ、
かつ、温度変化による性能劣化を防止することができる
効果がある。
を設け、第１のＰＬＬ回路部の入力信号をシステム制御
用の基準発振器の出力信号とし、それぞれのＰＬＬ回路
部の低域フィルタの出力信号を加算して第２のＰＬＬ回
路部の電圧制御発振器の制御信号とし、第２のＰＬＬ回
路部を通常のＰＬＬ回路として使用する構成とすること
により、自走発振周波数を基準発振器の周波数に自動的
に調整することができるので、自走発振周波数の調整用
の部品、スペース及び調整作業を除去することができ、
かつ、温度変化による性能劣化を防止することができる
効果がある。
第１図は本発明の一実施例を示すブロック図である。
Claims (1)
- 基準発振器の出力信号と第１の制御発振信号とを位相比
較する第１の位相比較器と、この位相比較器の出力信号
の高周波成分を除去する第１の低域フィルタと、この低
域フィルタの出力信号により制御され前記第１の制御発
振信号を出力する第１の電圧制御発振器とを含む第１の
ＰＬＬ回路部と、入力信号と第２の制御発振信号とを位
相比較する第２の位相比較器と、この位相比較器の出力
信号の高周波成分を除去する第２の低域フィルタと、前
記第１及び第２の低域フィルタの各出力信号を加算する
加算回路と、この加算回路の出力信号により制御され前
記第２の制御発振信号を出力し制御電圧対発振周波数特
性が前記第１の電圧制御発振器と等しい第２の電圧制御
発振器とを含む第２のＰＬＬ回路部とを備え、前記第２
の電圧制御発振器から出力周波数信号を取出すことを特
徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61169122A JPS6326030A (ja) | 1986-07-17 | 1986-07-17 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61169122A JPS6326030A (ja) | 1986-07-17 | 1986-07-17 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6326030A true JPS6326030A (ja) | 1988-02-03 |
Family
ID=15880696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61169122A Pending JPS6326030A (ja) | 1986-07-17 | 1986-07-17 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6326030A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02111124A (ja) * | 1988-10-19 | 1990-04-24 | Rohm Co Ltd | Ｐｌｌ基準発振複合装置 |
| JPH02244820A (ja) * | 1989-03-16 | 1990-09-28 | Oki Electric Ind Co Ltd | Ｐｌｌ回路 |
| JPH06181432A (ja) * | 1992-09-04 | 1994-06-28 | Nec Corp | 電圧制御発振器制御回路 |
-
1986
- 1986-07-17 JP JP61169122A patent/JPS6326030A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02111124A (ja) * | 1988-10-19 | 1990-04-24 | Rohm Co Ltd | Ｐｌｌ基準発振複合装置 |
| JPH02244820A (ja) * | 1989-03-16 | 1990-09-28 | Oki Electric Ind Co Ltd | Ｐｌｌ回路 |
| JPH06181432A (ja) * | 1992-09-04 | 1994-06-28 | Nec Corp | 電圧制御発振器制御回路 |
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