JPH04177462A - ベクトル総和演算装置 - Google Patents
ベクトル総和演算装置Info
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- JPH04177462A JPH04177462A JP2303504A JP30350490A JPH04177462A JP H04177462 A JPH04177462 A JP H04177462A JP 2303504 A JP2303504 A JP 2303504A JP 30350490 A JP30350490 A JP 30350490A JP H04177462 A JPH04177462 A JP H04177462A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、ベクトル処理装置に関し、特にベクトル総和
演算装置に関する。
演算装置に関する。
従来技術
従来、第3図に示すように、ベクトル総和演算装置では
2つのベクトルデータA−[ai、a2゜・・・a1コ
及びB−[b、、b2.・・・、b。]を入力として、
C1=a1 +b1 (i=1.2.−。
2つのベクトルデータA−[ai、a2゜・・・a1コ
及びB−[b、、b2.・・・、b。]を入力として、
C1=a1 +b1 (i=1.2.−。
n)となるベクトルデータC−[c、、c2. 。
c、]を出力するベクトル加算回路6が用いられている
。
。
従って、21個のデータの総和を求める場合、まず2#
−1個のベクトルデータAと、21−1個のベクトルデ
ータBの2つに分けて、ベクトル要素a1とベクトル要
素blのベクトル加算を行い、2j−1個の加算結果を
求める。
−1個のベクトルデータAと、21−1個のベクトルデ
ータBの2つに分けて、ベクトル要素a1とベクトル要
素blのベクトル加算を行い、2j−1個の加算結果を
求める。
次に、21−1個の加算結果を2′−2個のベクトルデ
ータAと21−2個のベクトルデータBの2つに分けて
、ベクトル要素atとベクトル要素bIのベクトル加算
を行ない2l−2個の加算結果を求める。以下同様にし
て加算結果を半分にしてベクトル加算を繰返して、2′
個の総和を求める。
ータAと21−2個のベクトルデータBの2つに分けて
、ベクトル要素atとベクトル要素bIのベクトル加算
を行ない2l−2個の加算結果を求める。以下同様にし
て加算結果を半分にしてベクトル加算を繰返して、2′
個の総和を求める。
ところで、ベクトル加算回路6で1つのベクトル要素の
加算を行なうのにmT (Tはタイミングサイクルタイ
ムを示す)かかるとすると、2M−1個の加算結果を求
めるのに(2′−’ +m−1) T必要なので、21
個の総和を求めるためには、第4図に示すように、 ): (2l 十m−1)−=Σ 21 +Σ (m−
1)−2’ −1−+J (m−1) であり、従ってf2’ −1−t−47(m−1) J
T必要となる。
加算を行なうのにmT (Tはタイミングサイクルタイ
ムを示す)かかるとすると、2M−1個の加算結果を求
めるのに(2′−’ +m−1) T必要なので、21
個の総和を求めるためには、第4図に示すように、 ): (2l 十m−1)−=Σ 21 +Σ (m−
1)−2’ −1−+J (m−1) であり、従ってf2’ −1−t−47(m−1) J
T必要となる。
また、第5図に示すように、2つのベクトルデータAs
s++ [ai、a2. ・、aiコ及びB−[b1+
b2+ ・・・、b7〕と選択回路から出力される
ベクトルデータC−[CI + 2 + ・・・、C
,]を入力として、d i = a 1+ b + +
d + (i = 1 。
s++ [ai、a2. ・、aiコ及びB−[b1+
b2+ ・・・、b7〕と選択回路から出力される
ベクトルデータC−[CI + 2 + ・・・、C
,]を入力として、d i = a 1+ b + +
d + (i = 1 。
2、・・・、n)となるベクトルデータD−[d、。
d2+ ・・・、dゎ]を出力する入力ベクトル加算回
路8と、この3入力ベクトル加算回路8の出力であるベ
クトルデータD−[d、、d2.・・・、d、]と固定
値0とのいずれか一方を出力する選択手段7とから構成
されたベクトル総和演算装置について説明する。
路8と、この3入力ベクトル加算回路8の出力であるベ
クトルデータD−[d、、d2.・・・、d、]と固定
値0とのいずれか一方を出力する選択手段7とから構成
されたベクトル総和演算装置について説明する。
2′個のデータの総和を求める場合、まず2#−1個の
ベクトルデータAと、21−1個のベクトルデータBの
2つに分ける。選択回路7は固定値0を選択し、3入力
ベクトル加算回路8でd、 −a+ + b + +
0の加算を行う。
ベクトルデータAと、21−1個のベクトルデータBの
2つに分ける。選択回路7は固定値0を選択し、3入力
ベクトル加算回路8でd、 −a+ + b + +
0の加算を行う。
次にdlが求まるmT後からは、選択回路7は3入力ベ
クトル加算回路8の出力であるdlを選択し、3入力加
算回路8でd+ mg、+b、+dト、の加算を行う。
クトル加算回路8の出力であるdlを選択し、3入力加
算回路8でd+ mg、+b、+dト、の加算を行う。
このようにして、m個の加算結果d+ (im2’−
’−m+1.2’−’ −m+2゜・・・ 3#−1)
を求める。
’−m+1.2’−’ −m+2゜・・・ 3#−1)
を求める。
最後に、m個の加算結果d、を會12個のベクトルデー
タAと172個のベクトルデータBとの2つに分けて、
選択回路7は固定値0を選択し、3入力ベクトル加算回
路8でd+ −a+ +b+ +oの加算を行って、1
12個の加算結果d、を求める。
タAと172個のベクトルデータBとの2つに分けて、
選択回路7は固定値0を選択し、3入力ベクトル加算回
路8でd+ −a+ +b+ +oの加算を行って、1
12個の加算結果d、を求める。
これを繰返して総和を求める。
従って、21個の総和を求めるためには、第6図に示す
ように、m個の加算結果を求めるのに(2” +m−1
)T必要とし、m個の加算結果の総和を求めるのに、2
k> m > 2 ”となるkより、(2に一1+k
(m−1)JTT必要する。
ように、m個の加算結果を求めるのに(2” +m−1
)T必要とし、m個の加算結果の総和を求めるのに、2
k> m > 2 ”となるkより、(2に一1+k
(m−1)JTT必要する。
従って、トータルでは、
(2” +m−1) 十
(2’ −1+k (m−1) l =(2” +2’
−1+ (m+1)(m−1)1となり、 (2’−’ +2’−1+(m+1)(m−1)l T
必要となる。
−1+ (m+1)(m−1)1となり、 (2’−’ +2’−1+(m+1)(m−1)l T
必要となる。
上述した従来のベクトル演算回路は、2′個の総和を求
めるのに、2入力のベクトル加算回路を用いた場合は、
f2’ −1+4! (m−1)J T必要とし、極
めて長い時間を要する。また、3入力のベクトル加算回
路を用いた場合は、m個の加算結果を求めるまでは、(
21−1+m−1)l Tと短縮されるが、m個の加算
結果の総和を求めるのに、(2に一1+k (m−1)
I T必要とし、トータルでは、+2’−1+2’ −
1+ (m+1)(m−1)ITT必要なり、mが大き
い値であるときには特に長い時間を要するという欠点が
ある。
めるのに、2入力のベクトル加算回路を用いた場合は、
f2’ −1+4! (m−1)J T必要とし、極
めて長い時間を要する。また、3入力のベクトル加算回
路を用いた場合は、m個の加算結果を求めるまでは、(
21−1+m−1)l Tと短縮されるが、m個の加算
結果の総和を求めるのに、(2に一1+k (m−1)
I T必要とし、トータルでは、+2’−1+2’ −
1+ (m+1)(m−1)ITT必要なり、mが大き
い値であるときには特に長い時間を要するという欠点が
ある。
発明の目的
本発明の目的は、ベクトルデータの総和をできるだけ短
い時間で求めることが可能なベクトル総和演算装置を提
供することである。
い時間で求めることが可能なベクトル総和演算装置を提
供することである。
発明の構成
本発明によれば、1つのベクトル要素の加算がmタイミ
ングサイクルを要する3入力加算回路と、2″−1個の
ベクトル要素ai(iは1〜21″′1の全ての整数)
、固定値0.前記加算回路の加算出力を択一的に入力し
て保持しこの保持出力を前記加算回路の第1の入力とす
る第1のレジスタと、2l−1個のベクトル要素b l
+ 固定値0.前記加算出力を択一的に入力して保持
しこの保持出力を前記加算回路の第2の入力とする第2
のレジスタと、固定値0.前記加算出力を択一的に入力
して保持しこの保持出力を前記加算回路の第3の入力と
する第3のレジスタと、最初のTi(iは0〜m−1の
全ての整数)のmタイミングサイクルでは、前記第1の
レジスタがaiを、前記第2のレジスタがblを、前記
第3のレジスタが0を夫々選択するよう制御しつつ前記
加算回路がこれ等3入力の加算を行うよう制御し、次の
Ti(iはm〜21−1 1の全ての整数)のmタイ
ミングサイクルでは、前記第1のレジスタがaiを、前
記第2のレジスタがbiを、前記第3のレジスタが前記
加算出力c′−1を夫々選択するよう制御しつつ前記加
算回路がこれ等3入力の加算を行うよう制御し、最後に
前記加算回路での加算処理中の加算出力c、(iは2’
−’−1−’の全テノ整数)のm要素の加算を行うべく
、前記レジスタの各々に対して前記加算出力を予め定め
られた順序で選択して保持するよう制御する制御回路と
を含むことを特徴とするベクトル総和演算装置が得られ
る。
ングサイクルを要する3入力加算回路と、2″−1個の
ベクトル要素ai(iは1〜21″′1の全ての整数)
、固定値0.前記加算回路の加算出力を択一的に入力し
て保持しこの保持出力を前記加算回路の第1の入力とす
る第1のレジスタと、2l−1個のベクトル要素b l
+ 固定値0.前記加算出力を択一的に入力して保持
しこの保持出力を前記加算回路の第2の入力とする第2
のレジスタと、固定値0.前記加算出力を択一的に入力
して保持しこの保持出力を前記加算回路の第3の入力と
する第3のレジスタと、最初のTi(iは0〜m−1の
全ての整数)のmタイミングサイクルでは、前記第1の
レジスタがaiを、前記第2のレジスタがblを、前記
第3のレジスタが0を夫々選択するよう制御しつつ前記
加算回路がこれ等3入力の加算を行うよう制御し、次の
Ti(iはm〜21−1 1の全ての整数)のmタイ
ミングサイクルでは、前記第1のレジスタがaiを、前
記第2のレジスタがbiを、前記第3のレジスタが前記
加算出力c′−1を夫々選択するよう制御しつつ前記加
算回路がこれ等3入力の加算を行うよう制御し、最後に
前記加算回路での加算処理中の加算出力c、(iは2’
−’−1−’の全テノ整数)のm要素の加算を行うべく
、前記レジスタの各々に対して前記加算出力を予め定め
られた順序で選択して保持するよう制御する制御回路と
を含むことを特徴とするベクトル総和演算装置が得られ
る。
実施例
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例を示すブロック図である。本
実施例は、ベクトルデータAとベクトル加算回路4の加
算結果Cと固定値Oとを入力として、いずれか1つを選
択して保持する第1のレジスタ1と、ベクトルデータB
とベクトル加算回路4の加算結果Cと固定値0とを入力
として、いずれか1つを選択して保持する第2のレジス
タ2と、ベクトル加算回路4の加算結果Cと固定値Oと
を入力として、いずれか一方を選択して保持する第3の
レジスタ3と、第1のレジスターの出力と第2のレジス
タ2の出力と第3のレジスタ3の出力とを入力として、
3個の入力データの総和をmタイミングサイクルタイム
で求め、その加算結果Cを出力すると共に、レジスター
〜3へも加算結果Cを出力する3入力ベクトル加算回路
4と、これ等レジスター〜3の入力選択制御や加算回路
4の制御を行う制御回路5とを有している。
実施例は、ベクトルデータAとベクトル加算回路4の加
算結果Cと固定値Oとを入力として、いずれか1つを選
択して保持する第1のレジスタ1と、ベクトルデータB
とベクトル加算回路4の加算結果Cと固定値0とを入力
として、いずれか1つを選択して保持する第2のレジス
タ2と、ベクトル加算回路4の加算結果Cと固定値Oと
を入力として、いずれか一方を選択して保持する第3の
レジスタ3と、第1のレジスターの出力と第2のレジス
タ2の出力と第3のレジスタ3の出力とを入力として、
3個の入力データの総和をmタイミングサイクルタイム
で求め、その加算結果Cを出力すると共に、レジスター
〜3へも加算結果Cを出力する3入力ベクトル加算回路
4と、これ等レジスター〜3の入力選択制御や加算回路
4の制御を行う制御回路5とを有している。
本実施例を用いて、m−9のときの21個の総和を求め
る場合について説明する。21個のベクトルデータは、
21−1個のベクトルデータA−[a+ + 21
・・・+ am ] (]n−2’−’)と21−1
個のベクトルデータB” [bl 、b2.・・・、b
、コとに分けて加算する。
る場合について説明する。21個のベクトルデータは、
21−1個のベクトルデータA−[a+ + 21
・・・+ am ] (]n−2’−’)と21−1
個のベクトルデータB” [bl 、b2.・・・、b
、コとに分けて加算する。
まず、最初の9タイミングサイクルすなわちTi (
j−0,1,2,・・・、8)のときは、第1のレジス
タ1は、ベクトル要素aiを選択して保持し、第2のレ
ジスタ2はベクトル要素す、を選択して保持し、第3の
レジスタ3は固定値Oを選択して保持する。
j−0,1,2,・・・、8)のときは、第1のレジス
タ1は、ベクトル要素aiを選択して保持し、第2のレ
ジスタ2はベクトル要素す、を選択して保持し、第3の
レジスタ3は固定値Oを選択して保持する。
次のタイミングサイクルタイムでは、3入力ベクトル加
算回路4で第1のレジスタ1の出力a1と第2のレジス
タ2の出力す、と第3のレジスタ3の出力Oとを加算し
、9タイミングサイクル(以下Tと示す)後に、加算結
果c1を出力する。
算回路4で第1のレジスタ1の出力a1と第2のレジス
タ2の出力す、と第3のレジスタ3の出力Oとを加算し
、9タイミングサイクル(以下Tと示す)後に、加算結
果c1を出力する。
次に、Ti (i=9.10. ・・・、2’−’
−1)のときは、第1のレジスタ1はベクトル要素at
を選択して保持し、第2のレジスタ2はベクトル要素b
1を選択して保持し、第3のレジスタ3は3入力ベクト
ル加算回路4の出力CI−9を選択して保持する。
−1)のときは、第1のレジスタ1はベクトル要素at
を選択して保持し、第2のレジスタ2はベクトル要素b
1を選択して保持し、第3のレジスタ3は3入力ベクト
ル加算回路4の出力CI−9を選択して保持する。
次のタイミングサイクルタイムでは、3入力ベクトル加
算回路4で第1のレジスタ1の出力a1と第2のレジス
タ2の出力b+と第3のレジスタ3の出力C3−、とを
加算し、9T後に、加算結果C6を出力する。
算回路4で第1のレジスタ1の出力a1と第2のレジス
タ2の出力b+と第3のレジスタ3の出力C3−、とを
加算し、9T後に、加算結果C6を出力する。
最後に、3入力のベクトル加算回路4で加算中の加算結
果c i (i =2’−’−8.2’−’ −7゜
・・・、2l−1)の9個の加算を行なう。まず、T。
果c i (i =2’−’−8.2’−’ −7゜
・・・、2l−1)の9個の加算を行なう。まず、T。
(i−n=2’−’)のとき、第1のレジスタ1は3入
力ベクトル加算回路4の出力Cゎ−8を選択して保持し
、第2のレジスタ2は固定値Oを選択して保持し、第3
のレジスタ3は固定値0を選択して保持する。
力ベクトル加算回路4の出力Cゎ−8を選択して保持し
、第2のレジスタ2は固定値Oを選択して保持し、第3
のレジスタ3は固定値0を選択して保持する。
次にTi (i=n+1−2’−’ +1)のとき、
第2のレジスタ2は3入力ベクトル加算回路4の出力c
0−7を選択して保持し、第3のレジスタ3は固定値O
を選択して保持する。
第2のレジスタ2は3入力ベクトル加算回路4の出力c
0−7を選択して保持し、第3のレジスタ3は固定値O
を選択して保持する。
次にTi (i−n+2−2’−’ +2)のとき、
第3のレジスタ3は3入力ベクトル加算回路4の出力C
a−6を選択して保持する。
第3のレジスタ3は3入力ベクトル加算回路4の出力C
a−6を選択して保持する。
次にTi (i−n+3−2’−’ +3)のとき、
3入力ベクトル加算回路4で第1のレジスタ1の出力C
7−8と、第2のレジスタ2の出力C7−7と、第3の
レジスタ3の出力C,,−6とを加算し、9T後に、加
算結果C6+3を出力する。
3入力ベクトル加算回路4で第1のレジスタ1の出力C
7−8と、第2のレジスタ2の出力C7−7と、第3の
レジスタ3の出力C,,−6とを加算し、9T後に、加
算結果C6+3を出力する。
同様にして、3入力ベクトル加算回路4の加算結果Cn
−9+ C++−4+ ”’+ Cn−1を加算し
て、C、、+61 C1149を求める。
−9+ C++−4+ ”’+ Cn−1を加算し
て、C、、+61 C1149を求める。
次にTi (i−n+ 11−2’−’ +11)の
とき、第1のレジスタ1は3入力ベクトル加算回路4の
出力Cff1+3を選択して保持し、第2のレジスタは
固定値Oを選択して保持し、第3のレジスタ3は固定値
0を選択して保持する。
とき、第1のレジスタ1は3入力ベクトル加算回路4の
出力Cff1+3を選択して保持し、第2のレジスタは
固定値Oを選択して保持し、第3のレジスタ3は固定値
0を選択して保持する。
次にTi (t =n + 14−2’−’ +14
)のとき、第2のレジスタ2は固定値0を選択して保持
し、第3のレジスタ3は固定値Oを選択する。
)のとき、第2のレジスタ2は固定値0を選択して保持
し、第3のレジスタ3は固定値Oを選択する。
次にTi (i−n+17=2’−’ +17)のと
き、第3のレジスタ3は3入力ベクトル加算回路4の出
力Cn+9を選択して保持する。
き、第3のレジスタ3は3入力ベクトル加算回路4の出
力Cn+9を選択して保持する。
次1こTi (i−n+18−2’−’ +18)の
とき、3入力ベクトル加算回路4て第1のレジスタ1の
出力c1+3と第2のレジスタ2の出力Cn+6と第3
のレジスタ3の出力C,,+9とを加算し、9T後に、
加算結果C0418すなわち21個の総和を出力する。
とき、3入力ベクトル加算回路4て第1のレジスタ1の
出力c1+3と第2のレジスタ2の出力Cn+6と第3
のレジスタ3の出力C,,+9とを加算し、9T後に、
加算結果C0418すなわち21個の総和を出力する。
従って、第2図に示すように(2’−’ +26)T後
に、21個の総和を求めることができる。
に、21個の総和を求めることができる。
また、2 j−1< 9の場合は、最後の3入力のベク
トル加算回路4で加算中の加算結果c、(i−1,2,
・・・ 2j−1)が9個未満となるがその場合にも、
容易に総和を得ることができる。
トル加算回路4で加算中の加算結果c、(i−1,2,
・・・ 2j−1)が9個未満となるがその場合にも、
容易に総和を得ることができる。
ここで、m−9とし、28個の総和を求める場合を考え
ると、従来の第3図に示した2入力加算回路を用いた場
合、 2’ −1+8 (9−1)−28+63 (T)必要
であり、従来の第5図に示した3入力の加算回路を用い
た場合は、 2’−’ +2’ −1+ (4+1)(9−1)−2
’−’ +55 (T) 必要であったが、本発明では、2’−’ +26 (T
)で実行できる。
ると、従来の第3図に示した2入力加算回路を用いた場
合、 2’ −1+8 (9−1)−28+63 (T)必要
であり、従来の第5図に示した3入力の加算回路を用い
た場合は、 2’−’ +2’ −1+ (4+1)(9−1)−2
’−’ +55 (T) 必要であったが、本発明では、2’−’ +26 (T
)で実行できる。
すなわち、従来の3入力加算回路が、最後の3入力のベ
クトル加算回路で加算中の加算結果を加算するのに多く
の時間がかかつていたものを、短かくすることができ、
mが大きいほど効果的である。
クトル加算回路で加算中の加算結果を加算するのに多く
の時間がかかつていたものを、短かくすることができ、
mが大きいほど効果的である。
発明の効果
以上述べた如く、本発明によれば、3入力加算回路と、
この加算出力とベクトルデータとを選択して保持し、こ
れを3入力加算回路への入力とする3つのレジスタとを
用いて、ベクトルデータの各要素の加算を行いつつ、そ
の加算結果とベクトル要素の加算を実行し、全ての要素
の加算の終了後における加算回路内での加算処理中に、
その加算出力を加算処理ができるたけ早く終了する様に
、予め定められた順序で各レジスタへ選択的に入力保持
するようにしたので、ベクトル総和演算が高速で行える
という効果がある。
この加算出力とベクトルデータとを選択して保持し、こ
れを3入力加算回路への入力とする3つのレジスタとを
用いて、ベクトルデータの各要素の加算を行いつつ、そ
の加算結果とベクトル要素の加算を実行し、全ての要素
の加算の終了後における加算回路内での加算処理中に、
その加算出力を加算処理ができるたけ早く終了する様に
、予め定められた順序で各レジスタへ選択的に入力保持
するようにしたので、ベクトル総和演算が高速で行える
という効果がある。
第1図は本発明の実施例のブロック図、第2図は本発明
の実施例の動作を示すタイムチャート、第3図は従来の
ベクトル総和演算回路の一例を示すブロック図、第4図
は第3図の回路の動作を示すタイムチャート、第5図は
従来のベクトル総和演算回路の他の例を示すブロック図
、第6図は第5図の回路の動作を示すタイムチャートで
ある。 主要部分の符号の説明 1.2.3・・・・・・レジスタ 4・・・・・3入力ベクトル加算回路 5・・・・・・制御回路
の実施例の動作を示すタイムチャート、第3図は従来の
ベクトル総和演算回路の一例を示すブロック図、第4図
は第3図の回路の動作を示すタイムチャート、第5図は
従来のベクトル総和演算回路の他の例を示すブロック図
、第6図は第5図の回路の動作を示すタイムチャートで
ある。 主要部分の符号の説明 1.2.3・・・・・・レジスタ 4・・・・・3入力ベクトル加算回路 5・・・・・・制御回路
Claims (1)
- (1)1つのベクトル要素の加算がmタイミングサイク
ルを要する3入力加算回路と、2^l^−^1個のベク
トル要素a_i(iは1〜2^l^−^1の全ての整数
)、固定値0、前記加算回路の加算出力を択一的に入力
して保持しこの保持出力を前記加算回路の第1の入力と
する第1のレジスタと、2^l^−^1個のベクトル要
素b_i、固定値0、前記加算出力を択一的に入力して
保持しこの保持出力を前記加算回路の第2の入力とする
第2のレジスタと、固定値0、前記加算出力を択一的に
入力して保持しこの保持出力を前記加算回路の第3の入
力とする第3のレジスタと、最初のT_i(iは0〜m
−1の全ての整数)のmタイミングサイクルでは、前記
第1のレジスタがa_iを、前記第2のレジスタがb_
iを、前記第3のレジスタが0を夫々選択するよう制御
しつつ前記加算回路がこれ等3入力の加算を行うよう制
御し、次のT_i(iはm〜2^l^−^1−1の全て
の整数)のmタイミングサイクルでは、前記第1のレジ
スタがa_iを、前記第2のレジスタがb_iを、前記
第3のレジスタが前記加算出力c^i^−^mを夫々選
択するよう制御しつつ前記加算回路がこれ等3入力の加
算を行うよう制御し、最後に前記加算回路での加算処理
中の加算出力c_i(iは2^l^−^1−m〜2^l
^−^1の全ての整数)のm要素の加算を行うべく、前
記レジスタの各々に対して前記加算出力を予め定められ
た順序で選択して保持するよう制御する制御回路とを含
むことを特徴とするベクトル総和演算装置。
Priority Applications (6)
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---|---|---|---|
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