JPH0417367A - Integrated circuit - Google Patents

Abstract

PURPOSE:To reduce cell areas to minimize the wiring distance from a clock driver to other blocks by placing a cell dedicated to the clock driver in a central portion of a chip. CONSTITUTION:A cell array 2-1 consists, for example, of 7 unit cells 1-1 to 1-7. Similar arrays 2-1, 2-4, and 2-5 are arranged together with the array 2-1. A cell array 2-3 having a cell 3-1 dedicated to a clock driver is placed in a central portion of the arrangement of cell arrays.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特にゲートアレ
イ方式により形成される半導体集積回路装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device, and particularly to a semiconductor integrated circuit device formed by a gate array method.

〔従来の技術〕[Conventional technology]

従来、この種の半導体集積回路装置においては、あらか
じめゲートアレイの下地に標準化されたセル領域が設定
されている。例えば、第３図に示されるように、基本セ
ル７−１〜７が一次元方向に複数個配列されているセル
アレイ８−１と同一のセル構成から成るセルアレイ８−
２〜７が二次元方向に配置されている。その為、クロッ
クドライバのような駆動能力の大きなブロックを形成す
る場合には、トランジスタを並列に接続する為の配線９
−１が必要であった。また、チップ上のどの位置にもク
ロックドライバを配置することができた。Conventionally, in this type of semiconductor integrated circuit device, a standardized cell area is set in advance on the base of the gate array. For example, as shown in FIG. 3, a cell array 8-1 having the same cell configuration as a cell array 8-1 in which a plurality of basic cells 7-1 to 7-7 are arranged in one dimension.
2 to 7 are arranged in a two-dimensional direction. Therefore, when forming a block with large driving capacity such as a clock driver, wiring 9 for connecting transistors in parallel is required.
-1 was required. Additionally, the clock driver could be placed anywhere on the chip.

〔発明が解・決しようとする課題〕[Problem that the invention attempts to solve]

上述した従来のゲートアレイ方式による半導体集積回路
装置においては、クロックドライバを形成する場合トラ
ンジスタを並列に接続しなければならなかった為構成セ
ルの面積が大きくなり、配線領域が少なくなるという欠
点があった。In the semiconductor integrated circuit device using the conventional gate array method described above, when forming a clock driver, transistors had to be connected in parallel, which resulted in an increase in the area of the constituent cells and a reduction in the wiring area. Ta.

また、クロックドライバをチップの任意の位置に配置し
た場合、他の七ノにとの距離が一様にし、すらいという
欠点があった。In addition, when the clock driver is placed at an arbitrary position on the chip, the distance from other chips is uniform, resulting in a short distance.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の半導体装置は、論理を構成する複数の基本セル
が１次元方向または２次元方向にアレイ状に配列されて
構成されるゲートアレイ方式の半導体集積回路装置にお
いて、チップ中央部にクロックドライバ専用のセルを備
えて構成されている。The semiconductor device of the present invention is a gate array type semiconductor integrated circuit device in which a plurality of basic cells constituting logic are arranged in an array in one or two dimensions. It is composed of cells.

〔作用〕[Effect]

クロックドライバ専用セルとは他のセルよりもトランジ
スタのソース−ドレインの間隔が大きい為、従来のよう
にトランジスタを並列に接続する必要がなくなるという
作用がある。In the clock driver dedicated cell, the distance between the source and drain of the transistor is larger than that of other cells, so there is no need to connect transistors in parallel as in the conventional case.

〔実施例〕〔Example〕

次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第１図は本発明の一実施例における基本セルの配置図で
ある。第１図に示されるように本実施例においては７個
の単位セル１−１〜７によって形成されるセルアレイ２
−１、およびセルアレイ２−１と同様に形成されるセル
アレイ２−２．４．５とセルアレイ中央部にりｐラフド
ライバ専用セル３−１を有するセルアレイ２−３が配置
されている。第１図から明らかになるようにクロックド
ライバ専用セルは、トランジスタを並列に接続する必要
がない為クロックドライバの面積は、最小となる。また
チップ中央部にある為他のセルとの距離を一様にしやす
い。FIG. 1 is a layout diagram of basic cells in one embodiment of the present invention. As shown in FIG. 1, in this embodiment, a cell array 2 is formed by seven unit cells 1-1 to 1-7.
-1, cell array 2-2, 4.5 formed similarly to cell array 2-1, and cell array 2-3 having p rough driver dedicated cells 3-1 in the center of the cell array. As is clear from FIG. 1, in the clock driver dedicated cell, there is no need to connect transistors in parallel, so the area of the clock driver is minimized. Also, since it is located in the center of the chip, it is easy to make the distance from other cells uniform.

実施例２に回路上でクロックドライバを使用しなかった
場合について示す。本実施例においては７個の単位セル
４−１〜７によって形成されるセルアレイ５−１および
セルアレイ５−１と同様に形成されるセルアレイ５−２
．４．５とセルアレイ中央部にクロックドライバ専用セ
ルと同じ面積の配線専用領域６−１を含むセルアレイ５
〜３が配置されている。クロックドライバを使用しなか
った場合には、その領域がチップ中央部にある為、その
まま配線領域として使用することができる。Example 2 shows a case where no clock driver is used on the circuit. In this embodiment, a cell array 5-1 is formed by seven unit cells 4-1 to 4-7, and a cell array 5-2 is formed similarly to the cell array 5-1.
．． 4.5 and a cell array 5 including a wiring dedicated area 6-1 with the same area as the clock driver dedicated cell in the center of the cell array.
~3 are arranged. If a clock driver is not used, the area is located in the center of the chip and can be used as is as a wiring area.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明はセル領域内において中央
付近の領域にクロックドライバ専用のセルを備えて構成
することにより、構成セル面積を小さくできるという効
果を有する。As described above, the present invention has the effect that the area of the constituent cells can be reduced by configuring the cell region to include a cell dedicated to a clock driver in a region near the center.

また、中央付近に配置される為クロックドライバから他
のブロックへの配線を最小にでき、クロックドライバを
使用しない場合でも配線領域として使用できるという効
果を有する。Furthermore, since it is placed near the center, wiring from the clock driver to other blocks can be minimized, and it has the effect that it can be used as a wiring area even when no clock driver is used.

【図面の簡単な説明】[Brief explanation of drawings]

第１図、第２図は、本発明の一実施例におけるセルの配
置図、第３図は従来の半導体集積回路装置におけるセル
の配置図である。 １−１〜７．４−１〜７．７−１〜７・・印・基本セル
、２−１〜５．５−１〜５．８−１〜５・・団・セルア
レイ、３−１・・・・・・クロックドライバ専用セル、
６−１・・・・・・配線専用領域、９−１〜２・・・・
・・配線。 代理人　弁理士　　内　原　　　晋 第 図 第 工1 and 2 are cell layout diagrams in one embodiment of the present invention, and FIG. 3 is a cell layout diagram in a conventional semiconductor integrated circuit device. 1-1~7.4-1~7.7-1~7...mark/basic cell, 2-1~5.5-1~5.8-1~5...group/cell array, 3-1・・・・・・Clock driver dedicated cell,
6-1... Wiring dedicated area, 9-1~2...
··wiring. Agent Patent Attorney Susumu Uchihara

Claims (1)

【特許請求の範囲】[Claims] 　論理を構成する複数の基本セルが１次元方向または２
次元方向にアレイ状に配列されて構成されるゲートアレ
イ方式の半導体集積回路装置において、チップ中央部に
クロックドライバ専用のセルを備えることを特徴とする
半導体集積回路装置。Multiple basic cells constituting logic are arranged in one-dimensional direction or two-dimensional direction.
1. A semiconductor integrated circuit device of a gate array type that is arranged in an array in a dimensional direction, characterized in that a cell dedicated to a clock driver is provided in the center of the chip.