JPH03145762A - Master slice integrated circuit - Google Patents
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- JPH03145762A JPH03145762A JP28422289A JP28422289A JPH03145762A JP H03145762 A JPH03145762 A JP H03145762A JP 28422289 A JP28422289 A JP 28422289A JP 28422289 A JP28422289 A JP 28422289A JP H03145762 A JPH03145762 A JP H03145762A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Abstract
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、マスタースライス集積回路に関する。[Detailed description of the invention] (b) Industrial application fields The present invention relates to master slice integrated circuits.
（ロ）従来の技術
ゲートアレイを構成する場合、２種類以上のトランジス
タサイズが必要になることがある。２種類のトランジス
タサイズが必要なマスタースライス回路の場合には、第
１１図（イ）に示す大きなトランジスタサイズで構成さ
れるベーシックセルＡと、第１１図（ロ）に示す小さな
トランジスタで構成されるベーシックセルＢとから構成
される。(b) Conventional Technology When constructing a gate array, two or more transistor sizes may be required. In the case of a master slice circuit that requires two types of transistor sizes, a basic cell A consisting of a large transistor size as shown in Fig. 11 (a) and a small transistor as shown in Fig. 11 (b) are used. It consists of basic cell B.
第１１図において、（１０）はＮ−ウェル領域、（１１
）はソース・ドレイン領域となるＰ″″拡散領域、（１
２）は同じくソース・ドレイン領域となるＮ１拡散領域
、（１３）はポリシリコンからなるゲート電極である。In FIG. 11, (10) is an N-well region, (11
) is the P″″ diffusion region that becomes the source/drain region, (1
2) is an N1 diffusion region which also becomes a source/drain region, and (13) is a gate electrode made of polysilicon.
そして、マスクは第１２図に示す如く、ベーシックセル
Ａのアレイ領域（２０）とベーシックセルＢのアレイ領
域（２１）に分割され、この領域（２０） （２１）
が交互に配置される。Then, as shown in FIG. 12, the mask is divided into an array area (20) for basic cell A and an array area (21) for basic cell B.
are arranged alternately.
（２２）はＩ１０セルアレイ領域である。(22) is the I10 cell array area.
このようなマスクにおいて、例えばゲートアレイて論理
回路とメモリを実現する場合を考えると、メモリセルと
して必要な１〜ランジスタサイズは集積度、高速性の点
から、論理回路用ベーシックセルとして、必要なトラン
ジスタより小さいサイズの方が望ましい。すなわち、論
理回路用ベシックセルとして前述のベーシックセルＡが
使用され、メモリ用ベーシックセルとしてベーシックセ
ルＢが使用される。そして、論理回路は、論理回路用の
ベーシックアレイＡの領域（２０）上で、メモリはメモ
リ用のベーシックアレイＢの領域（２１）上で実現され
、使用されないベーシックセル上は配線領域として用い
られる。In such a mask, for example, if we consider the case where a gate array is used to realize a logic circuit and a memory, the size of 1 to 1 transistor required as a memory cell is smaller than the required size as a basic cell for a logic circuit in terms of integration degree and high speed. A smaller size than a transistor is desirable. That is, the basic cell A described above is used as a basic cell for a logic circuit, and the basic cell B is used as a basic cell for a memory. The logic circuit is realized on the area (20) of the basic array A for logic circuits, the memory is realized on the area (21) of the basic array B for memory, and the area on the unused basic cells is used as a wiring area. .
（ハ）発明が解決しようとする課題
複数のベーシックセルから構成されるマスクにおいて、
夫々のベーシックセル数、換言すると、ベーシックセル
アレイ領域は、各種のデザインに対して最適となる様に
設定されている。しかしながら、デザインによっては、
ある種類のベーシックセルが他のものより多数必要とな
ることは避けられない。このような場合、余っているベ
ーシックセルは、一般には何の役割も果さず、ゲート使
用率を下げてしまう。例えば、前述したように、ゲート
アレイで論理回路とメモリとを実現する場合、使用する
メモリ用ベーシックセルアレイ領域が一行で済むことは
非常に少なく、論理回路用ベーシックセルアレイ領域を
挟んだ複数行のメモリ用ベーシックセルアレイ領域が使
用される。そして、通常メモリに挟まれた論理回路用ベ
ーシックセルアレイ領域が論理回路の実現に使えること
は非常に少な（、また配線領域として有効に使用される
こともほとんどなく、ゲート使用率を低下させることに
なる。(c) Problems to be solved by the invention In a mask composed of a plurality of basic cells,
The number of each basic cell, in other words, the basic cell array area is set to be optimal for various designs. However, depending on the design,
It is inevitable that some types of basic cells will be needed in greater numbers than others. In such a case, the remaining basic cells generally do not play any role and reduce the gate utilization rate. For example, as mentioned above, when realizing a logic circuit and memory with a gate array, it is very rare that the memory basic cell array area used is just one row, but multiple rows of memory sandwiching the logic circuit basic cell array area. Basic cell array area is used. Furthermore, the basic cell array area for logic circuits, which is usually sandwiched between memories, is very rarely used to realize logic circuits (and is almost never effectively used as a wiring area, which reduces the gate usage rate). Become.
上述したゲート使用率の低下に対する解決策として、各
ベーシックセルに対し、同一機能のマクロセルを用意し
ておく方法がある。しかしながら、自動配置を行う時、
そのアルゴリズムが複雑になることや、ライブラリが複
雑になり、管理が煩雑になるという問題があり、実用的
ではない。As a solution to the above-mentioned decrease in gate usage rate, there is a method of preparing a macro cell with the same function for each basic cell. However, when performing automatic placement,
It is not practical because the algorithm becomes complicated, the library becomes complicated, and management becomes complicated.
本発明は上述した問題点に鑑みなされたものにして、複
数のベーシックセルが必要な場合に、ライブラリを複雑
にすることなく、効率的なゲートの使用が可能なマスタ
ースライス集積回路を提供することをその課題とする。The present invention has been made in view of the above-mentioned problems, and an object of the present invention is to provide a master slice integrated circuit that can efficiently use gates without complicating a library when a plurality of basic cells are required. The task is to
（ニ）課題を解決するための手段
本発明のマスタースライス集積回路は、複数の一導電型
トランジスタと、少なくとも１つの逆導電型トランジス
タと、からなり、前記トランジスタの各ゲート電極が互
いに独立する第１のベーシックセルと、一導電型トラン
ジスタと逆導電型のトランジスタと、からなり、各トラ
ンジスタのトランジスタサイズが前記第１のベーシック
セルの同導電型トランジスタのトランジスタサイズの和
と夫々等しく形成した第２のベーシックセルと、を備え
る。(d) Means for Solving the Problems The master slice integrated circuit of the present invention comprises a plurality of transistors of one conductivity type and at least one transistor of opposite conductivity type, and the gate electrodes of the transistors are independent of each other. 1 basic cell, a transistor of one conductivity type and a transistor of opposite conductivity type, and a second basic cell formed in which the transistor size of each transistor is equal to the sum of the transistor sizes of the transistors of the same conductivity type of the first basic cell. A basic cell is provided.
（ホ）作用
第１のベーシックセルの各ゲート電極、並びにソース・
ドレイン領域を必要に応して接続することにより、第１
のベーシックセルを第２のベシックセルと同一のベーシ
ックセルとして使用することができる。従−つで、トラ
ンジスタサイズの異なる２つのベーシックセルに関し、
ライブラリは１種類で、且つマスク上で必要な種類のベ
シックセルが用意できるので、ゲート使用効率が向上す
る。(E) Operation Each gate electrode and source electrode of the first basic cell
By connecting the drain regions as necessary, the first
can be used as the same basic cell as the second basic cell. Regarding two basic cells with different transistor sizes,
Since there is only one type of library and necessary types of basic cells can be prepared on the mask, gate usage efficiency is improved.
（へ）実施例
以下、本考案の一実施例を第１図ないし第１０図に従い
説明する。第１図は第１のベーシックセルを示す上面図
、第２図は第２のベーシックセルを示す上面図、第３図
は第１のベーシックセルを接続するメタル配線を示す上
面図である。第４図は第１のベーシックセルにメタル配
線を施した上面図、第５図は第１図のＩＩ −ＩＦ線断
面図、第６図は第１図のＩＩＩ −ＩＩＩ ’線断面図
、第７図は第２図のｖ−ｖ’線断面図、第８図は第２図
のＶｌ −ＶＩ ’線断面図、第９図は第４図のＩＸ−
ｒＸ”線断面図、第１０図は第４図のｘ−ｘ’線断面図
である。(F) Example Hereinafter, an example of the present invention will be described with reference to FIGS. 1 to 10. FIG. 1 is a top view showing a first basic cell, FIG. 2 is a top view showing a second basic cell, and FIG. 3 is a top view showing metal wiring connecting the first basic cells. FIG. 4 is a top view of the first basic cell with metal wiring, FIG. 5 is a sectional view taken along the line II-IF in FIG. 7 is a sectional view taken along line v-v' in FIG. 2, FIG. 8 is a sectional view taken along line Vl-VI' in FIG. 2, and FIG. 9 is a sectional view taken along line IX- in FIG.
FIG. 10 is a sectional view taken along line xx' in FIG. 4.
第１図ないし第８図に従い、第１および第２のベーシッ
クセルにつき説明する。The first and second basic cells will be explained with reference to FIGS. 1 to 8.
これらの図において、（１）はＰ−型シリコン半導体基
板、（ｌＯ）は基板（１）に選択的に形成されたＮ−ウ
ェル領域、（１１）はソース・ドレイン領域を形成する
Ｐ１拡散領域、（１２）はソス・トレイン領域を形成す
るＮ＋拡散領域である。（１３）はポリシリコンからな
るゲート電極、（１４）はフィールド酸化膜、（１５）
はゲート酸化膜、（１６）はＳｉＯ□酸化皮膜である。In these figures, (1) is a P-type silicon semiconductor substrate, (lO) is an N-well region selectively formed in the substrate (1), and (11) is a P1 diffusion region forming a source/drain region. , (12) are N+ diffusion regions forming the Sos train region. (13) is a gate electrode made of polysilicon, (14) is a field oxide film, (15)
(16) is a gate oxide film, and (16) is a SiO□ oxide film.
さて、通常メモリセルとして用いられる第１のベーシッ
クセル（３）は第１図に示す如く、ウェル領域（１口）
内に、トランジスタサイズ（Ｗ／Ｌ ）の小さい２つの
Ｐチャネルトランジスタ（３１）（３２）を設け、更に
、基板（１）に２つのＮチャネルトランジスタ（３３）
（３４）を設ける。そして、この４つのトランジス
タ（３１） （３２） （３３）（３４）で構成さ
れる。Now, the first basic cell (3), which is normally used as a memory cell, has a well region (one hole) as shown in FIG.
Two P-channel transistors (31) (32) with small transistor size (W/L) are provided in the substrate (1), and two N-channel transistors (33) are provided in the substrate (1).
(34) is provided. It is composed of these four transistors (31), (32), (33), and (34).
一方、論理回路用セルとして用いられる第２のベーシッ
クセル（４）は第２図に示す如く、ウェル領域（１０）
内にトランジスタサイズ（Ｗ／Ｌ ）の大きな一つのＰ
チャネルトランジスタ（４１） 、同じく基板（１）内
に一つのＮチャネルトランジスタ（４２）で構成される
。On the other hand, the second basic cell (4) used as a logic circuit cell has a well region (10) as shown in FIG.
One P with large transistor size (W/L) within
The channel transistor (41) is also composed of one N-channel transistor (42) within the substrate (1).
本発明は、上述した２種類のトランジスタサイズの異な
るベーシックセルにおいて、ライブラリを１種類にする
ように、各トランジスタサイズが規定されている。すな
わち、第１のベーシックセル（３）のＰチャネルトラン
ジスタ（３１） （３２）の二つのトランジスタサイ
ズ（Ｗ／Ｌ）の和と第２のベーシックセル（４）のＰチ
ャネルトランジスタ（４）のトランジスタサイズ（Ｗ／
Ｌ ）を等しくし、同じ（、第１のベーシックセル（３
）のＮチャネルトランジスタ（３３） （３４）の２
つのトランジスタサイズ（Ｗ／Ｌ ）の和と、第２のベ
ーシックセル（４）のＮチャネルトランジスタ（４２）
のトランジスタサイズ（Ｗ／Ｌ ）を等しく構成する。In the present invention, each transistor size is defined so that there is only one type of library in the above-mentioned two types of basic cells having different transistor sizes. That is, the sum of the two transistor sizes (W/L) of the P-channel transistors (31) (32) of the first basic cell (3) and the transistor size of the P-channel transistor (4) of the second basic cell (4). Size (W/
L ) are equal and the same (, the first basic cell (3
) N-channel transistor (33) (34) 2
the sum of transistor sizes (W/L) and the N-channel transistor (42) of the second basic cell (4)
The transistor sizes (W/L) of the two transistors are configured to be equal.
上述のことをベーシックセルのトランジスタサイズに従
い更に詳述する。論理回路用セルとして、Ｐチャネルト
ランジスタのサイズがＰＡ、ＮチャネルのサイズがＮＡ
であるベーシックセル（本実施例では第２のベーシック
セル）と、メモリセルとしてＰチャネルトランジスタの
サイズがＰ、、ＮチャネルトランジスタのサイズがＮｏ
のベーシックセル（本実施例では第１のベーシックセル
）の二種類のベーシックセルが必要とする場合である。The above will be further explained in detail according to the transistor size of the basic cell. As a logic circuit cell, the P channel transistor size is PA and the N channel size is NA.
A basic cell (the second basic cell in this embodiment) is used as a memory cell, and a P-channel transistor has a size P, and an N-channel transistor has a size No.
This is a case where two types of basic cells (first basic cell in this embodiment) are required.
但し、サイズはＰ Ａ＞ Ｐ ａ 、 Ｎ Ａ＞Ｎａと
する。However, the sizes are PA>P a and NA>Na.
第２のベーシックセルのトランジスタサイズを夫々ＰＡ
、ＮＡとする。第１のベーシックセル（３）は２つのＰ
チャネルトランジスタ（３１）（３２）と２つのＮチャ
ネルトランジスタ（３３）（３４）から構成され、１組
のＰチャネルトランジスタ（３１） 、 Ｎチャネルト
ランジスタ（３３）のサイズをＰａ、Ｎａとすると、残
りのＰチャネルトランジスタ（３２） Ｎチャネルト
ランジスタ（３４）のサイズは夫々、ＰＲ’＝ＰＡ−Ｐ
。The transistor size of the second basic cell is PA
, NA. The first basic cell (3) has two P
It consists of channel transistors (31) (32) and two N-channel transistors (33) (34), and if the sizes of one pair of P-channel transistor (31) and N-channel transistor (33) are Pa and Na, the remaining The sizes of the P-channel transistor (32) and the N-channel transistor (34) are PR'=PA-P, respectively.
.
Ｎ Ｂ＝ Ｎ ａ Ｎ ａである。このように、トラ
ンジスタサイズを決定する。N B = N a N a. In this way, the transistor size is determined.
そして、第１のベーシックセル（３）のＰチャネルトラ
ンジスタ（３１） （３２） 、 Ｎチャネルトラン
ジスタ（３３） （３４）の夫々のソース・ドレイン
領域は夫々、第２のベーシックセル（４）のＰチャネル
、Ｎチャネルトランジスタ（４１）（４２）のソース・
ドレイン領域を含む形状と位置に形成される。The source/drain regions of the P-channel transistors (31) (32) and N-channel transistors (33) (34) of the first basic cell (3) are connected to the P-channel transistors of the second basic cell (4), respectively. channel, source of N-channel transistor (41) (42)
It is formed in a shape and position that includes the drain region.
更に、両ベーシックセル（３）（４）の上部及び下部の
ゲート電極（１３） （１３）のコンタクト領域（１
７） （１７）の形状及び位置を一致させている。Furthermore, the contact regions (1) of the upper and lower gate electrodes (13) (13) of both basic cells (3) (4)
7) The shape and position of (17) are matched.
また、トランジスタサイズ（Ｗ／Ｌ ）の和を一致させ
、コンタクト領域の位置も合致させるため、第２のベー
シックセル（４）の夫々のトランジスタには中央部（１
８）にフィールド酸化膜（１４）を形成し、サイズ等を
調整している。尚、トランジスタサイズのみをを考慮し
た場合には、フィールド酸化膜（１４）の形成位置は、
特に規定されないが、マクロセルとして考えた場合、コ
ンタクト等の関係から、フィールド酸化膜（１４）を中
心に位置させ、トランジスタの中央から対象配置する方
が好ましい。In addition, in order to match the sum of the transistor sizes (W/L) and the positions of the contact regions, each transistor of the second basic cell (4) has a central part (1
8), a field oxide film (14) is formed and the size etc. are adjusted. In addition, when considering only the transistor size, the formation position of the field oxide film (14) is as follows.
Although not particularly specified, when considered as a macro cell, it is preferable to position the field oxide film (14) at the center and to arrange it symmetrically from the center of the transistor in view of contacts and the like.
而して、上述した２種類のトランジスタサイズ ０
のベーシックセルにおいて、用途により、第２のベーシ
ックセル（４）が多数必要な場合には、第１のベーシッ
クセル（１）を第２のベーシックセルとして用いるため
に、各トランジスタのゲート電極（１３） 、およびソ
ース・ドレイン領域（１１）を接続する。すなわち、第
３図に示すメタル配線を施すべく所定のマスクを用意し
、夫々のゲート電極（１３） （１３） 、ソース・
ドレイン領域（１１）および（１２）をアルミニウムか
らなるメタル（１９）で接続する。このように、メタル
（１９）で、電極（１３） （１３）及び各領域（１
１） （１２）を接続すると、第１のベーシックセル
（３）が第２のベーシックセル（４）と全（同様に扱え
る。Accordingly, in the above-mentioned two types of basic cells with transistor size 0, if a large number of second basic cells (4) are required depending on the application, the first basic cell (1) is replaced with the second basic cell. The gate electrode (13) and source/drain region (11) of each transistor are connected in order to use the transistor as a transistor. That is, a predetermined mask is prepared to form the metal wiring shown in FIG. 3, and each gate electrode (13), source and
Drain regions (11) and (12) are connected with a metal (19) made of aluminum. In this way, with the metal (19), the electrode (13) (13) and each region (1
1) When (12) is connected, the first basic cell (3) can be treated in the same way as the second basic cell (4).
従って、トランジスタサイズ（Ｗ／Ｌ ）の異なる二つ
のベーシックセルにおいて、同一マクロセルの使用が可
能となるとともに、ライブラリは一種類で、ゲート使用
効率が向上する。Therefore, it is possible to use the same macrocell in two basic cells with different transistor sizes (W/L), and with only one type of library, gate usage efficiency is improved.
尚、上述した実施例においては、第２のベシックセルに
対し、そのＰチャネルトランジスタ、Ｎチャネルトラン
ジスタを夫々２分割した第１
１のベーシックセルについて説明したが、Ｐチャネルト
ランジス先Ｎチャネルトランジスタのどちらか一方だけ
を分割するだけても良い。更に分割数も２分割に限らず
、それ以上に分割してもよい。In the above-described embodiment, the first basic cell was explained in which the P-channel transistor and the N-channel transistor of the second basic cell were divided into two, respectively. It is also possible to just divide one side. Further, the number of divisions is not limited to two, but may be more than two.
また、本実施例においては、両者のベーシックセルの上
下双方のコンタクト領域の位置を一致させたが、どちら
か一方を一致させるだけで良い。Further, in this embodiment, the positions of both the upper and lower contact regions of both basic cells are matched, but it is sufficient to match only one of them.
（ト）発明の詳細
な説明したように、本発明によれば、トランジスタサイ
ズの異なる二種類のベーシックセルを、必要に応じて、
同一の種類のベーシックセルとして使用が可能になり、
ゲートの使用率の低下が防止され、１チツプに配置され
るマクロセルの数を増加させることができる。又、使用
するライブラリも一種類で良く管理が容易である。(G) As described in detail, according to the present invention, two types of basic cells with different transistor sizes can be connected as needed.
Can be used as the same type of basic cell,
This prevents a decrease in the gate usage rate and allows the number of macro cells arranged on one chip to be increased. Moreover, only one type of library is used, and management is easy.
第１図は第１のベーシックセルな示す上面図、第２図は
第２のベーシックセルを示す上面図、第３図は第１のベ
ーシックセルな接続するメタル配置２
線を示す上面図である。第４図は第１のベーシックセル
にメタル配線を施した上面図、第５図は第１図のＩＩ
−ＩＩ ’線断面図、第６図は第１図のｌ１１１１Ｆ線
断面図、第７図は第２図のｖ−ｖ’線断面図、第８図は
第２図のＶｌ −ＶＦ線断面図である。
第９図は第４図のＩＸ −ＩＸ ’線断面図、第１０図
は第４図のｘ−ｘ’線断面図である。
第１１図は従来のベーシックセルを示す上面図、第１２
図は従来のマスクを示す上面図である。
１・・Ｐ−型シリコン半導体基板、
１０・・・Ｎ−ウェル領域、１１・・・Ｐ＋拡散領域、
１２・・Ｎ°拡散領域、１３・・ゲート電極、１４・・
・フィールド酸化膜、１９・・・メタル、３］、、３２
．４１・・Ｐチャネルトランジスタ、３３．３４．４２
・・・Ｎチャネルトランジスタ。
第１図
第２図Fig. 1 is a top view showing the first basic cell, Fig. 2 is a top view showing the second basic cell, and Fig. 3 is a top view showing the connecting metal arrangement 2 lines of the first basic cell. . Figure 4 is a top view of the first basic cell with metal wiring, and Figure 5 is II of Figure 1.
-II' line sectional view, Figure 6 is a 1111F line sectional view in Figure 1, Figure 7 is a v-v' line sectional view in Figure 2, and Figure 8 is a Vl-VF line sectional view in Figure 2. It is. 9 is a sectional view taken along line IX-IX' in FIG. 4, and FIG. 10 is a sectional view taken along line xx' in FIG. 4. Figure 11 is a top view showing a conventional basic cell; Figure 12 is a top view showing a conventional basic cell;
The figure is a top view showing a conventional mask. 1...P- type silicon semiconductor substrate, 10...N-well region, 11...P+ diffusion region,
12...N° diffusion region, 13...gate electrode, 14...
・Field oxide film, 19...Metal, 3], 32
．． 41...P channel transistor, 33.34.42
...N-channel transistor. Figure 1 Figure 2
Claims (1)
の逆導電型トランジスタと、からなり、前記トランジス
タの各ゲート電極が互いに独立する第１のベーシックセ
ルと、一導電型トランジスタと逆導電型のトランジスタ
と、からなり、各トランジスタのトランジスタサイズが
前記第１のベーシックセルの同導電型トランジスタのト
ランジスタサイズの和と夫々等しく形成した第２のベー
シックセルと、を備え、前記第１のベーシックセルの各
ゲート電極、ソース及びドレイン領域を夫々接続するこ
とにより、第１のベーシックセルが第２のベーシックセ
ルと同一のマクロセルを構成することを特徴とするマス
タースライス集積回路。(1) A first basic cell consisting of a plurality of transistors of one conductivity type and at least one transistor of opposite conductivity type, in which gate electrodes of the transistors are independent from each other, and a transistor of one conductivity type and a transistor of opposite conductivity type. and a second basic cell in which the transistor size of each transistor is equal to the sum of transistor sizes of transistors of the same conductivity type of the first basic cell, and each of the first basic cells A master slice integrated circuit characterized in that a first basic cell constitutes the same macro cell as a second basic cell by respectively connecting a gate electrode, a source and a drain region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28422289A JPH03145762A (en) | 1989-10-31 | 1989-10-31 | Master slice integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28422289A JPH03145762A (en) | 1989-10-31 | 1989-10-31 | Master slice integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03145762A true JPH03145762A (en) | 1991-06-20 |
Family
ID=17675756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28422289A Pending JPH03145762A (en) | 1989-10-31 | 1989-10-31 | Master slice integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03145762A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598347A (en) * | 1992-04-27 | 1997-01-28 | Nec Corporation | Layout method for designing an integrated circuit device by using standard cells |
| US5796129A (en) * | 1993-08-03 | 1998-08-18 | Seiko Epson Corp. | Master slice type integrated circuit system having block areas optimized based on function |
-
1989
- 1989-10-31 JP JP28422289A patent/JPH03145762A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5598347A (en) * | 1992-04-27 | 1997-01-28 | Nec Corporation | Layout method for designing an integrated circuit device by using standard cells |
| US5796129A (en) * | 1993-08-03 | 1998-08-18 | Seiko Epson Corp. | Master slice type integrated circuit system having block areas optimized based on function |
| US5872027A (en) * | 1993-08-03 | 1999-02-16 | Seiko Epso Corporation | Master slice type integrated circuit system having block areas optimized based on function |
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