JPH04172963A - 出力回路 - Google Patents
出力回路Info
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- JPH04172963A JPH04172963A JP29740190A JP29740190A JPH04172963A JP H04172963 A JPH04172963 A JP H04172963A JP 29740190 A JP29740190 A JP 29740190A JP 29740190 A JP29740190 A JP 29740190A JP H04172963 A JPH04172963 A JP H04172963A
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- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 abstract description 6
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 abstract description 6
- 239000003990 capacitor Substances 0.000 abstract description 5
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- 208000035795 Hypocalcemic vitamin D-dependent rickets Diseases 0.000 description 9
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- 238000010586 diagram Methods 0.000 description 7
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- 230000000295 complement effect Effects 0.000 description 1
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- Continuous-Control Power Sources That Use Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に係り、特に出力にソースフォロアと
したＮチャネル電界効果トランジスタを使用し、出力ト
ランジスタのゲート電圧を正の電源電位より高電圧に昇
圧してドライブする出力回路に関する。
したＮチャネル電界効果トランジスタを使用し、出力ト
ランジスタのゲート電圧を正の電源電位より高電圧に昇
圧してドライブする出力回路に関する。
従来のこの種の出力回路は、第３図に示す様に、電源Ｖ
ＤＤと接地電位ＧＮＤの間の電圧ＶＤＤ１（Ｖ）を基に
した昇圧回路で、ゲート電圧をＶＤＤより高圧に昇圧す
る構成となっていた。その動作を以下に説明する。
ＤＤと接地電位ＧＮＤの間の電圧ＶＤＤ１（Ｖ）を基に
した昇圧回路で、ゲート電圧をＶＤＤより高圧に昇圧す
る構成となっていた。その動作を以下に説明する。
発振器６の出力信号を電圧ＶＤＤＩを基にした信号とし
、インバータ８の出力１３が“Ｌ”、インバータ１０の
出力１４が“ＨＩＩの時、スイッチ１をＯＮ、スイッチ
２をＯＦＦ、スイッチ３をＯＮとし、接点１１の電圧ｖ
ｎｎｔまで上げ、次にインバータ８の出力１３が“Ｈ”
、インバータ１０の出力１４が“Ｌ”と反転したとき、
スイッチ１をＯＦＦ、スイッチ２をＯＮ、スイッチ３を
ＯＦＦとし、インバータ８の出力１３が電圧ＶＤＤＩに
なると、第５図に示すように、接点１１を〔２×ＶＤＤ
Ｉ（Ｖ）：］に昇圧し、コンデンサ５に充電する。再び
、インバータ８の出力１３とインバータ１０の出力１４
が反転するとき、スイッチ１をＯＮ、スイッチ２をＯＦ
Ｆ、 スイッチ３をＯＮとし、インバータ１０の出力１
４が電圧Ｖ。０．に上がると、接点１２は（：３ＸＶＤ
Ｄｌ （Ｖ）：）に昇圧し、昇圧した電圧を出力電界
効果トランジスタ７のゲートに供給する。こうすること
で、ソースフォロア出力のトランジスタ７のオン抵抗を
十分に下げ、パワーロスを小さくするようにしている。
、インバータ８の出力１３が“Ｌ”、インバータ１０の
出力１４が“ＨＩＩの時、スイッチ１をＯＮ、スイッチ
２をＯＦＦ、スイッチ３をＯＮとし、接点１１の電圧ｖ
ｎｎｔまで上げ、次にインバータ８の出力１３が“Ｈ”
、インバータ１０の出力１４が“Ｌ”と反転したとき、
スイッチ１をＯＦＦ、スイッチ２をＯＮ、スイッチ３を
ＯＦＦとし、インバータ８の出力１３が電圧ＶＤＤＩに
なると、第５図に示すように、接点１１を〔２×ＶＤＤ
Ｉ（Ｖ）：］に昇圧し、コンデンサ５に充電する。再び
、インバータ８の出力１３とインバータ１０の出力１４
が反転するとき、スイッチ１をＯＮ、スイッチ２をＯＦ
Ｆ、 スイッチ３をＯＮとし、インバータ１０の出力１
４が電圧Ｖ。０．に上がると、接点１２は（：３ＸＶＤ
Ｄｌ （Ｖ）：）に昇圧し、昇圧した電圧を出力電界
効果トランジスタ７のゲートに供給する。こうすること
で、ソースフォロア出力のトランジスタ７のオン抵抗を
十分に下げ、パワーロスを小さくするようにしている。
前述した従来の出力回路は、ソースフォロアの出力電界
効果トランジスタ７のゲート電圧を昇圧する昇圧回路を
、ＶＤ、−ＧＮＤ間の電圧ＶＤＤ１で構成しているため
、電圧ＶＤＤＩが変動すると、昇圧された電圧もＶＤＤ
に対して変動する。従って、負荷出力電流を供給する前
記Ｎチャネル電界効果トランジスタ７のゲート電位が変
化するため、前記Ｎチャネル電界効果トランジスタ７の
オン抵抗が電圧ＶＤＤＩに依存して変化する。また電圧
ＶＤＤ、が高い電圧になったとき、昇圧回路の過昇圧に
よりゲート破壊を起こすという欠点があった。
効果トランジスタ７のゲート電圧を昇圧する昇圧回路を
、ＶＤ、−ＧＮＤ間の電圧ＶＤＤ１で構成しているため
、電圧ＶＤＤＩが変動すると、昇圧された電圧もＶＤＤ
に対して変動する。従って、負荷出力電流を供給する前
記Ｎチャネル電界効果トランジスタ７のゲート電位が変
化するため、前記Ｎチャネル電界効果トランジスタ７の
オン抵抗が電圧ＶＤＤＩに依存して変化する。また電圧
ＶＤＤ、が高い電圧になったとき、昇圧回路の過昇圧に
よりゲート破壊を起こすという欠点があった。
本発明の目的は、前記欠点を解決し、もとの電圧ＶＤＤ
Ｉが変動しても、出力トランジスタがゲート破壊を起こ
すことのないようにした半導体装置を提供することにあ
る。
Ｉが変動しても、出力トランジスタがゲート破壊を起こ
すことのないようにした半導体装置を提供することにあ
る。
本発明の出力回路の構成は、出力Ｎチャネル電界効果ト
ランジスタのゲートに供給するＶ。０以上の電圧を、Ｖ
ＤＤを基準にした定電圧回路を基に発生する昇圧回路を
備えていることを特徴とする。
ランジスタのゲートに供給するＶ。０以上の電圧を、Ｖ
ＤＤを基準にした定電圧回路を基に発生する昇圧回路を
備えていることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図である。
第１図において、本実施例の出力回路は、定電圧回路工
６と、発振器６と、相補型電界効果トランジスタからな
るインバータ８，９．１０と、コンデンサ４，５と、ス
イッチ１，２．３と、Ｎ型出力電界効果トランジスタ７
と、接点１１〜１４とを備え、負荷１５に出力している
。
６と、発振器６と、相補型電界効果トランジスタからな
るインバータ８，９．１０と、コンデンサ４，５と、ス
イッチ１，２．３と、Ｎ型出力電界効果トランジスタ７
と、接点１１〜１４とを備え、負荷１５に出力している
。
電源ＶＤＤと、これを基準とした定電圧回路１６の出力
電圧との間の電圧（以降■、と記す）を基にした昇圧回
路で、ゲート電圧を電圧ｖＤｎより高圧に昇圧する構成
となっている。その動作を以下に説明する。
電圧との間の電圧（以降■、と記す）を基にした昇圧回
路で、ゲート電圧を電圧ｖＤｎより高圧に昇圧する構成
となっている。その動作を以下に説明する。
インバータ８，９．１０は、正の電源電圧を基準とした
定電圧回路１６の出力電圧を電源とし、発振器６の出力
信号により動作する。初め、インバータ８の出力１３が
“Ｌ”、インバータ１０の出力１４が“Ｈ”の時、スイ
ッチ１ｔ−ＯＮ、 スイッチ２をＯＦＦ、スイッチ３を
ＯＮとし、接点１１の電位をＶＤＤまで上げ、次にイン
バータ８の出力１３が“Ｈ”、インバータ１０の出力１
４が“Ｌ”と反転したとき、スイッチ１をＯＦＦ、 ス
イッチ２をＯＮ、スイッチ３をＯＦＦとし、接点１３が
ｖＤＤとなると、接点１１は電圧（ＶＤＤＩ ＋Ｖ、）
に昇圧し、コンデンサ５に充電する。
定電圧回路１６の出力電圧を電源とし、発振器６の出力
信号により動作する。初め、インバータ８の出力１３が
“Ｌ”、インバータ１０の出力１４が“Ｈ”の時、スイ
ッチ１ｔ−ＯＮ、 スイッチ２をＯＦＦ、スイッチ３を
ＯＮとし、接点１１の電位をＶＤＤまで上げ、次にイン
バータ８の出力１３が“Ｈ”、インバータ１０の出力１
４が“Ｌ”と反転したとき、スイッチ１をＯＦＦ、 ス
イッチ２をＯＮ、スイッチ３をＯＦＦとし、接点１３が
ｖＤＤとなると、接点１１は電圧（ＶＤＤＩ ＋Ｖ、）
に昇圧し、コンデンサ５に充電する。
再び、インバータ出力１３．１４が反転したとき、スイ
ッチ１，２．３をそれぞれＯＮ、ＯＦＦ、ＯＮとし、イ
ンバータ１０の出力１４がｖａｏｔに上がると、接点１
２は電圧［：ＶＤＤ１＋Ｖｔ＋Ｖ’ｔ（第４図参照）〕
まで昇圧し、出力電界効果トランジスタ７のゲートに電
圧を供給する。
ッチ１，２．３をそれぞれＯＮ、ＯＦＦ、ＯＮとし、イ
ンバータ１０の出力１４がｖａｏｔに上がると、接点１
２は電圧［：ＶＤＤ１＋Ｖｔ＋Ｖ’ｔ（第４図参照）〕
まで昇圧し、出力電界効果トランジスタ７のゲートに電
圧を供給する。
この際、電圧Ｖ、は電圧ＶＤＤＩを基にした定電圧なの
で、出力電界効果トランジスタ７のゲート電圧は、電圧
Ｖ ＤＤＩに対して一定となる。
で、出力電界効果トランジスタ７のゲート電圧は、電圧
Ｖ ＤＤＩに対して一定となる。
次に本発明の第２の実施例の出力回路を説明する。第２
図は本発明の第２の実施例の基本のブロック図である。
図は本発明の第２の実施例の基本のブロック図である。
第２図において、本実施例では、前記第１の実施例のス
イッチ１，２．３を、ダイオード１ａ＋ ２ａ、３ａ
とした。昇圧機構としては、前記第１の実施例の同じで
ある。本第２の実施例では、ダイオードｌａ、２ａ、３
ａを使用することにより、スイッチドライブを省略でき
る。
イッチ１，２．３を、ダイオード１ａ＋ ２ａ、３ａ
とした。昇圧機構としては、前記第１の実施例の同じで
ある。本第２の実施例では、ダイオードｌａ、２ａ、３
ａを使用することにより、スイッチドライブを省略でき
る。
但し、昇圧値はダイオードの順方向電圧Ｖｐ分降下し、
電圧（ＶＤＤＩ ＋’ＶＩ ＋ＶＩ −３Ｖｐ ：］
（！：なる。
電圧（ＶＤＤＩ ＋’ＶＩ ＋ＶＩ −３Ｖｐ ：］
（！：なる。
〔発明の効果〕
以上説明したように、本発明は、ソースフォロアとした
Ｎチャネル電界効果トランジスタを使用した出力回路に
おいて、出力電界効果トランジス夕のゲート電圧を電源
電圧を基準とした定電圧下で昇圧するため、出力電界効
果トランジスタのゲートソース間電圧は電源電圧に対し
て常に一定となり、そのため出力オン抵抗の電源電圧依
存性がなくなり、また電圧ＶＤＤＩが高い電圧のとき、
ゲート破壊も起こらないという効果を存する。
Ｎチャネル電界効果トランジスタを使用した出力回路に
おいて、出力電界効果トランジス夕のゲート電圧を電源
電圧を基準とした定電圧下で昇圧するため、出力電界効
果トランジスタのゲートソース間電圧は電源電圧に対し
て常に一定となり、そのため出力オン抵抗の電源電圧依
存性がなくなり、また電圧ＶＤＤＩが高い電圧のとき、
ゲート破壊も起こらないという効果を存する。
第１図は本発明の第１の実施例の出力回路を示す回路図
、第２図は本発明の第２の実施例の回路図、第３図は従
来技術の出力回路の回路図、第４図は第１図の特性を示
す電位図、第５図は従来回路の電位図である。 １．２．３・・・スイッチ、１ ａｌ ２ ａｌ
３ ａ・・・ダイオード、４，５・・・コンデンサ、６
・・・発振器、７・・・出力電界効果トランジスタ、８
，９．１０・・・ＣＭＯＳインバータ、１１，１２．１
３．１４・・・接点、１５・・・負荷、１６・・・安定
回路。
、第２図は本発明の第２の実施例の回路図、第３図は従
来技術の出力回路の回路図、第４図は第１図の特性を示
す電位図、第５図は従来回路の電位図である。 １．２．３・・・スイッチ、１ ａｌ ２ ａｌ
３ ａ・・・ダイオード、４，５・・・コンデンサ、６
・・・発振器、７・・・出力電界効果トランジスタ、８
，９．１０・・・ＣＭＯＳインバータ、１１，１２．１
３．１４・・・接点、１５・・・負荷、１６・・・安定
回路。
Claims (1)
- 出力にＮチャネル電界効果トランジスタを使用したソー
スフォロアタイプの出力回路において、前記電界効果ト
ランジスタのゲート電圧を昇圧する昇圧回路が、正の電
源電位を基準とした定電圧回路で構成されていることを
特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297401A JP2718258B2 (ja) | 1990-11-02 | 1990-11-02 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2297401A JP2718258B2 (ja) | 1990-11-02 | 1990-11-02 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04172963A true JPH04172963A (ja) | 1992-06-19 |
| JP2718258B2 JP2718258B2 (ja) | 1998-02-25 |
Family
ID=17846022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2297401A Expired - Fee Related JP2718258B2 (ja) | 1990-11-02 | 1990-11-02 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2718258B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL1008142C2 (nl) * | 1997-01-27 | 2000-01-19 | Honeywell Inc | Bidirectionele gelijkspanningsomzetter. |
| JP2002153045A (ja) * | 2000-11-10 | 2002-05-24 | Denso Corp | チャージポンプ回路及びチャージポンプ回路を用いた負荷駆動回路 |
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| JP2005304144A (ja) * | 2004-04-08 | 2005-10-27 | Nissan Motor Co Ltd | Ｆｅｔ駆動装置およびｆｅｔ駆動電圧の制御方法 |
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| US7079131B2 (en) | 2001-05-09 | 2006-07-18 | Clare Micronix Integrated Systems, Inc. | Apparatus for periodic element voltage sensing to control precharge |
| US7079130B2 (en) | 2001-05-09 | 2006-07-18 | Clare Micronix Integrated Systems, Inc. | Method for periodic element voltage sensing to control precharge |
| US7764113B2 (en) | 2007-07-11 | 2010-07-27 | Panasonic Corporation | Output circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6416118A (en) * | 1987-07-10 | 1989-01-19 | Nec Corp | Gate driving circuit |
| JPS6414768U (ja) * | 1987-07-17 | 1989-01-25 |
-
1990
- 1990-11-02 JP JP2297401A patent/JP2718258B2/ja not_active Expired - Fee Related
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| US7126568B2 (en) | 2001-10-19 | 2006-10-24 | Clare Micronix Integrated Systems, Inc. | Method and system for precharging OLED/PLED displays with a precharge latency |
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| JP4501509B2 (ja) * | 2004-04-08 | 2010-07-14 | 日産自動車株式会社 | Ｆｅｔ駆動装置およびｆｅｔ駆動電圧の制御方法 |
| JP2005328625A (ja) * | 2004-05-13 | 2005-11-24 | Fujitsu Ten Ltd | 電源装置、電圧制御方法および電圧制御プログラム |
| US7764113B2 (en) | 2007-07-11 | 2010-07-27 | Panasonic Corporation | Output circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2718258B2 (ja) | 1998-02-25 |
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