JP3164848B2 - Memory access circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、１チップの大規模集積
回路（以下、ＬＳＩという）で用いられるメモリアクセ
ス回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory access circuit used in a one-chip large-scale integrated circuit (hereinafter, LSI).

【０００２】[0002]

【従来の技術】図４に、一般的な従来のメモリアクセス
回路を示す。この図で、読出し専用メモリであるリード
・オンリ・メモリ（以下、ＲＯＭという）および読み書
きメモリであるランダム・アクセス・メモリ（以下、Ｒ
ＡＭという）の各ファイル（以下、ＲＯＭ／ＲＡＭファ
イルという）１１，１２をアクセスするには、複数のア
ドレス信号ＡＢ１，ＡＢ２と、複数のデータＤＳと、Ｒ
ＯＭ／ＲＡＭファイル１１，１２を選択するためのチッ
プセレクト信号（ＣＳ信号）Ｓ１１，Ｓ１２と、読出し
タイミング信号であるアウトプットイネーブル信号（Ｏ
Ｅ信号）Ｓ１３と、書込みタイミング信号であるライト
イネーブル信号（ＷＥ信号）Ｓ１４とが必要である。2. Description of the Related Art FIG. 4 shows a general conventional memory access circuit. In this figure, a read only memory (hereinafter referred to as ROM) which is a read only memory and a random access memory (hereinafter referred to as R) which is a read / write memory are shown.
AM) 11 and 12 (hereinafter, referred to as ROM / RAM files) by accessing a plurality of address signals AB1 and AB2, a plurality of data DS,
Chip select signals (CS signals) S11 and S12 for selecting the OM / RAM files 11 and 12, and an output enable signal (O
E signal) S13 and a write enable signal (WE signal) S14, which is a write timing signal, are required.

【０００３】ＣＰＵ（以下、ＣＰＵという）から直接ア
ドレス方式によりアクセスする場合には、アドレスデコ
ーダ１３がＣＰＵからのメモリアドレスの上位部分（ア
ドレスが１６ビットであれば上位８ビット）ＡＢ２とＣ
ＰＵの状態信号であるＣＰＵイネーブル信号Ｓ１５をデ
コードして、ＣＳ信号Ｓ１１，Ｓ１２を作成し、ＣＰＵ
の下位アドレス（下位８ビット）ＡＢ１はそのままＲＯ
Ｍ／ＲＡＭファイル１１，１２のアドレス端子に接続さ
れるのが一般的である。When a direct access is made from a CPU (hereinafter referred to as a CPU) by an address system, an address decoder 13 outputs a high-order portion of a memory address from the CPU (high-order 8 bits if the address is 16 bits) AB2 and C2.
The CPU enable signal S15, which is a PU state signal, is decoded to generate CS signals S11 and S12.
Lower address (lower 8 bits) AB1 of RO
Generally, it is connected to the address terminals of the M / RAM files 11 and 12.

【０００４】これに対して、メモリ空間の一部ないし入
出力空間（Ｉ／Ｏ空間）の一部をアクセスポートとして
用い、このアクセスポートにＲＯＭ／ＲＡＭのアドレス
を設定する間接アドレス方式がある。間接アドレス方式
の利点は、ＣＰＵの限られた資源である直接アクセスの
ためのアドレス空間を僅かに使用するだけで、大きなＲ
ＯＭ／ＲＡＭのアドレス空間を付与できることである。On the other hand, there is an indirect addressing system in which a part of a memory space or a part of an input / output space (I / O space) is used as an access port, and a ROM / RAM address is set to the access port. The advantage of the indirect addressing scheme is that it uses a small address space for direct access, which is a limited resource of the CPU, and has a large R address.
That is, the address space of the OM / RAM can be provided.

【０００５】図５に間接アクセス方式による入出力マッ
プ（Ｉ／Ｏマップ）Ｍを示すように、このＩ／Ｏマップ
Ｍの一部分のアクセスポートＭ０にＲＯＭ／ＲＡＭのア
ドレスを設定してあり、ＣＰＵがこの入出力ポート（Ｉ
／Ｏポート）のリード／ライトレジスタＭ１をアクセス
することによって、ＲＯＭ／ＲＡＭファイルへのリード
／ライト（読み出しまたは書き込み）が行なわれる。Ｒ
ＯＭかＲＡＭかの選択は、ＲＯＭ／ＲＡＭセレクトレジ
スタＭ２のビットの一部に“０“か“１“を書き込むこ
とで行なえる。またＲＯＭ番号バンクセットレジスタＭ
３に規定の値を書き込むことにより、現在使用可能なＲ
ＯＭ／ＲＡＭファイルの内、どのＲＯＭを読み出すか、
また選択されたＲＯＭ／ＲＡＭファイルのどのバンクを
リード／ライトするかを設定できる。なお、リードかラ
イトかは、ＣＰＵからの入出力コマンド（Ｉ／Ｏコマン
ド）である入出力読出しコマンド（Ｉ／Ｏリードコマン
ド）または入出力書込みコマンド（Ｉ／Ｏライトコマン
ド）によって決定される。FIG. 5 shows an input / output map (I / O map) M according to the indirect access method. A ROM / RAM address is set in an access port M0 of a part of the I / O map M. Is the input / output port (I
The read / write (read or write) to / from the ROM / RAM file is performed by accessing the read / write register M1 of the (/ O port). R
The selection between OM and RAM can be made by writing "0" or "1" to some of the bits of the ROM / RAM select register M2. ROM number bank set register M
By writing the specified value to 3, the currently available R
Which ROM to read from the OM / RAM file,
Further, it is possible to set which bank of the selected ROM / RAM file is to be read / written. The read or write is determined by an input / output read command (I / O read command) or an input / output write command (I / O write command) which is an input / output command (I / O command) from the CPU.

【０００６】図６に、間接アドレス方式による従来のメ
モリアクセス回路の構成を示す。この図で、たとえば１
６ビットのアドレス信号ＡＢが出力されるＣＰＵ１４の
アドレス信号出力端子１４Ａは、入出力コントローラ
（Ｉ／Ｏコントローラ）１５のアドレス端子１５Ａにア
ドレスバスＢ１１によって接続される。Ｉ／Ｏコントロ
ーラ１５のＣＳ信号出力端子からは、ＲＯＭ／ＲＡＭフ
ァイル１６のＣＳ信号入力端子へチップセレクト信号
（ＣＳ信号）Ｓ１６が出力される。また１６ビットのバ
ンクアドレス信号ＢＫ（複数あるバンクのうち、どのバ
ンクをアクセスするか及びそのバンク内のどのメモリア
ドレスにアクセスするかを指定する信号をいう）が出力
されるＩ／Ｏコントローラ１５のバンクアドレス信号出
力端子１５Ｂは、ＲＯＭ／ＲＡＭファイル１６のアドレ
ス信号入力端子１６Ａに接続される。FIG. 6 shows a configuration of a conventional memory access circuit using the indirect addressing method. In this figure, for example, 1
An address signal output terminal 14A of the CPU 14 to which the 6-bit address signal AB is output is connected to an address terminal 15A of an input / output controller (I / O controller) 15 by an address bus B11. A chip select signal (CS signal) S16 is output from the CS signal output terminal of the I / O controller 15 to the CS signal input terminal of the ROM / RAM file 16. In addition, a 16-bit bank address signal BK (which bank
The memory to be accessed and which memory
A bank address signal output terminal 15B of the I / O controller 15 to which a signal specifying whether to access the address is output is connected to an address signal input terminal 16A of the ROM / RAM file 16.

【０００７】また、ＣＰＵ１４のデータバス接続端子１
４Ｄから延びるデータバスＢ１２は、Ｉ／Ｏコントロー
ラ１５のデータバス接続端子１５ＤおよびＲＯＭ／ＲＡ
Ｍファイル１６のデータバス接続端子１６Ｄにそれぞれ
接続される。ＣＰＵ１４のＲＤ端子とＩ／Ｏコントロー
ラ１５のＲＤ端子とが接続され、ＣＰＵからＩ／Ｏリー
ドコマンドＳ１７がＩ／Ｏコントローラ１５に出力され
る。またＣＰＵ１４のＷＲ端子とＩ／Ｏコントローラ１
５のＷＲ端子とが接続され、ＣＰＵ１４からＩ／Ｏライ
トコマンドＳ１８がＩ／Ｏコントローラ１５に出力され
る。The data bus connection terminal 1 of the CPU 14
The data bus B12 extending from 4D is connected to the data bus connection terminal 15D of the I / O controller 15 and the ROM / RA.
It is connected to the data bus connection terminal 16D of the M file 16. The RD terminal of the CPU 14 is connected to the RD terminal of the I / O controller 15, and the CPU outputs an I / O read command S17 to the I / O controller 15. The WR terminal of the CPU 14 and the I / O controller 1
5, and the CPU 14 outputs an I / O write command S18 to the I / O controller 15.

【０００８】この構成からなるメモリアクセス回路にお
いては、ＣＰＵ１４が図５に示すＩ／ＯマップＭ内のリ
ード／ライトレジスタＭ１の入出力アドレス（Ｉ／Ｏア
ドレス）にアクセスすると、ＣＰＵ１４からアドレスバ
ス信号ＡＢがＩ／Ｏコントローラ１５に対して出力さ
れ、Ｉ／Ｏコントローラ１５はＲＯＭ／ＲＡＭファイル
１６に対してチップセレクト信号（ＣＳ信号）Ｓ１６を
出力する。In the memory access circuit having this configuration, when the CPU 14 accesses an input / output address (I / O address) of the read / write register M1 in the I / O map M shown in FIG. AB is output to the I / O controller 15, and the I / O controller 15 outputs a chip select signal (CS signal) S16 to the ROM / RAM file 16.

【０００９】さらにＩ／ＯコマンドとしてＩ／Ｏリード
信号Ｓ１７が、ＣＰＵ１４からＩ／Ｏコントローラ１５
に出力されると、Ｉ／Ｏコントローラ１５からＲＯＭ／
ＲＡＭファイル１６に対してバンクアドレス信号ＢＫお
よびデータアウトプットイネーブル信号（ＯＥ信号）Ｓ
１９が出力され、ＲＯＭ／ＲＡＭファイル１６はこのバ
ンクアドレス信号ＢＫおよびＯＥ信号Ｓ１９に従ってＲ
ＯＭ／ＲＡＭファイル１６内のデータをデータバス接続
端子１６ＤからデータバスＢ１２上に出力する。Further, an I / O read signal S17 is sent from the CPU 14 to the I / O controller 15 as an I / O command.
Is output from the I / O controller 15 to the ROM /
Bank address signal BK and data output enable signal (OE signal) S for RAM file 16
19 is output, and the ROM / RAM file 16 outputs R according to the bank address signal BK and the OE signal S19.
The data in the OM / RAM file 16 is output from the data bus connection terminal 16D onto the data bus B12.

【００１０】また、ＣＰＵ１４からＩ／Ｏコマンドとし
てＩ／Ｏライト信号Ｓ１８がＩ／Ｏコントローラ１５に
対して出力されると、Ｉ／Ｏコントローラ１５からＲＯ
Ｍ／ＲＡＭファイル１６に対してバンクアドレス信号Ｂ
Ｋおよびデータライトイネーブル信号（ＷＥ信号）Ｓ２
０が出力され、ＲＯＭ／ＲＡＭファイル１６はこのバン
クアドレス信号ＢＫおよびＷＥ信号Ｓ２０に従ってデー
タバスＢ１２上のデータＤＳを指定されたＲＡＭファイ
ルのバンクに書き込む。When the CPU 14 outputs an I / O write signal S18 to the I / O controller 15 as an I / O command, the I / O controller 15
Bank address signal B for M / RAM file 16
K and data write enable signal (WE signal) S2
0 is output, and the ROM / RAM file 16 writes the data DS on the data bus B12 to the designated bank of the RAM file according to the bank address signal BK and the WE signal S20.

【００１１】[0011]

【発明が解決しようとする課題】上述した従来のメモリ
アクセス回路では、ＣＰＵ１４からＩ／Ｏコントローラ
１５へ入力アドレス用のバスＢ１１が接続され、Ｉ／Ｏ
コントローラ１５からＲＯＭ／ＲＡＭファイル１６へバ
ンクアドレス信号出力用のバスＢ１３が接続されてお
り、入力アドレス信号数と出力アドレス信号数の合計が
多数となり、全ピン数に対するＩ／Ｏコントローラ１５
のピンの占める割合が多くなるという欠点があった。こ
のため、この従来の回路をＬＳＩで実現すると、端子数
が増えてＬＳＩの構成が複雑化し、ＬＳＩの高価格化を
招くという問題があった。例えば４メガバイトのＲＯＭ
をサポートした場合には、入力アドレス数１６本、出力
アドレス数１９本の合計３５本となり、１６０ピンのＬ
ＳＩの場合、電源供給に用いる端子を除く端子数の約１
５０本に対して２３％を占めるようになる。In the conventional memory access circuit described above, the input address bus B11 is connected from the CPU 14 to the I / O controller 15, and the I / O
A bus B13 for outputting bank address signals is connected from the controller 15 to the ROM / RAM file 16, so that the total number of input address signals and output address signals becomes large, and the I / O controller 15 for all pins is connected.
However, there is a disadvantage that the ratio of the pins occupied by the pins increases. Therefore, if this conventional circuit is realized by an LSI, there is a problem that the number of terminals increases, the configuration of the LSI becomes complicated, and the cost of the LSI increases. For example, 4MB ROM
Is supported, the number of input addresses is 16 and the number of output addresses is 19, for a total of 35 pins.
In the case of SI, the number of terminals excluding terminals used for power supply is about 1
It will account for 23% of 50 bottles.

【００１２】本発明は、このような従来の技術が有する
課題を解決するために提案されたものであり、Ｉ／Ｏコ
ントローラが占めるピン数を削減し、ＬＳＩの構成を簡
単化できるメモリアクセス回路を提供することを目的と
する。The present invention has been proposed in order to solve such problems of the prior art, and a memory access circuit capable of reducing the number of pins occupied by an I / O controller and simplifying the configuration of an LSI. The purpose is to provide.

【００１３】[0013]

【課題を解決するための手段】この目的を達成するため
に本発明によるメモリアクセス回路は、ＣＰＵからの指
令信号に基づいて入出力コントローラがメモリに対して
情報の読み出し又は書き込みを行う大規模集積回路のメ
モリアクセス回路において、ＣＰＵから延びる第一のア
ドレスバス（Ｂ１ａ）をアドレスバッファ（１）のバス
入力端子（１Ａ）に接続し、このアドレスバッファ
（１）のバス出力端子（１Ｂ）を、第二のア ドレスバス
（Ｂ１ｂ）によって入出力コントローラ（２）のアドレ
スバス接続端子（２Ａ）とに接続するとともに、このア
ドレスバス接続端子（２Ａ）を、第二のアドレスバス
（Ｂ１ｂ）によってメモリ（３）のアドレスバス接続端
子（３Ａ）に接続し、アドレスバッファ（１）にゲート
制御信号（Ｓ４）を供給することでＣＰＵから延びる第
一のアドレスバス（Ｂ１）を入出力コントローラ（２）
及び上記メモリ（３）から切り離し可能にし、ＣＰＵか
ら延びるアドレスバス（Ｂ１ａ）を入出力コントローラ
（２）及びメモリ（３）から切り離したときに、入出力
コントローラ（２）からのバンクアドレス信号（ＢＫ）
を入出力コントローラ（２）とメモリ（３）とを接続す
る第二のアドレスバス（Ｂ１ｂ）に出力し、このバンク
アドレス信号（ＢＫ）を上記メモリ（３）に供給する構
成としてある。In order to achieve this object, a memory access circuit according to the present invention comprises a large-scale integrated circuit in which an input / output controller reads or writes information from or to a memory based on a command signal from a CPU. The memory access circuit of the circuit, wherein a first address extending from the CPU is provided.
The dress bus (B1a) is used as the bus of the address buffer (1).
This address buffer is connected to the input terminal (1A).
The bus output terminals (1) (1B), a second address bus
(B1b) allows the address of the input / output controller (2)
Connected to the bus connection terminal (2A).
The address bus connection terminal (2A) is connected to the second address bus.
(B1b) enables the address bus connection end of the memory (3)
Connected to the child (3A) and gated to the address buffer (1)
The control signal (S4) is supplied to extend the CPU
One address bus (B1) is connected to an input / output controller (2)
And can be separated from the memory (3),
Address bus (B1a) extending from the input / output controller
Input / output when disconnected from (2) and memory (3)
Bank address signal (BK) from controller (2)
Connect the input / output controller (2) and the memory (3)
To the second address bus (B1b).
An address signal (BK) is supplied to the memory (3) .

【００１４】また、本発明によるメモリアクセス回路
は、ＣＰＵからの指令信号に基づいて入出力コントロー
ラがメモリに対して情報の読み出し又は書き込みを行う
大規模集積回路のメモリアクセス回路において、ＣＰＵ
から延びる第一のデータバス（Ｂ２ａ）をデータバッフ
ァ（５）のバス入出力端子（５Ａ）に接続し、このデー
タバッファ（５）のバス入出力端子（５Ｂ）を、第二の
データバス（Ｂ２ｂ）によって入出力コントローラ
（６）のデータバス接続端子（６Ｄ）に接続するととも
に、このデータバス接続端子（６Ｄ）を、第二のデータ
バス（Ｂ２ｂ）によってメモリ（７）のデータバス接続
端子（７Ｄ）に接続し、上記データバッファ（５）にゲ
ート制御信号（Ｓ４）を供給することでＣＰＵから延び
る第一のデータバス（Ｂ２ａ）を入出力コントローラ
（６）及びメモリ（７）から切り離し可能にするととも
に、第一のデータバス（Ｂ２ａ）を入出力コントローラ
（６）及びメモリ（７）から切り離したときに、入出力
コントローラ（６）からのバンクアドレス信号（ＢＫ）
を入出力コントローラ（６）及び上記メモリ（７）とを
結ぶ第二のデータバス（Ｂ２）に出力し、このバンクア
ドレス信号を、マルチプレックス・バス方式でメモリ
（７）に供給する構成としてある。A memory access circuit according to the present invention is a memory access circuit of a large-scale integrated circuit in which an input / output controller reads or writes information from or to a memory based on a command signal from a CPU.
A first data bus (B2a) extending from
Connected to the bus input / output terminal (5A) of the
Bus input / output terminal (5B) of the data buffer (5)
Input / output controller via data bus (B2b)
Connect to the data bus connection terminal (6D) of (6)
The data bus connection terminal (6D) is connected to the second data
Data bus connection of memory (7) by bus (B2b)
Terminal (7D) and connect to the data buffer (5).
By extending the CPU by supplying the port control signal (S4)
A first data bus (B2a) to an input / output controller
(6) and can be detached from memory (7)
And a first data bus (B2a) connected to an input / output controller.
Input / output when disconnected from (6) and memory (7)
Bank address signal (BK) from controller (6)
With the input / output controller (6) and the memory (7).
The data is output to the second data bus (B2) to
Multiplex bus method
(7) .

【００１５】[0015]

【作用】上述した請求項１に対応する構成によれば、Ｃ
ＰＵから延びる第一のアドレスバスを入出力コントロー
ラとメモリから切り離したときに、第二のアドレスバス
を入出力コントローラからメモリにバンクアドレス信号
を送るためのバスとして共有することができ、入出力コ
ントローラの信号ピン数を削減できる。According to the structure corresponding to claim 1 described above, C
When the first address bus extending from the PU is disconnected from the input / output controller and the memory, the second address bus can be shared as a bus for transmitting a bank address signal from the input / output controller to the memory. Signal pins can be reduced.

【００１６】上述した請求項２に対応する構成によれ
ば、ＣＰＵから延びる第一のデータバスを入出力コント
ローラとメモリから切り離したときに、第二のデータバ
スを入出力コントローラからメモリにバンクアドレス信
号を送るためのバスとして共有することができ、入出力
コントローラの信号ピン数を削減できる。According to the above configuration, when the first data bus extending from the CPU is disconnected from the input / output controller and the memory, the second data bus is transferred from the input / output controller to the memory. It can be shared as a bus for transmitting signals, and the number of signal pins of the input / output controller can be reduced.

【００１７】[0017]

【実施例】以下、本発明によるメモリアクセス回路の具
体的な実施例を図面に基づき詳細に説明する。図１のブ
ロック図に、このアクセス回路の一実施例を示す。この
図で、ＣＰＵから延びる第一のアドレスバスＢ１ａは、
アドレスバッファ１のアドレスバス信号入力端子１Ａに
接続され、このアドレスバッファ１のアドレスバス信号
出力端子１Ｂが、Ｉ／Ｏコントローラ２のアドレスバス
信号入力端子２ＡとＲＯＭ／ＲＡＭファイル３のアドレ
スバス信号入力端子３Ａに接続される。Ｉ／Ｏコントロ
ーラ２のＣＳ信号出力端子からＲＯＭ／ＲＡＭファイル
のＣＳ信号出力端子へは、チップセレクト信号（ＣＳ信
号）Ｓ１が出力される。Ｉ／Ｏコントローラ２のバンク
アドレス信号出力端子でもある信号端子２Ａからは、Ｒ
ＯＭ／ＲＡＭファイル３内のどのバンクをリード／ライ
トするかのバンクアドレス信号ＢＫが出力され、第二の
アドレスバスＢ１ｂを介してＲＯＭ／ＲＡＭファイル３
のアドレスバス信号入力端子３Ａに供給される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a specific embodiment of the memory access circuit according to the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing one embodiment of the access circuit. In this figure, a first address bus B1a extending from the CPU is:
An address bus signal input terminal 1A of the address buffer 1 is connected to an address bus signal output terminal 1B of the address buffer 1, and an address bus signal input terminal 2A of the I / O controller 2 and an address bus signal input terminal of the ROM / RAM file 3. Connected to terminal 3A. A chip select signal (CS signal) S1 is output from the CS signal output terminal of the I / O controller 2 to the CS signal output terminal of the ROM / RAM file. From a signal terminal 2A which is also a bank address signal output terminal of the I / O controller 2, R
A bank address signal BK indicating which bank in the OM / RAM file 3 is to be read / written is output .
ROM / RAM file 3 via address bus B1b
Is supplied to the address bus signal input terminal 3A.

【００１８】ＣＰＵから延びるデータバスＢ２は、Ｉ／
Ｏコントローラ２のデータバス信号接続端子２ＤとＲＯ
Ｍ／ＲＡＭファイル３のデータバス信号接続端子３Ｄに
接続される。ＣＰＵから出力されるＩ／ＯコマンドのＩ
／Ｏリード信号Ｓ２は、Ｉ／Ｏコントローラ２のＲＤ端
子に入力され、ＣＰＵからのＩ／ＯコマンドのＩ／Ｏラ
イト信号Ｓ３は、Ｉ／Ｏコントローラ２のＷＲ端子に入
力される。またＩ／Ｏコントローラ２のゲートイネーブ
ル信号出力端子（ＧＴＥ端子）からは、ゲート制御信号
であるゲートイネーブル信号Ｓ４がアドレスバッファ１
のアウトプットイネーブル信号入力端子（ＯＥ端子）に
出力される。The data bus B2 extending from the CPU is connected to the I / O
Data bus signal connection terminal 2D of O controller 2 and RO
It is connected to the data bus signal connection terminal 3D of the M / RAM file 3. I of I / O command output from CPU
The / O read signal S2 is input to the RD terminal of the I / O controller 2, and the I / O write signal S3 of the I / O command from the CPU is input to the WR terminal of the I / O controller 2. From the gate enable signal output terminal (GTE terminal) of the I / O controller 2, a gate enable signal S4 as a gate control signal is supplied to the address buffer 1
Is output to the output enable signal input terminal (OE terminal).

【００１９】この構成からなるメモリアクセス回路で
は、ＣＰＵが図５に示すＩ／ＯマップＭ内のリード／ラ
イトレジスタＭ１のＩ／Ｏアドレスにアクセスすると、
ＣＰＵからたとえば１６ビットのアドレスバス信号ＡＢ
がアドレスバッファ１を介してＩ／Ｏコントローラ２に
出力され、Ｉ／Ｏコントローラ２はＲＯＭ／ＲＡＭファ
イル３に対してチップセレクト信号Ｓ１を出力する。さ
らにＩ／ＯコマンドとしてＩ／Ｏリード信号Ｓ２がＣＰ
ＵからＩ／Ｏコントローラ２に対して出力されると、Ｉ
／Ｏコントローラ２はＧＴＥ端子からゲートイネーブル
信号Ｓ４をアドレスバッファ１のＯＥ端子に出力して、
ＣＰＵからの第一のアドレスバスＢ１ａをＩ／Ｏコント
ローラ２およびＲＯＭ／ＲＡＭファイル３から切り離
す。In the memory access circuit having this configuration, when the CPU accesses the I / O address of the read / write register M1 in the I / O map M shown in FIG.
For example, a 16-bit address bus signal AB from the CPU
Is output to the I / O controller 2 via the address buffer 1, and the I / O controller 2 outputs a chip select signal S 1 to the ROM / RAM file 3. Further, as an I / O command, an I / O read signal S2
When U outputs to the I / O controller 2, I
The / O controller 2 outputs a gate enable signal S4 from the GTE terminal to the OE terminal of the address buffer 1,
The first address bus B1a from the CPU is disconnected from the I / O controller 2 and the ROM / RAM file 3.

【００２０】つぎに、Ｉ／Ｏコントローラ２からＲＯＭ
／ＲＡＭファイル３に対して、バンクアドレス信号ＢＫ
およびデータアウトプットイネーブル信号（ＯＥ信号）
Ｓ５が出力されることで、ＲＯＭ／ＲＡＭファイル３は
このバンクアドレス信号ＢＫおよびＯＥ信号Ｓ５に従っ
て、ＲＯＭ／ＲＡＭファイル３内のデータをデータバス
信号接続端子３ＤからデータバスＢ２上に出力する。Ｃ
ＰＵからのＩ／Ｏリード信号Ｓ２がディセーブル状態に
なると、Ｉ／Ｏコントローラ２はアドレスバッファ１に
対するゲート制御信号であるゲートイネーブル信号Ｓ４
をネゲートする。これによりアドレスバッファ１は、再
びＣＰＵからの第一のアドレスバスＢ１ａをＩ／Ｏコン
トローラ２およびＲＯＭ／ＲＡＭファイル３に接続す
る。Next, from the I / O controller 2 to the ROM
/ RAM file 3, the bank address signal BK
And data output enable signal (OE signal)
When S5 is output, the ROM / RAM file 3 outputs the data in the ROM / RAM file 3 from the data bus signal connection terminal 3D onto the data bus B2 according to the bank address signal BK and the OE signal S5. C
When the I / O read signal S2 from the PU is disabled, the I / O controller 2 outputs a gate enable signal S4 as a gate control signal for the address buffer 1.
To negate. Accordingly, the address buffer 1 connects the first address bus B1a from the CPU to the I / O controller 2 and the ROM / RAM file 3 again.

【００２１】また、ＣＰＵからのＩ／Ｏコマンドとして
Ｉ／Ｏライト信号Ｓ３がＩ／Ｏコントローラ２に対して
出力されると、Ｉ／Ｏコントローラ２はＧＴＥ端子から
ゲート制御信号であるゲートイネーブル信号Ｓ４をアド
レスバッファ１のＯＥ端子に出力して、ＣＰＵからの第
一のアドレスバスＢ１ａをＩ／Ｏコントローラ２および
ＲＯＭ／ＲＡＭファイル３から切り離す。When an I / O write signal S3 is output to the I / O controller 2 as an I / O command from the CPU, the I / O controller 2 sends a gate enable signal, which is a gate control signal, from the GTE terminal. S4 is output to the OE terminal of the address buffer 1 and the
One address bus B1a is disconnected from the I / O controller 2 and the ROM / RAM file 3.

【００２２】つぎに、Ｉ／Ｏコントローラ２からＲＯＭ
／ＲＡＭファイル３に対して、バンクアドレス信号ＢＫ
およびデータライトイネーブル信号（ＷＥ信号）Ｓ６が
出力されることで、ＲＯＭ／ＲＡＭファイル３はこのバ
ンクアドレス信号ＢＫおよびＷＥ信号Ｓ６に従って、デ
ータバスＢ２上のたとえば１６ビットのデータＤＳをＲ
ＡＭファイルの指定されたバンクに書き込む。ＣＰＵか
らのＩ／Ｏライト信号Ｓ３がディセーブル状態になる
と、Ｉ／Ｏコントローラ２はアドレスバッファ１に対す
るゲート制御信号であるゲートイネーブル信号Ｓ４をネ
ゲートする。これによりアドレスバッファ１は、再びＣ
ＰＵからの第一のアドレスバスＢ１ａをＩ／Ｏコントロ
ーラ２およびＲＯＭ／ＲＡＭファイル３に接続する。Next, from the I / O controller 2 to the ROM
/ RAM file 3, the bank address signal BK
When data write enable signal (WE signal) S6 is output, ROM / RAM file 3 outputs 16-bit data DS on data bus B2 to R in accordance with bank address signal BK and WE signal S6.
Write to the specified bank of the AM file. When the I / O write signal S3 from the CPU is disabled, the I / O controller 2 negates the gate enable signal S4, which is a gate control signal for the address buffer 1. As a result, the address buffer 1 stores C
A first address bus B1a from the PU is connected to the I / O controller 2 and the ROM / RAM file 3.

【００２３】つぎに、図２に示す他の実施例のメモリア
クセス回路を説明する。この実施例のメモリアクセス回
路では、バスのドライブ能力を高めるためにLatched-F/
Fからなるアドレスバッファ４が用いられており、ＣＰ
Ｕから延びる第一のアドレスバスＢ１ａがこのアドレス
バッファ４のアドレスバス入力端子４Ａに接続される。
このアドレスバッファ４のアドレスバス出力端子４Ｂ
が、Ｉ／Ｏコントローラ２のアドレスバス信号入力端子
２ＡとＲＯＭ／ＲＡＭファイル３のアドレスバス信号入
力端子３Ａに接続される。このメモリアクセス回路の動
作は、図１に示したメモリアクセス回路と同様に行われ
る。Next, a memory access circuit according to another embodiment shown in FIG. 2 will be described. In the memory access circuit of this embodiment, the latched-F /
An address buffer 4 made of F is used.
A first address bus B1a extending from U is connected to an address bus input terminal 4A of the address buffer 4.
The address bus output terminal 4B of the address buffer 4
Are connected to the address bus signal input terminal 2A of the I / O controller 2 and the address bus signal input terminal 3A of the ROM / RAM file 3. The operation of this memory access circuit is performed in the same manner as the memory access circuit shown in FIG.

【００２４】つぎに、図３に示すさらに他の実施例のメ
モリアクセス回路を説明する。この図で、ＣＰＵから延
びる第一のデータバスＢ２ａは、データバッファ５のデ
ータバス信号入力端子５Ａに接続される。このデータバ
ッファ５のデータバス信号出力端子５Ｂは、第二のデー
タバスＢ２ｂによって、Ｉ／Ｏコントローラ６のデータ
バス信号接続端子６ＤとＲＯＭ／ＲＡＭファイル７のデ
ータバス信号接続端子７Ｄに接続される。Ｉ／Ｏコント
ローラ６のＣＳ信号出力端子からＲＯＭ／ＲＡＭファイ
ルのＣＳ信号入力端子へは、チップセレクト信号（ＣＳ
信号）Ｓ１が出力される。Ｉ／Ｏコントローラ６からの
バンクアドレス信号出力端子でもある信号端子６Ｄから
は、マルチプレクス・バス方式（アドレス／データ・バ
ス時分割方式）によって第一のデータバスＢ２ａと第二
のデータバスＢ２ｂの切り替えが行われたときに、バン
クアドレス信号ＢＫがＲＯＭ／ＲＡＭファイル７のデー
タバス信号接続端子７ＤにバスＢ２にのせて出力され
る。Next, a memory access circuit according to still another embodiment shown in FIG. 3 will be described. In this figure, a first data bus B2a extending from the CPU is connected to a data bus signal input terminal 5A of the data buffer 5. Data bus signal output terminal 5B of the data buffer 5, a second data
The tab bus B2b connects the data bus signal connection terminal 6D of the I / O controller 6 and the data bus signal connection terminal 7D of the ROM / RAM file 7. A chip select signal (CS) is sent from the CS signal output terminal of the I / O controller 6 to the CS signal input terminal of the ROM / RAM file.
Signal S1 is output. From a signal terminal 6D which is also a bank address signal output terminal from the I / O controller 6, a first data bus B2a and a second data bus B2a are connected by a multiplex bus system (address / data bus time division system) .
When the data bus B2b is switched, the bank address signal BK is output to the data bus signal connection terminal 7D of the ROM / RAM file 7 via the bus B2 .

【００２５】ＣＰＵから延びるアドレスバスＢ１は、Ｉ
／Ｏコントローラ６のアドレスバス信号入力端子６Ａに
接続される。ＣＰＵから出力されるＩ／ＯコマンドのＩ
／Ｏリード信号Ｓ２は、Ｉ／Ｏコントローラ６のＲＤ端
子に入力され、ＣＰＵからのＩ／ＯコマンドのＩ／Ｏラ
イト信号Ｓ３は、Ｉ／Ｏコントローラ６のＷＲ端子に入
力される。The address bus B1 extending from the CPU is
To the address bus signal input terminal 6A of the / O controller 6.
Connected . I of I / O command output from CPU
The / O read signal S2 is input to the RD terminal of the I / O controller 6, and the I / O write signal S3 of the I / O command from the CPU is input to the WR terminal of the I / O controller 6.

【００２６】また、データバッファ５のゲート制御信号
としてゲートイネーブル信号Ｓ４が、Ｉ／Ｏコントロー
ラ６のゲートイネーブル信号出力端子（ＧＴＥ端子）か
らデータバッファ５のアウトプットイネーブル端子（Ｏ
Ｅ端子）に出力される。さらにデータバッファ５の方向
制御信号Ｓ７が、Ｉ／Ｏコントローラ６のデータ方向制
御信号出力端子（ＤＩＲ端子）からデータバッファ５の
データ方向制御信号入力端子（ＤＩＲ端子）に出力され
る。A gate enable signal S4 as a gate control signal for the data buffer 5 is supplied from the gate enable signal output terminal (GTE terminal) of the I / O controller 6 to the output enable terminal (O
E terminal). Further, the direction control signal S7 of the data buffer 5 is output from the data direction control signal output terminal (DIR terminal) of the I / O controller 6 to the data direction control signal input terminal (DIR terminal) of the data buffer 5.

【００２７】この構成からなるメモリアクセス回路で
は、ＣＰＵが図５に示すＩ／ＯマップＭ内のリード／ラ
イトレジスタＭ１のＩ／Ｏアドレスにアクセスすると、
ＣＰＵからのアドレスバス信号ＡＢがＩ／Ｏコントロー
ラ６に対して出力され、Ｉ／Ｏコントローラ６はＲＯＭ
／ＲＡＭファイル７に対してチップセレクト信号（ＣＳ
信号）Ｓ１を出力する。さらにＩ／ＯコマンドとしてＩ
／Ｏリード信号Ｓ２が、ＣＰＵからＩ／Ｏコントローラ
６に対して出力されたとする。In the memory access circuit having this configuration, when the CPU accesses the I / O address of the read / write register M1 in the I / O map M shown in FIG.
The address bus signal AB from the CPU is output to the I / O controller 6, and the I / O controller 6
/ RAM file 7 with chip select signal (CS
Signal) S1. In addition, I / O command
It is assumed that the / O read signal S2 is output from the CPU to the I / O controller 6.

【００２８】通常、Ｉ／Ｏコントローラ６は、ＧＴＥ端
子からゲートイネーブル信号Ｓ４をデータバッファ５の
ＯＥ端子にアクティブ出力してあるので、データバッフ
ァ５は有効状態にあるとともに、Ｉ／Ｏコントローラ６
のＤＩＲ端子からデータ方向制御信号Ｓ７をデータバッ
ファ５のＤＩＲ端子にアクティブ出力してあることで、
データバス信号ＤＳはＣＰＵからＩ／Ｏコントローラ６
の方向に流れるようになっている。Normally, the I / O controller 6 actively outputs the gate enable signal S4 from the GTE terminal to the OE terminal of the data buffer 5, so that the data buffer 5 is in a valid state and the I / O controller 6
The data direction control signal S7 is actively output to the DIR terminal of the data buffer 5 from the DIR terminal of
The data bus signal DS is sent from the CPU to the I / O controller 6.
It flows in the direction of.

【００２９】この状態からＩ／Ｏリード信号Ｓ２を受け
たＩ／Ｏコントローラ６は、データバッファ５に対して
ゲートイネーブル信号Ｓ４をネゲートして、一旦ＣＰＵ
からの第一のデータバスＢ２ａをＩ／Ｏコントローラ６
およびＲＯＭ／ＲＡＭファイル７から切り離す。 続い
て、Ｉ／Ｏコントローラ６は、ＲＯＭ／ＲＡＭファイル
７に対してバンクアドレス信号ＢＫを第二のデータバス
Ｂ２ｂにのせて出力するとともに、データアウトプット
イネーブル信号（ＯＥ信号）Ｓ５を出力する。In this state, the I / O controller 6 receiving the I / O read signal S2 negates the gate enable signal S4 for the data buffer 5 and temporarily stops the CPU.
The first data bus B2a from the I / O controller 6
And the ROM / RAM file 7. Subsequently, the I / O controller 6 sends the bank address signal BK to the ROM / RAM file 7 on the second data bus.
B2b , and outputs a data output enable signal (OE signal) S5.

【００３０】その後、Ｉ／Ｏコントローラ６はデータバ
ッファ５に対してゲートイネーブル信号Ｓ４を再びアサ
ートして、データバッファ５を有効状態にし、ＲＯＭ／
ＲＡＭファイル７からのデータを第二のデータバスＢ２
ｂ上に出力できるようにするとともに、Ｉ／Ｏコントロ
ーラ６のＤＩＲ端子からデータ方向制御信号Ｓ７をデー
タバッファ５のＤＩＲ端子に出力して、データバス信号
ＤＳの流れをＩ／Ｏコントローラ６およびＲＯＭ／ＲＡ
Ｍファイル７からＣＰＵの方向へ切り替える。Thereafter, the I / O controller 6 asserts the gate enable signal S4 again to the data buffer 5 to make the data buffer 5 valid, and the ROM /
The data from the RAM file 7 is transferred to the second data bus B2.
b , and outputs a data direction control signal S7 from the DIR terminal of the I / O controller 6 to the DIR terminal of the data buffer 5 to change the flow of the data bus signal DS to the I / O controller 6 and the ROM. / RA
Switching from M file 7 to CPU direction.

【００３１】これによりＲＯＭ／ＲＡＭファイル７は、
Ｉ／Ｏコントローラ６からのバンクアドレス信号ＢＫお
よびＯＥ信号Ｓ５に従って、ＲＯＭ／ＲＡＭファイル７
内のデータをデータバス信号接続端子７Ｄから第二のデ
ータバスＢ２ｂ上に出力する。ＣＰＵからのＩ／Ｏリー
ド信号Ｓ２がディセーブル状態となると、ＲＯＭ／ＲＡ
Ｍファイル７へのリードサイクルは終了し、Ｉ／Ｏコン
トローラ６はデータバッファ５に対するデータ方向制御
信号Ｓ７をネゲートして、データＤＳの流れを再びＣＰ
ＵからＩ／Ｏコントローラ６およびＲＯＭ／ＲＡＭファ
イル７への方向にする。Thus, the ROM / RAM file 7 is
ROM / RAM file 7 according to bank address signal BK and OE signal S5 from I / O controller 6.
Data from the data bus signal connection terminal 7D .
Data on the data bus B2b . When the I / O read signal S2 from the CPU is disabled, the ROM / RA
The read cycle for the M file 7 is completed, the I / O controller 6 negates the data direction control signal S7 for the data buffer 5, and the flow of the data DS is again changed to CP.
From U to I / O controller 6 and ROM / RAM file 7.

【００３２】一方、ＣＰＵからのＩ／Ｏコマンドとして
Ｉ／Ｏライト信号Ｓ３がＩ／Ｏコントローラ６に対して
出力された場合、Ｉ／Ｏコントローラ６はデータバッフ
ァ５に対してゲートイネーブル信号Ｓ４をネゲートし
て、一旦ＣＰＵからの第一のデータバスＢ２ａをＩ／Ｏ
コントローラ６およびＲＯＭ／ＲＡＭファイル７から切
り離す。On the other hand, when an I / O write signal S3 is output to the I / O controller 6 as an I / O command from the CPU, the I / O controller 6 sends a gate enable signal S4 to the data buffer 5. Negated, and the first data bus B2a from the CPU
Separate from the controller 6 and the ROM / RAM file 7.

【００３３】つぎに、Ｉ／Ｏコントローラ６からＲＯＭ
／ＲＡＭファイル７に対して、バンクアドレス信号ＢＫ
を第二のデータバスＢ２ｂに載せて出力するとともに、
データライトイネーブル信号（ＷＥ信号）Ｓ６を出力す
る。その後、Ｉ／Ｏコントローラ６はゲートバッファ５
に対してゲートイネーブル信号Ｓ４を再びアサートし
て、データバッファ５を有効状態にし、ＲＯＭ／ＲＡＭ
ファイル７が第二のデータバスＢ２ｂからデータ信号Ｄ
Ｓを取り込めるようするとともに、Ｉ／Ｏコントローラ
６のＤＩＲ端子からデータ方向制御信号Ｓ７をデータバ
ッファ５のＤＩＲ端子に出力して、ＣＰＵからＩ／Ｏコ
ントローラ６およびＲＯＭ／ＲＡＭファイル７の方向に
データが流れるように切り替える。Next, from the I / O controller 6 to the ROM
/ RAM file 7, the bank address signal BK
Is output on the second data bus B2b ,
The data write enable signal (WE signal) S6 is output. Thereafter, the I / O controller 6 sets the gate buffer 5
, The gate enable signal S4 is reasserted, the data buffer 5 is enabled, and the ROM / RAM
File 7 receives data signal D from second data bus B2b.
S, and a data direction control signal S7 is output from the DIR terminal of the I / O controller 6 to the DIR terminal of the data buffer 5, and data is sent from the CPU to the I / O controller 6 and the ROM / RAM file 7. Switch to flow.

【００３４】これによりＲＯＭ／ＲＡＭファイル７は、
Ｉ／Ｏコントローラ６からのバンクアドレス信号ＢＫお
よびＷＥ信号Ｓ６に従って、ＣＰＵからのデータバス信
号ＤＳをデータバス信号接続端子７Ｄから取り込み、指
定されたＲＡＭファイルのバンクに書き込む。Thus, the ROM / RAM file 7 is
According to the bank address signal BK and the WE signal S6 from the I / O controller 6, the data bus signal DS from the CPU is fetched from the data bus signal connection terminal 7D and written to the designated bank of the RAM file.

【００３５】ＣＰＵからのＩ／Ｏライト信号Ｓ３がディ
セーブル状態になると、ＲＯＭ／ＲＡＭファイル７への
ライトサイクルが終了するが、Ｉ／Ｏコントローラ６は
データバッファ５に対するゲート制御信号であるゲート
イネーブル信号Ｓ４およびデータ方向制御信号Ｓ７を現
状の通常状態に保持する。When the I / O write signal S3 from the CPU is disabled, the write cycle to the ROM / RAM file 7 ends, but the I / O controller 6 controls the gate of the data buffer 5 as a gate enable signal. The signal S4 and the data direction control signal S7 are held in the current normal state.

【００３６】上述したアドレスバスを共有にする方式と
データバスを共有にする方式のどちらを選択するかは、
単方向バッファ（アドレスバス入出力方式時）、または
双方向バッファ（データバスマルチプレクス方式時）の
どちらが既存のものを流用できるか、またはバスのドラ
イブ能力の差、あるいはタイミング検証に基づき、でき
るだけ装置全体にインパクトを与えない選定を行なう必
要がある。Whether to select the above-described method of sharing the address bus or the method of sharing the data bus depends on whether
Either a unidirectional buffer (for address bus input / output method) or a bidirectional buffer (for data bus multiplex method) can use the existing one, or based on the difference in bus drive capability or timing verification, as much as possible It is necessary to make a selection that does not impact the whole.

【００３７】なお、本発明は上述した実施例に限定され
るものではなく、発明の要旨の範囲内で種々の変更実施
が可能である。The present invention is not limited to the above-described embodiment, and various modifications can be made within the scope of the present invention.

【００３８】[0038]

【発明の効果】以上説明したように本発明によれば、Ｃ
ＰＵから延びるアドレスバスを、Ｉ／Ｏコントローラか
らのバンクアドレス信号をメモリに出力するためのバス
として共有にすることができ、Ｉ／Ｏコントローラのピ
ン数を大幅に削減することができる。また本発明によれ
ば、マルチプレクス・バス方式を採用することで、ＣＰ
Ｕから延びるデータバスを、Ｉ／Ｏコントローラからの
バンクアドレス信号をメモリに出力するためのバスとし
て共有にすることができ、Ｉ／Ｏコントローラのピン数
を大幅に削減できる。これにより、たとえば４メガバイ
トのＲＯＭ（データ出力８ビット時）をサポートする場
合、１９本のピン削減が可能となる。特にＩ／Ｏコント
ローラのような多数のペリフェラルを一括して収容する
場合、従来はピン数がネックになっていたが、本発明に
よりこの問題を解消でき、ＬＳＩの構成の簡単化と低価
化を図れる。As described above, according to the present invention, C
The address bus extending from the PU can be shared as a bus for outputting a bank address signal from the I / O controller to the memory, and the number of pins of the I / O controller can be greatly reduced. Also, according to the present invention, by adopting the multiplex bus system, the CP
The data bus extending from U can be shared as a bus for outputting the bank address signal from the I / O controller to the memory, and the number of pins of the I / O controller can be greatly reduced. Thus, for example, when a 4-megabyte ROM (when data output is 8 bits) is supported, 19 pins can be reduced. In particular, when accommodating a large number of peripherals such as an I / O controller in a lump, the number of pins has conventionally been a bottleneck. However, the present invention can solve this problem, simplify the configuration of the LSI, and reduce the cost. Can be achieved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明のメモリアクセス回路の一実施例を示す
ブロック図である。FIG. 1 is a block diagram showing one embodiment of a memory access circuit of the present invention.

【図２】他の実施例のメモリアクセス回路を示すブロッ
ク図である。FIG. 2 is a block diagram illustrating a memory access circuit according to another embodiment.

【図３】さらに他の実施例のメモリアクセス回路を示す
ブロック図である。FIG. 3 is a block diagram showing a memory access circuit according to still another embodiment.

【図４】メモリへの一般的なアクセス方法を示すブロッ
ク図である。FIG. 4 is a block diagram showing a general method for accessing a memory.

【図５】間接アドレス方式によるＩ／Ｏマップを示す図
である。FIG. 5 is a diagram showing an I / O map according to an indirect addressing method.

【図６】従来のメモリアクセス回路を示すブロック図で
ある。FIG. 6 is a block diagram showing a conventional memory access circuit.

【符号の説明】[Explanation of symbols]

１ アドレスバッファ ２ Ｉ／Ｏコントローラ ３ ＲＯＭ／ＲＡＭファイル ５ データバッファ Ｂ１ アドレスバス Ｂ２ データバス ＡＢ アドレスバス信号 ＤＳ データ信号 ＢＫ バンクアドレス信号 Ｓ１ チップセレクト信号 Ｓ２ Ｉ／Ｏリード信号 Ｓ３ Ｉ／Ｏライト信号 Ｓ４ ゲートイネーブル信号 Ｓ５ データアウトプットイネーブル信号 Ｓ６ データライトイネーブル信号 Ｓ７ データ方向制御信号 Reference Signs List 1 address buffer 2 I / O controller 3 ROM / RAM file 5 data buffer B1 address bus B2 data bus AB address bus signal DS data signal BK bank address signal S1 chip select signal S2 I / O read signal S3 I / O write signal S4 Gate enable signal S5 Data output enable signal S6 Data write enable signal S7 Data direction control signal

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−226445（ＪＰ，Ａ) 特開 昭56−82959（ＪＰ，Ａ) 特開 昭63−241685（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 - 12/06 G06F 13/14 - 13/18 G06K 19/07 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-2-226445 (JP, A) JP-A-56-82959 (JP, A) JP-A-63-241685 (JP, A) (58) Investigation Field (Int.Cl. ⁷ , DB name) G06F 12/00-12/06 G06F 13/14-13/18 G06K 19/07

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ＣＰＵからの指令信号に基づいて入出力
コントローラがメモリに対して情報の読み出し又は書き
込みを行う大規模集積回路のメモリアクセス回路におい
て、 ＣＰＵから延びる第一のアドレスバス（Ｂ１ａ）をアド
レスバッファ（１）のバス入力端子（１Ａ）に接続し、 このアドレスバッファ（１）のバス出力端子（１Ｂ）
を、第二のアドレスバス（Ｂ１ｂ）によって入出力コン
トローラ（２）のアドレスバス接続端子（２Ａ）とに接
続するとともに、このアドレスバス接続端子（２Ａ）
を、第二のアドレスバス（Ｂ１ｂ）によってメモリ
（３）のアドレスバス接続端子（３Ａ）に接続し、 アドレスバッファ（１）にゲート制御信号（Ｓ４）を供
給することでＣＰＵから延びる第一のアドレスバス（Ｂ
１）を入出力コントローラ（２）及び上記メモリ（３）
から切り離し可能にし、 ＣＰＵから延びるアドレスバス（Ｂ１ａ）を入出力コン
トローラ（２）及びメモリ（３）から切り離したとき
に、入出力コントローラ（２）からのバンクアドレス信
号（ＢＫ）を入出力コントローラ（２）とメモリ（３）
とを接続する第二のアドレスバス（Ｂ１ｂ）に出力し、 このバンクアドレス信号（ＢＫ）を上記メモリ（３）に
供給することを特徴とする大規模集積回路のメモリアク
セス回路。1. A memory access circuit of a large-scale integrated circuit in which an input / output controller reads or writes information from or to a memory based on a command signal from a CPU, comprising: a first address bus (B1a) extending from the CPU; Connected to the bus input terminal (1A) of the address buffer (1), the bus output terminal (1B) of the address buffer (1)
To the address bus connection terminal (2A) of the input / output controller (2) via the second address bus (B1b), and the address bus connection terminal (2A)
Is connected to the address bus connection terminal (3A) of the memory (3) by the second address bus (B1b), and the first buffer extending from the CPU by supplying the gate control signal (S4) to the address buffer (1). Address bus (B
1) the input / output controller (2) and the memory (3)
When the address bus (B1a) extending from the CPU is disconnected from the input / output controller (2) and the memory (3), the bank address signal (BK) from the input / output controller (2) is transmitted to the input / output controller ( 2) and memory (3)
A memory access circuit for a large-scale integrated circuit, comprising: outputting a bank address signal (BK) to the memory (3); 【請求項２】 ＣＰＵからの指令信号に基づいて入出力
コントローラがメモリに対して情報の読み出し又は書き
込みを行う大規模集積回路のメモリアクセス回路におい
て、 ＣＰＵから延びる第一のデータバス（Ｂ２ａ）をデータ
バッファ（５）のバス入出力端子（５Ａ）に接続し、 このデータバッファ（５）のバス入出力端子（５Ｂ）
を、第二のデータバス（Ｂ２ｂ）によって入出力コント
ローラ（６）のデータバス接続端子（６Ｄ）に接続する
とともに、このデータバス接続端子（６Ｄ）を、第二の
データバス（Ｂ２ｂ）によってメモリ（７）のデータバ
ス接続端子（７Ｄ）に接続し、 上記データバッファ（５）にゲート制御信号（Ｓ４）を
供給することでＣＰＵから延びる第一のデータバス（Ｂ
２ａ）を入出力コントローラ（６）及びメモリ（７）か
ら切り離し可能にするとともに、 第一のデータバス（Ｂ２ａ）を入出力コントローラ
（６）及びメモリ（７）から切り離したときに、入出力
コントローラ（６）からのバンクアドレス信号（ＢＫ）
を入出力コントローラ（６）及び上記メモリ（７）とを
結ぶ第二のデータバス（Ｂ２）に出力し、このバンクア
ドレス信号を、マルチプレックス・バス方式でメモリ
（７）に供給すること、 を特徴とする大規模集積回路のメモリアクセス回路。2. A memory access circuit of a large-scale integrated circuit in which an input / output controller reads / writes information from / to a memory based on a command signal from a CPU, comprising: a first data bus (B2a) extending from the CPU; Connected to the bus input / output terminal (5A) of the data buffer (5), the bus input / output terminal (5B) of the data buffer (5)
Is connected to the data bus connection terminal (6D) of the input / output controller (6) by the second data bus (B2b), and the data bus connection terminal (6D) is connected to the memory by the second data bus (B2b). The first data bus (B) extending from the CPU by connecting to the data bus connection terminal (7D) of (7) and supplying the gate control signal (S4) to the data buffer (5).
2a) can be disconnected from the input / output controller (6) and the memory (7), and when the first data bus (B2a) is disconnected from the input / output controller (6) and the memory (7), Bank address signal (BK) from (6)
To a second data bus (B2) connecting the input / output controller (6) and the memory (7), and supplying the bank address signal to the memory (7) by a multiplex bus method. Characteristic memory access circuit for large-scale integrated circuits.