JPH04170063A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04170063A JPH04170063A JP29746090A JP29746090A JPH04170063A JP H04170063 A JPH04170063 A JP H04170063A JP 29746090 A JP29746090 A JP 29746090A JP 29746090 A JP29746090 A JP 29746090A JP H04170063 A JPH04170063 A JP H04170063A
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- JP
- Japan
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- terminal
- voltage
- power supply
- mos transistor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000015556 catabolic process Effects 0.000 claims abstract description 13
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に活線挿抜可能な外
部端子の静電保護回路に関するものである。
部端子の静電保護回路に関するものである。
従来、半導体集積回路の外部端子の静電保護回路は通常
は第５図に示すように、例えば拡散ダイオード７．８と
抵抗素子５により入力バッファ６を入力例とする内部回
路９に対して静電保護回路を構成している。
は第５図に示すように、例えば拡散ダイオード７．８と
抵抗素子５により入力バッファ６を入力例とする内部回
路９に対して静電保護回路を構成している。
しかし活線挿抜可能とするためには電源をオフした時に
、外部から供給される正電源なら゛′Ｈパレベル、負電
源なら“Ｌ”レベルの信号に対し電流経路を有してはい
けないので、第３図および第４図に示すように電源電位
側への（すなわち電源端子４に接続される）拡散ダイオ
ードを設けない静電保護回路を構成していた。
、外部から供給される正電源なら゛′Ｈパレベル、負電
源なら“Ｌ”レベルの信号に対し電流経路を有してはい
けないので、第３図および第４図に示すように電源電位
側への（すなわち電源端子４に接続される）拡散ダイオ
ードを設けない静電保護回路を構成していた。
上述した従来の活線挿抜可能な外部端子の静電保護回路
を有する半導体集積回路は、通常の静電保護回路と異な
り電源電位側への電流経路がないため、外部から外部端
子へ絶対値が電源電圧を越える過大なサージ電圧が印加
された場合に主に接地電位側へ接続された拡散ダイオー
ドがブレークダウンして電気エネルギーは基板へ放出さ
れる。
を有する半導体集積回路は、通常の静電保護回路と異な
り電源電位側への電流経路がないため、外部から外部端
子へ絶対値が電源電圧を越える過大なサージ電圧が印加
された場合に主に接地電位側へ接続された拡散ダイオー
ドがブレークダウンして電気エネルギーは基板へ放出さ
れる。
この時、一般にブレークダウン電圧は１５Ｖ以上と高く
、このため人力バッファにおける素子にも電気エネルギ
ーが加わり易く、入力バッファの素子を破壊してしまう
ということが生じてしまい、耐破壊電圧を大きくするこ
とが困難であるという欠点があった。
、このため人力バッファにおける素子にも電気エネルギ
ーが加わり易く、入力バッファの素子を破壊してしまう
ということが生じてしまい、耐破壊電圧を大きくするこ
とが困難であるという欠点があった。
本発明の半導体集積回路装置は、直列抵抗を介して内部
回路の入力端に接続されるとともに、他端が接地されて
いるダイオード特性素子の一端に接続されている外部端
子を有する静電保護回路を含む半導体累積回路において
、ソース端子が電源電位点に接続されドレイン端子が前
記外部端子に接続されゲート端子が前記入力端に接続さ
れ、かつ前記内部回路の電源電圧よりも絶対値が大きく
て内部回路のダイオードのブレークダウン電圧より小さ
く設計されたしきい値電圧を有するＭＯＳトランジスタ
を含んで構成されている。
回路の入力端に接続されるとともに、他端が接地されて
いるダイオード特性素子の一端に接続されている外部端
子を有する静電保護回路を含む半導体累積回路において
、ソース端子が電源電位点に接続されドレイン端子が前
記外部端子に接続されゲート端子が前記入力端に接続さ
れ、かつ前記内部回路の電源電圧よりも絶対値が大きく
て内部回路のダイオードのブレークダウン電圧より小さ
く設計されたしきい値電圧を有するＭＯＳトランジスタ
を含んで構成されている。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
１はポンディングパッドへ接続される入力バッファ用の
外部端子であり、４は電源電圧５■が供給される電源端
子であり、５は抵抗素子であり、６は入力バッファであ
り、２はゲートポリシリコン直下の絶縁膜の膜厚やチャ
ネルドーピングの制御によって電源電圧５Ｖより大きく
ドレインと基板で構成されるダイオードのブレークダウ
ン電圧１５Ｖより小さいしきい値電圧Ｖ↑ＩＯＶに調整
されたＮチャネルトランジスタであり、トレイン端子は
直接、ゲート端子は抵抗５を介して外部端子に接続され
、ソース端子は電源端子に接続されている。また、３は
Ｎチャネルトランジスタ２のドレインと基板で構成され
るブレークダウン電圧１５Ｖのダイオードである。
外部端子であり、４は電源電圧５■が供給される電源端
子であり、５は抵抗素子であり、６は入力バッファであ
り、２はゲートポリシリコン直下の絶縁膜の膜厚やチャ
ネルドーピングの制御によって電源電圧５Ｖより大きく
ドレインと基板で構成されるダイオードのブレークダウ
ン電圧１５Ｖより小さいしきい値電圧Ｖ↑ＩＯＶに調整
されたＮチャネルトランジスタであり、トレイン端子は
直接、ゲート端子は抵抗５を介して外部端子に接続され
、ソース端子は電源端子に接続されている。また、３は
Ｎチャネルトランジスタ２のドレインと基板で構成され
るブレークダウン電圧１５Ｖのダイオードである。
通常のトランジスタの酸化膜厚は０．０１５μｍである
が、ここでは０．１７μｍにすると約１０Ｖのしきい値
電圧■Ｔを有するトランジスタが得られる。
が、ここでは０．１７μｍにすると約１０Ｖのしきい値
電圧■Ｔを有するトランジスタが得られる。
次に回路の動作を説明すると電源端子４に５Ｖが供給さ
れる使用状態では、外部端子へ論理振幅０■から５■の
信号が入力されてもＮチャネルトランジスタ２はゲート
と基板間に１０■を越えることはなく常にオフ状態であ
り、電源端子４が接地電位０■に短絡されたチップのオ
フ状態でも同様にＮチャネルトランジスタ２はオンする
ことなく、外部端子１は活線挿抜可能である。
れる使用状態では、外部端子へ論理振幅０■から５■の
信号が入力されてもＮチャネルトランジスタ２はゲート
と基板間に１０■を越えることはなく常にオフ状態であ
り、電源端子４が接地電位０■に短絡されたチップのオ
フ状態でも同様にＮチャネルトランジスタ２はオンする
ことなく、外部端子１は活線挿抜可能である。
さらに、外部端子１へ電源電圧５■を越える過大なサー
ジ電圧が印加された場合、サージ電圧が１０Ｖを越える
とＮチャネルトランジスタ２はオンし、電気エネルギー
は電源端子側へ放出され始める。
ジ電圧が印加された場合、サージ電圧が１０Ｖを越える
とＮチャネルトランジスタ２はオンし、電気エネルギー
は電源端子側へ放出され始める。
これは、ダイオード３のブレークダウンにより電気エネ
ルギーを基板へ放出するより早く入力バッファ６の素子
に加わる電気エネルギーを低減することができる。
ルギーを基板へ放出するより早く入力バッファ６の素子
に加わる電気エネルギーを低減することができる。
また、外部端子１へ負の過大なサージ電圧が印加された
場合は、従来と同様にダイオード３が順方向となり基板
へ容易に電気エネルギーを放出してくれる。
場合は、従来と同様にダイオード３が順方向となり基板
へ容易に電気エネルギーを放出してくれる。
第２図は負電源による活線挿抜可能な外部端子における
本発明の第２の実施例の回路図である。
本発明の第２の実施例の回路図である。
１１は電源電圧−５ｖが供給される電源端子であり、９
は電源電圧の絶対値５■より大きいｖ丁の絶対値１０Ｖ
に調整されたＰチャネルトランジスタであり、１０はＰ
チャネルトランジスタ９のドレインと基板で構成される
ブレークダウン電圧１５Ｖのダイオードである。この回
路動作特性は第１の実施例で述べたものと同様である。
は電源電圧の絶対値５■より大きいｖ丁の絶対値１０Ｖ
に調整されたＰチャネルトランジスタであり、１０はＰ
チャネルトランジスタ９のドレインと基板で構成される
ブレークダウン電圧１５Ｖのダイオードである。この回
路動作特性は第１の実施例で述べたものと同様である。
以上説明したように本発明の半導体累積回路は、活線挿
抜可能な外部端子において絶対値が電源電圧を越える過
大なサージ電圧が印加されたときに、ソース端子が電源
端子に接続されていて電漏電圧より絶対値が大きいしき
い値を有するＭ○Ｓトランジスタのゲート端子にしきい
値電圧と同じ電圧が加わるとともにＭＯＳ）ランジスタ
がオン状態となり、ドレイン端子より電源端子へ電気エ
ネルギーが放出される。
抜可能な外部端子において絶対値が電源電圧を越える過
大なサージ電圧が印加されたときに、ソース端子が電源
端子に接続されていて電漏電圧より絶対値が大きいしき
い値を有するＭ○Ｓトランジスタのゲート端子にしきい
値電圧と同じ電圧が加わるとともにＭＯＳ）ランジスタ
がオン状態となり、ドレイン端子より電源端子へ電気エ
ネルギーが放出される。
このことにより入力バッファの素子へ加わる電気エネル
ギーが低減され破壊電圧を大きくすることができるとい
う効果がある。
ギーが低減され破壊電圧を大きくすることができるとい
う効果がある。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図、第４図はそれぞれ
従来の活線挿抜可能な半導体集積回路の例の回路図、第
５図は従来の半導体集積回路の他の例の回路図である。 １・・・パッド接続外部端子、２．９・・・ＭＯＳ）ラ
ンジスタ（高Ｖｔ）、３．１０・・・ダイオード接続Ｍ
ＯＳトランジスタ、４．１１・・・電源端子、７゜８・
・・拡散ダイオード、９・・・内部回路。
明の第２の実施例の回路図、第３図、第４図はそれぞれ
従来の活線挿抜可能な半導体集積回路の例の回路図、第
５図は従来の半導体集積回路の他の例の回路図である。 １・・・パッド接続外部端子、２．９・・・ＭＯＳ）ラ
ンジスタ（高Ｖｔ）、３．１０・・・ダイオード接続Ｍ
ＯＳトランジスタ、４．１１・・・電源端子、７゜８・
・・拡散ダイオード、９・・・内部回路。
Claims (1)
- 直列抵抗を介して内部回路の入力端に接続されるとと
もに、他端が接地されているダイオード特性素子の一端
に接続されている外部端子を有する静電保護回路を含む
半導体集積回路において、ソース端子が電源電位点に接
続されドレイン端子が前記外部端子に接続されゲート端
子が前記入力端に接続され、かつ前記内部回路の電源電
圧よりも絶対値が大きくて内部回路のダイオードのブレ
ークダウン電圧より小さく設計されたしきい値電圧を有
するＭＯＳトランジスタを含むことを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29746090A JPH04170063A (ja) | 1990-11-02 | 1990-11-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29746090A JPH04170063A (ja) | 1990-11-02 | 1990-11-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04170063A true JPH04170063A (ja) | 1992-06-17 |
Family
ID=17846786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29746090A Pending JPH04170063A (ja) | 1990-11-02 | 1990-11-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04170063A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6108186A (en) * | 1997-06-06 | 2000-08-22 | Yokoi; Akihiro | Game machine having communication terminals |
| US6653693B1 (en) * | 1997-11-11 | 2003-11-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
-
1990
- 1990-11-02 JP JP29746090A patent/JPH04170063A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6108186A (en) * | 1997-06-06 | 2000-08-22 | Yokoi; Akihiro | Game machine having communication terminals |
| US6653693B1 (en) * | 1997-11-11 | 2003-11-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
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