JPH04158531A - Mos transistor and fabrication thereof - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ＋−ランジスタ及びその製造方法に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a MOS+- transistor and a method for manufacturing the same.
従来のＭＯＳ）−ランジスタの構造は第３図のようにな
っていた。すなわち例えばシリコンなどのＰ型半導体基
板１に、ゲート酸化膜７．ゲートポリシリコン膜を形成
し、公知のリングラフィ技術を用いてゲート電ｉ１１を
形成し、その後、第２導電型（Ｎ型）の不純物をイオン
注入により、Ｐ型半導体基板に選択的に打ち込み熱拡散
をおこない、ソース領域Ｓおよびドレイン領域りを形成
していた。続いて、パッシベーション膜９を積層した後
、コンタクトホールを開孔して、ソース電極配線１０−
１． ドレイン電極配線１０−２を直接、ソース領域Ｓ
、ドレイン領域りに接続していた。The structure of a conventional MOS transistor is shown in FIG. That is, for example, a gate oxide film 7. is formed on a P-type semiconductor substrate 1 made of silicon or the like. A gate polysilicon film is formed, a gate electrode i11 is formed using a known phosphorography technique, and then impurities of the second conductivity type (N type) are selectively implanted into the P type semiconductor substrate by ion implantation and heated. Diffusion was performed to form a source region S and a drain region. Subsequently, after stacking the passivation film 9, a contact hole is opened to connect the source electrode wiring 10-
1. The drain electrode wiring 10-2 is directly connected to the source region S.
, connected to the drain region.
〔発明が解決しようとする課題〕
一般にドレイン電流ＩＤは、三極管領域及び飽和領域で
それぞれ
及びＩ、＝−μＣｏｘ（Ｖｏ ＶＴ ） ２の式で表
わせ、ゲート長りを小さくすることがドレイン電流の増
加、すなわち回路の高速動作につながる。[Problems to be Solved by the Invention] In general, the drain current ID is expressed in the triode region and the saturation region by the formula I, = - μCox (Vo VT ) 2, and reducing the gate length increases the drain current. , which leads to high-speed operation of the circuit.
しかし、ゲート長しは、半導体製造装置の加工精度で制
限される。例えば、レンズの開ロ数ＮＡ＝０．４０．波
長λ＝３６５ｎｍのｉ線露光装置を用いても、０．５μ
ｍの線幅に間隔を加工するのがやっとであり、それがゲ
ート長しの限界であった。それより小さいゲート長を得
る為には、高価でかつ処理能力の低い電子線描画装置や
、Ｘ線露光装置を使わなければならない。However, the gate length is limited by the processing accuracy of semiconductor manufacturing equipment. For example, the numerical aperture of the lens is NA=0.40. Even if an i-line exposure device with wavelength λ = 365 nm is used, 0.5μ
It was only possible to process the spacing to a line width of m, which was the limit of the gate length. In order to obtain a gate length smaller than that, it is necessary to use an electron beam lithography system or an X-ray exposure system that is expensive and has low throughput.
また、従来のＭＯＳトランジスタの構造では、配線を直
接コンタクトホールを通し、ソース、ドレイン領域のシ
リコン基板に接続していた為、接触面積が小さく、抵抗
の増大を生じる。この現象はコンタクトホールの径が小
さくなっていく将来のＭＯＳトランジスタでは、顕著と
なる３まな、ソース、ドレイン上にコンタクトホールを
設けることは微細化に不利という問題点もある。また、
ゲートポリシリコン膜をエツチングする際にポリシリコ
ン膜下層のシリコンにダメージを与えないように、ポリ
シリコンとゲート酸化膜とのエツチングレートの比をで
きるだけ大きくなるような条件にしなければならない、
しかしゲート酸化膜の薄膜化に従い、基板にダメージを
与えない条件設定がむずかしくなってきている。Furthermore, in the conventional MOS transistor structure, wiring is directly connected to the silicon substrate in the source and drain regions through contact holes, resulting in a small contact area and an increase in resistance. This phenomenon will become more noticeable in future MOS transistors where the diameter of contact holes will become smaller.There is also the problem that providing contact holes over the source and drain is disadvantageous to miniaturization. Also,
In order to avoid damaging the silicon underlying the polysilicon film when etching the gate polysilicon film, conditions must be set so that the etching rate ratio between the polysilicon and the gate oxide film is as large as possible.
However, as gate oxide films become thinner, it is becoming more difficult to set conditions that will not damage the substrate.
また、ソースおよびドレイン領域の形成をフィールド酸
化膜およびゲートポリシリコンをマスクとしてイオン打
ち込みで形成する為、ゲートポリシリコンを厚膜化しな
くてはならず、後工程への段差が大きくなったり、膜厚
が大きい分、エツチング時間、ばらつきの制御が難しい
。In addition, since the source and drain regions are formed by ion implantation using a field oxide film and gate polysilicon as a mask, the gate polysilicon must be made thicker, which may increase the level difference in the subsequent process, or increase the thickness of the gate polysilicon. Due to the large thickness, it is difficult to control etching time and variations.
本発明ＭＯ３トランジスタは、第１導電型半導体基板上
に所定間隔をおいてそれぞれ形成された第１ポリシリコ
ン膜及び第２ポリシリコン膜と、前記第１ポリシリコン
膜及び第２ポリシリコン膜からそれぞれ第２導電型の不
純物を拡散して形成したソース領域及びドレイン領域と
、前記第１ポリシリコン膜及び第２ポリシリコン膜のそ
れぞれの側面に形成したサイドウオールと、前記ソース
領域及びドレイン領域間の第１導電型半導体基板上に形
成されたゲート酸化膜と、前記ゲート酸化膜上に形成さ
れたゲート電極とを有するというものである。The MO3 transistor of the present invention includes a first polysilicon film and a second polysilicon film respectively formed at a predetermined interval on a first conductivity type semiconductor substrate, and a first polysilicon film and a second polysilicon film respectively formed on the first conductivity type semiconductor substrate. A source region and a drain region formed by diffusing impurities of a second conductivity type, a sidewall formed on each side surface of the first polysilicon film and the second polysilicon film, and a space between the source region and the drain region. The semiconductor device has a gate oxide film formed on a first conductivity type semiconductor substrate, and a gate electrode formed on the gate oxide film.
又、本発明ＭＯ３トランジスタの製造方法は、第１導電
型半導体基板上に第２導電型不純物をドーピングした第
１層ポリシリコン膜を形成する第１の工程と、第１絶縁
膜を堆積したのち第１層ポリシリコン膜及び第１絶縁膜
の２層膜をエツチングによりパターニングして所定間隔
をおいて配置された第１ポリシリコン膜及び第２ポリシ
リコン膜を形成する第２の工程と、熱拡散によって前記
第２導電型不純物を第１導電型基板に押し込みソース領
域及びドレイン領域を形成する第３の工程と、前記第１
ポリシリコン膜及び第２ポリシリコン膜を被うように、
前記第１導電型半導体基板上に第２絶縁膜を形成する第
４の工程と、前記第２絶縁膜をエッチバックして前記第
１ポリシリコン膜及び第２ポリシリコン膜の側面にサイ
ドウオールを形成する第５の工程と、サイドウオールで
区画された第１導電型半導体基板上にゲート酸化膜を形
成する第６の工程と、第２層ポリシリコン膜を堆積した
のちエツチングしてゲート電極を形成する第７の工程と
を含んでいる。The method for manufacturing an MO3 transistor of the present invention includes a first step of forming a first layer polysilicon film doped with a second conductivity type impurity on a first conductivity type semiconductor substrate, and after depositing a first insulating film. A second step of patterning the two-layer film of the first layer polysilicon film and the first insulating film by etching to form a first polysilicon film and a second polysilicon film arranged at a predetermined interval; a third step of injecting the second conductivity type impurity into the first conductivity type substrate by diffusion to form a source region and a drain region;
so as to cover the polysilicon film and the second polysilicon film,
a fourth step of forming a second insulating film on the first conductivity type semiconductor substrate; and etching back the second insulating film to form sidewalls on the side surfaces of the first polysilicon film and the second polysilicon film. a fifth step of forming a gate oxide film on the first conductivity type semiconductor substrate partitioned by sidewalls, and a sixth step of forming a gate oxide film on the first conductivity type semiconductor substrate partitioned by sidewalls, and etching the gate electrode after depositing the second layer polysilicon film. and a seventh step of forming.
次に本発明の実施例について図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明のＭｏＳトランジスタの一実施例を示す
半導体チップの断面図である。FIG. 1 is a sectional view of a semiconductor chip showing an embodiment of the MoS transistor of the present invention.
シリコンなどのＰ型半導体基板１の表面に選択的に形成
されたフィールド酸化膜２で区画された素子領域上に第
１ポリシリコン膜３−１．第２ポリシリコン膜３−２と
が一定間隔をおいて対置されている。第１ポリシリコン
膜３−１．第２ポリシリコン膜３−２にはＮ型不純物が
ドーピングされており、それぞれの直下部にソース領域
Ｓ、ドレイン領域りが設けられている。６−１．６−２
はサイドウオールで・あって、第１ポリシリコン膜３−
１．第２ポリシリコンＭ３−２の側面に設けられている
。７はゲート酸化膜、４は窒化シリコン膜、８ａはポリ
シリコンからなるゲート電極である。A first polysilicon film 3-1. A second polysilicon film 3-2 is placed opposite to the second polysilicon film 3-2 at a constant interval. First polysilicon film 3-1. The second polysilicon film 3-2 is doped with N-type impurities, and a source region S and a drain region are provided directly below each of them. 6-1.6-2
is a side wall, and the first polysilicon film 3-
1. It is provided on the side surface of the second polysilicon M3-2. 7 is a gate oxide film, 4 is a silicon nitride film, and 8a is a gate electrode made of polysilicon.
サイドウオール６−１．６−２は第１ポリシリコンＩｌ
［３−１，第２ポリシリコン膜３−２と自己整合してお
り、リングラフィ技術で制限される寸法より小さなゲー
ト長のＭＯＳトランジスタになっている。The sidewall 6-1.6-2 is made of first polysilicon Il.
[3-1, Self-aligned with the second polysilicon film 3-2, resulting in a MOS transistor with a gate length smaller than the size limited by phosphorography technology.
第２図（ａ）〜（ｉ）は本発明ＭＯ３トランジスタの製
造方法の一実施例を説明するための工程順断面図である
。FIGS. 2(a) to 2(i) are step-by-step cross-sectional views for explaining an embodiment of the method for manufacturing an MO3 transistor of the present invention.
まず、第２図（ａ）に示すようにシリコンからなるＰ型
半導体基板１の表面を選択酸化しｌフィールド酸化膜２
を形成して素子領域を区画したのち第１層ポリシリコン
膜３を１５００人成長させる。First, as shown in FIG. 2(a), the surface of a P-type semiconductor substrate 1 made of silicon is selectively oxidized to form an l-field oxide film 2.
After forming a polycrystalline polysilicon layer to define an element region, a first layer polysilicon film 3 of 1,500 layers is grown.
次に、第２図（ｂ）に示すようにＮ型不純物、例えばヒ
素等をイオン注入により第１層ポリシリコン膜３にドー
ピングする。Next, as shown in FIG. 2(b), the first layer polysilicon film 3 is doped with an N-type impurity, such as arsenic, by ion implantation.
次に、第２図（Ｃ）に示すように、ＣＶＤ法により第１
層ポリシリコン膜３上に、第１絶縁膜として窒化シリコ
ン膜４を２０００人積層する。Next, as shown in FIG. 2(C), the first
On the layered polysilicon film 3, 2000 silicon nitride films 4 are stacked as a first insulating film.
次に、第２図（ｄ）に示すように、ＭＯＳのソース、ド
レインを形成すべき個所に第１層ポリシリコン膜３及び
窒化シリコン膜４を残すようにリソグラフィーおよび異
方性エツチング技術を用いてパターニングし第１ポリシ
リコン膜３−１．第２ポリシリコン膜３−２を形成する
。第１ポリシリコン膜３−１．第２ポリシリコン膜３−
２の間隔は、リソグラフィー時に例えばＮＡ＝０．４０
１線露光装置を用いれば、０．５μｍまでは可能である
。Next, as shown in FIG. 2(d), lithography and anisotropic etching techniques are used to leave the first layer polysilicon film 3 and silicon nitride film 4 at the locations where the source and drain of the MOS are to be formed. and patterning the first polysilicon film 3-1. A second polysilicon film 3-2 is formed. First polysilicon film 3-1. Second polysilicon film 3-
The interval between 2 and 2 is, for example, NA=0.40 during lithography.
If a one-line exposure device is used, it is possible to achieve a thickness of up to 0.5 μm.
次に第２図（ｅ）に示すように、窒素雰囲気中で高温の
熱処理を行なうことにより、第１ポリシリコンｌｌｌ３
−１．第２ポリシリコン膜３−２よりＮ型不純物がシリ
コン基板内に拡散され、ソース領域Ｓおよびドレイン領
域りが形成される。この時、Ｎ型不純物は縦方向のみな
らず横方向にも拡散する。Next, as shown in FIG. 2(e), by performing high temperature heat treatment in a nitrogen atmosphere, the first polysilicon
-1. N-type impurities are diffused into the silicon substrate from the second polysilicon film 3-2, forming a source region S and a drain region. At this time, the N-type impurity diffuses not only in the vertical direction but also in the horizontal direction.
次に第２図（ｆ）に示すように、第２絶縁腹としてＣＶ
Ｄ法により酸化シリコン膜５を２０００人積層する。Next, as shown in FIG. 2(f), CV
2000 silicon oxide films 5 are laminated by method D.
次に第２図（ｇ）に示すように、酸化シリコンＭ５を異
方性エツチングによりエッチバックし、第１ポリシリコ
ン膜３−１．第２ポリシリコン膜３−２の側面にサイド
ウオール６−１．６−２を形成する。この時サイドウオ
ール幅は、前工程で作ったソース領域、ドレイン領域の
横方向のひろがりより、小さくなるように条件設定する
。Next, as shown in FIG. 2(g), the silicon oxide M5 is etched back by anisotropic etching, and the first polysilicon film 3-1. Sidewalls 6-1, 6-2 are formed on the side surfaces of the second polysilicon film 3-2. At this time, conditions are set so that the sidewall width is smaller than the lateral extent of the source and drain regions formed in the previous step.
この工程の後、必要とあらばフィールド酸化膜２、窒化
シリコン膜４．サイドウオール６等をイオン注入のマス
クとしてしきい値制御用のイオン打ち込み（チャンネル
ドーピング）や、パンチスルー防止用のイオン打ち込み
を行なってもよい。After this step, if necessary, field oxide film 2, silicon nitride film 4. Ion implantation for threshold control (channel doping) or punch-through prevention may be performed using the sidewall 6 or the like as a mask for ion implantation.
次に第２図（ｂ）に示すように、７５０°Ｃのスチーム
酸化によってゲート酸化膜７を４０人形成する。尚、ゲ
ート酸化膜７を形成する前に、７５０℃のスチーム酸化
で２００人程変形酸化シリコン膜を形成したのち、６対
３０に希釈したフッ化水素水溶液にてその２００人の酸
化シリコン膜を除去するという工程を追加することによ
って、エッチバック工程の際に、シリコン基板表面に出
来たダメージを除去することができる。続いて第２層ポ
リシリコンｌｌｌ８を２０００人積層する。次に第２図
（ｉ）に示すように、第２層ポリシリコン膜８にリンを
拡散させ、比抵抗を下げた後、エツチングしてゲートを
極８ａを形成する。Next, as shown in FIG. 2(b), 40 gate oxide films 7 are formed by steam oxidation at 750°C. In addition, before forming the gate oxide film 7, after forming about 200 deformed silicon oxide films by steam oxidation at 750° C., the 200 deformed silicon oxide films were formed using a hydrogen fluoride aqueous solution diluted 6:30. By adding the step of removing, it is possible to remove damage caused to the surface of the silicon substrate during the etch-back step. Subsequently, 2000 layers of second layer polysilicon lll8 are laminated. Next, as shown in FIG. 2(i), phosphorus is diffused into the second layer polysilicon film 8 to lower the resistivity, and then etched to form a gate pole 8a.
最後に、第１図に示すように、厚さ６０００人のパッシ
ベーション膜９を積層しコンタクトを開孔し、アルミニ
ウムによりソース電極配線１〇−１、ドレイン電極配線
１０−２を形成する。Finally, as shown in FIG. 1, a passivation film 9 with a thickness of 6,000 layers is laminated, contacts are opened, and a source electrode wiring 10-1 and a drain electrode wiring 10-2 are formed from aluminum.
尚、本実施例はＮ型ＭＯＳトランジスタの時の実施例で
あって各不純物を変えることでＰ型ＭＯＳトランジスタ
を得ることも当然可能である。Note that this embodiment is an example for an N-type MOS transistor, and it is naturally possible to obtain a P-type MOS transistor by changing each impurity.
上述した実施例では第１ポリシリコン膜と第２ポリシリ
コン膜の間隔を０．５μｍ、サイドウオール幅がソース
、ドレイン部おのおの０．１５μｍとなるとすれば、ゲ
ート長しが０．２μｍのＭＯＳトランジスタが０．５μ
ｍの製造技術で可能となる。尚、実施例で示したように
、第１ポリシリコン膜及び第２ポリシリコン膜とゲート
電極の間に窒化シリコン膜をはさむことにより、ゲート
の寄生容量の低減をはかつている。In the above embodiment, assuming that the distance between the first polysilicon film and the second polysilicon film is 0.5 μm, and the sidewall width is 0.15 μm for each of the source and drain parts, a MOS transistor with a gate length of 0.2 μm is obtained. is 0.5μ
This is possible with the manufacturing technology of m. Note that, as shown in the embodiment, by sandwiching a silicon nitride film between the first polysilicon film, the second polysilicon film, and the gate electrode, the parasitic capacitance of the gate is reduced.
以上説明したように、本発明ＭＯＳトラジスタは、半導
体基板に接続して不純物をドーピングした第１ポリシリ
コン膜と第２ポリシリコン腹を対置することにより、そ
れぞれのポリシリコン膜と自己整合したソース領域２ド
レイン領域を有し、又、前述のそれぞれのポリシリコン
膜にサイドウオールを設けることにより、リソグラフィ
ーにより可能な最小間隔より小さなゲート長のＭＯＳ）
−ランジスタを実現できる。従って、ＭＯＳトランジス
タの小型化が可能となる効果がある。As explained above, the MOS transistor of the present invention has a source region that is self-aligned with each polysilicon film by arranging a first polysilicon film connected to a semiconductor substrate and doped with impurities and a second polysilicon film opposite to each other. 2 drain regions, and by providing sidewalls on each of the aforementioned polysilicon films, a MOS with a gate length smaller than the minimum spacing possible by lithography)
- A transistor can be realized. Therefore, there is an effect that the size of the MOS transistor can be reduced.
また、本発明ＭＯＳトランジスタの製造方法によると、
ソース領域およびドレイン領域をドープトポリシリコン
法で形成するので、ソース領域およびドレイン領域とポ
リシリコン膜との接触抵抗を低く押えられるし、そのボ
シリシリコン膜を引きまわすことで従来ソース領域、ド
レイン領域上でしか取れなかったコンタクトが、フィー
ルド酸化膜などの素子分離領域上でも取れる等、回路レ
イアウトの自由度が大きく増すという効果を有する。ま
た、ソース、ドレイン領域を小さくでき、微細化できる
という効果を有する６
また、ソース領域、ドレイン領域を形成してから、ゲー
ト部を作っている為に、従来のようにゲートポリシリコ
ンをマスクにして、ソース、ドレイン領域形成用のイオ
ン打ち込みをする必要がない為、ゲートを極を薄くする
ことができ、段差を小さくしたり、薄いことによりエツ
チング等の加工が容易になる。Furthermore, according to the method for manufacturing a MOS transistor of the present invention,
Since the source and drain regions are formed using the doped polysilicon method, the contact resistance between the source and drain regions and the polysilicon film can be kept low. This has the effect of greatly increasing the degree of freedom in circuit layout, such as contacts that could previously only be made on device isolation regions such as field oxide films. It also has the effect of making the source and drain regions smaller and miniaturized.6 Also, since the gate section is made after forming the source and drain regions, the gate polysilicon is not used as a mask as in the conventional method. Since it is not necessary to perform ion implantation for forming the source and drain regions, the gate can be made thinner, and the step height can be reduced, and processing such as etching becomes easier due to the thinness.
さらに、第２層ポリシリコン膜っまりゲートポリシリコ
ンエツチングの際、第２層ポリシリコン膜の下層は第１
．第２ポリシリコン膜や、絶縁膜（実施例では窒化シリ
コン膜）がある為、直接半導体基板へのエツチングのダ
メージがなく、ゲート酸化膜が薄い高性能ＭＯＳトラン
ジスタの作成が容易に行なえるという効果も有する。Furthermore, during gate polysilicon etching of the second layer polysilicon film, the underlying layer of the second layer polysilicon film is
．． Since there is a second polysilicon film and an insulating film (silicon nitride film in the example), there is no direct etching damage to the semiconductor substrate, and a high-performance MOS transistor with a thin gate oxide film can be easily created. It also has
第１図は本発明ＭＯ８トランジスタの一実施例の断面図
、第２図（ａ）〜（ｉ）は本発明ＭＯＳトランジスタの
製造方法の一実施例を説明するための工程順断面図、第
３図は従来のＭＯＳ）−ランジスタの断面図である。
１・・・Ｐ型半導体基板、２・・・フィールド酸化膜、
３・・・第１層ポリシリコン膜、３−１・・・第１ポリ
シリコン膜、３−２・・・第２ポリシリコン膜、４川窒
化シリコン膜、５・・・酸化シリコン膜、６−１．６−
２・・・サイドウオーＩし、７・・・ゲート酸化膜、８
・・・第２層ポリシリコン膜、８ａ・・・ゲート電極、
９・・・パッシベーション、１０−１・・・ソース電極
配線、１０−２・・ドレイン電極配線、１１・・・ケー
ト電極。FIG. 1 is a cross-sectional view of an embodiment of the MO8 transistor of the present invention, FIGS. The figure is a sectional view of a conventional MOS transistor. 1... P-type semiconductor substrate, 2... Field oxide film,
3... First layer polysilicon film, 3-1... First polysilicon film, 3-2... Second polysilicon film, Yotsukawa silicon nitride film, 5... Silicon oxide film, 6 -1.6-
2... Side wall I, 7... Gate oxide film, 8
... second layer polysilicon film, 8a... gate electrode,
9... Passivation, 10-1... Source electrode wiring, 10-2... Drain electrode wiring, 11... Kate electrode.
Claims (1)
れ形成された第１ポリシリコン膜及び第２ポリシリコン
膜と、前記第１ポリシリコン膜及び第２ポリシリコン膜
からそれぞれ第２導電型の不純物を拡散して形成したソ
ース領域及びドレイン領域と、前記第１ポリシリコン膜
及び第２ポリシリコン膜のそれぞれの側面に形成したサ
イドウォールと、前記ソース領域及びドレイン領域間の
第１導電型半導体基板上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極とを有する
ことを特徴とするＭＯＳトランジスタ。 ２、第１ポリシリコン膜及び第２ポリシリコン膜上に、
前記ゲート酸化膜より厚い絶縁膜を介して前記ゲート電
極がオーバラップしている請求項１記載のＭＯＳトラン
ジスタ。 ３、第１導電型半導体基板上に第２導電型不純物をドー
ピングした第１層ポリシリコン膜を形成する第１の工程
と、第１絶縁膜を堆積したのち第１層ポリシリコン膜及
び第１絶縁膜の２層膜をエッチングによりパターニング
して所定間隔をおいて配置された第１ポリシリコン膜及
び第２ポリシリコン膜を形成する第２の工程と、熱拡散
によつて前記第２導電型不純物を第１導電型基板に押し
込みソース領域及びドレイン領域を形成する第３の工程
と、前記第１ポリシリコン膜及び第２ポリシリコン膜を
被うように、前記第１導電型半導体基板上に第２絶縁膜
を形成する第４の工程と、前記第２絶縁膜をエッチバッ
クして前記第１ポリシリコン膜及び第２ポリシリコン膜
の側面にサイドウォールを形成する第５の工程と、サイ
ドウォールで区画された第１導電型半導体基板上にゲー
ト酸化膜を形成する第６の工程と、第２層ポリシリコン
膜を堆積したのちエッチングしてゲート電極を形成する
第７の工程とを含むことを特徴とするＭＯＳトランジス
タの製造方法。[Claims] 1. A first polysilicon film and a second polysilicon film respectively formed at a predetermined interval on a first conductivity type semiconductor substrate, and the first polysilicon film and the second polysilicon film. a source region and a drain region formed by diffusing impurities of a second conductivity type, respectively, sidewalls formed on respective side surfaces of the first polysilicon film and the second polysilicon film, and the source region and the drain region. a gate oxide film formed on a first conductivity type semiconductor substrate between;
and a gate electrode formed on the gate oxide film. 2. On the first polysilicon film and the second polysilicon film,
2. The MOS transistor according to claim 1, wherein the gate electrodes overlap each other with an insulating film thicker than the gate oxide film interposed therebetween. 3. A first step of forming a first layer polysilicon film doped with a second conductivity type impurity on a first conductivity type semiconductor substrate, and after depositing a first insulating film, a first layer polysilicon film and a first layer polysilicon film doped with a second conductivity type impurity. a second step of patterning the two-layer insulating film by etching to form a first polysilicon film and a second polysilicon film arranged at a predetermined interval; a third step of injecting impurities into the first conductivity type substrate to form a source region and a drain region; a fourth step of forming a second insulating film; a fifth step of etching back the second insulating film to form sidewalls on the side surfaces of the first polysilicon film and the second polysilicon film; A sixth step of forming a gate oxide film on a first conductivity type semiconductor substrate partitioned by walls, and a seventh step of depositing a second layer polysilicon film and then etching it to form a gate electrode. A method for manufacturing a MOS transistor characterized by the following.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28393590A JPH04158531A (en) | 1990-10-22 | 1990-10-22 | Mos transistor and fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28393590A JPH04158531A (en) | 1990-10-22 | 1990-10-22 | Mos transistor and fabrication thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04158531A true JPH04158531A (en) | 1992-06-01 |
Family
ID=17672125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28393590A Pending JPH04158531A (en) | 1990-10-22 | 1990-10-22 | Mos transistor and fabrication thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04158531A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007063908A1 (en) * | 2005-11-29 | 2007-06-07 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing same |
-
1990
- 1990-10-22 JP JP28393590A patent/JPH04158531A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007063908A1 (en) * | 2005-11-29 | 2007-06-07 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing same |
| US7843014B2 (en) | 2005-11-29 | 2010-11-30 | Sharp Kabushiki Kaisha | Small size transistor semiconductor device capable of withstanding high voltage |
| JP5028272B2 (en) * | 2005-11-29 | 2012-09-19 | シャープ株式会社 | Semiconductor device and manufacturing method thereof |
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