JPH05343672A - Semiconductor device - Google Patents

Abstract

PURPOSE:To stabilize the operation of a memory cell part by a method wherein the diffused layers of source/drain regions are respectively formed of different kinds of impurities while the diffusion coefficient of the impurity in the source region is to be specified higher than that in the drain region. CONSTITUTION:The diffused layers 105, 107 in source/drain regions are formed of different kinds of impurities while diffusion coefficient of the impurity in the source region (e.g. phosphorus) is to be specified higher than that in the drain region (e.g. arsenic). Thus, the resistance of the diffused layer 107 can be lowered only in the source region of a miniaturized MOS type (MIS type) transistor. Besides, the channel length of this transistor is to be formed longer than prior art transistor wherein the source/drain regions are formed of the same kind of impurities. Through these procedures, the operation of a memory cell part can be stabilized without fluctuating the characteristics of this miniaturized transistor as well as decelerating the actuation rate of this transistor.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は半導体装置、とりわけＭ
ＯＳ型またはＭＩＳ型半導体装置に関する。BACKGROUND OF THE INVENTION The present invention relates to a semiconductor device, especially M
The present invention relates to an OS type or MIS type semiconductor device.

【０００２】[0002]

【従来の技術】近年半導体装置、とりわけ半導体記憶装
置はますます微細化、高集積化されてきている。そのた
め個々のＭＯＳ型（ＭＩＳ型）トランジスタの間隔やコ
ンタクトホールの寸法までもサブミクロン領域まで微細
化してきている。前記のように微細化されたスタティッ
クＲＡＭ（以下ＳＲＡＭ）のメモリーセルの例が次の文
献に掲載されている。（日経マイクロデバイス、１９９
１年６月号、Ｐ４７図７の（Ｃ））ここで図３はＳＲＡ
Ｍのメモリーセルの一部を示す平面図、図２は前記図３
のＡーＢ間の断面図を示す。2. Description of the Related Art In recent years, semiconductor devices, especially semiconductor memory devices, have become finer and more highly integrated. For this reason, the spacing between individual MOS (MIS) transistors and the dimensions of contact holes have been reduced to submicron regions. An example of a memory cell of the static RAM (hereinafter referred to as SRAM) miniaturized as described above is published in the following document. (Nikkei Micro Device, 199
June 1st issue, p47 (C) of Figure 7) Figure 3 shows SRA
FIG. 2 is a plan view showing a part of the M memory cell, and FIG.
A sectional view between A and B is shown.

【０００３】図２に於て、第１導電型の不純物を含む半
導体基板２０１上に熱酸化法により第１絶縁膜層２０２
を形成する。前記第１絶縁膜層２０２上にＣＶＤ法によ
り形成したポリシリコン膜を堆積させ、前記ポリシリコ
ン膜をフォトレジストを用いパターニングし、ドライエ
ッチする事によりポリシリコン配線層２０３を形成す
る。フォトレジストを硫酸剥離により除去し前記ポリシ
リコン配線層２０３をマスクにし、イオン打ち込み法に
より第２導電型不純物を注入し熱拡散させることにより
拡散層２０４を形成する。以下の工程は図３において図
示するが、ＣＶＤ法を用い前記第１導電型の不純物を含
む半導体基板１上全面に第２絶縁膜層２０５を形成す
る。次に前記拡散層２０４と前記第２絶縁膜層２０５上
に形成される配線層とのコンタクトを取るためにフォト
レジストを用いパターニングし、ドライエッチする事に
より前記絶縁膜層に開孔部２０６を形成する。そして最
後にスパッタリング法を用いアルミニュウムを堆積させ
フォトレジストを用いパターニングしドライエッチする
ことでアルミニュウム配線層２０７を形成する。In FIG. 2, a first insulating film layer 202 is formed on a semiconductor substrate 201 containing impurities of a first conductivity type by a thermal oxidation method.
To form. A polysilicon film formed by a CVD method is deposited on the first insulating film layer 202, the polysilicon film is patterned using a photoresist, and dry etching is performed to form a polysilicon wiring layer 203. The photoresist is removed by sulfuric acid stripping, the polysilicon wiring layer 203 is used as a mask, and a second conductivity type impurity is injected by an ion implantation method and thermally diffused to form a diffusion layer 204. Although the following steps are illustrated in FIG. 3, a second insulating film layer 205 is formed on the entire surface of the semiconductor substrate 1 containing the first conductivity type impurities by using the CVD method. Next, patterning is performed using a photoresist to make a contact between the diffusion layer 204 and the wiring layer formed on the second insulating film layer 205, and dry etching is performed to form an opening 206 in the insulating film layer. Form. Finally, aluminum is deposited by a sputtering method, patterned using a photoresist, and dry-etched to form an aluminum wiring layer 207.

【０００４】[0004]

【発明が解決しようとする課題】そこで、前記のような
構造をもつ半導体記憶装置の記憶セル部に於いて素子を
微細化しようとして図２の如く隣接した前記ポリシリコ
ン配線層２０３の距離を短くした場合、前記隣接した前
記ポリシリコン配線層２０３間に形成される前記拡散層
２０４の抵抗が高くなる。Therefore, in order to miniaturize the elements in the memory cell portion of the semiconductor memory device having the above structure, the distance between the adjacent polysilicon wiring layers 203 is shortened as shown in FIG. In this case, the resistance of the diffusion layer 204 formed between the adjacent polysilicon wiring layers 203 becomes high.

【０００５】またコンタクトホール２０６の開孔部も、
図３の如く前記ポリシリコン配線層２０３の距離を短く
したために前記ポリシリコン配線層２０３間に開孔する
事ができなくなり、前記拡散層２０４の前記開孔部２０
６までの距離が長くなるために、さらに前記拡散層の抵
抗は高くなる。The opening of the contact hole 206 is also
As shown in FIG. 3, since the distance between the polysilicon wiring layers 203 is shortened, holes cannot be formed between the polysilicon wiring layers 203, and the openings 20 of the diffusion layer 204 are formed.
Since the distance to 6 becomes long, the resistance of the diffusion layer becomes higher.

【０００６】上記のように、記憶セル部のトランジスタ
に高い抵抗が負荷されてしまうために前記トランジスタ
の動作速度が低下しまい、またトランジスタの能力が低
下するために記憶セル部の動作が不安定になる。As described above, a high resistance is loaded on the transistor of the memory cell portion, and thus the operating speed of the transistor is lowered, and the ability of the transistor is lowered, so that the operation of the memory cell portion becomes unstable. Become.

【０００７】[0007]

【課題を解決するための手段】 第１導電型の不純物
を含む半導体基板上に形成された第１絶縁膜、前記第１
絶縁膜上に形成された第１導電膜からなる配線層、前記
半導体基板中に前記第１導電膜からなる配線層に隣接し
て形成されたＭＯＳ型トランジスタのソ−ス、ドレイン
領域を形成する、第２導電型の不純物を含む拡散層を有
する半導体装置に於て、ＭＯＳ型トランジスタのソー
ス、ドレイン領域の拡散層が各々異種の不純物で形成さ
れており、かつソース領域の不純物が、ドレイン領域の
不純物よりも拡散係数の高いことを特徴とする。Means for Solving the Problems A first insulating film formed on a semiconductor substrate containing impurities of a first conductivity type, the first insulating film.
A wiring layer made of a first conductive film formed on an insulating film, and a source and drain region of a MOS transistor formed adjacent to the wiring layer made of the first conductive film in the semiconductor substrate are formed. In a semiconductor device having a diffusion layer containing impurities of the second conductivity type, the diffusion layers of the source and drain regions of the MOS transistor are formed of different impurities, and the impurities of the source region are the drain regions. It has a higher diffusion coefficient than that of the impurities.

【０００８】 のＭＯＳ型トランジスタおよび、ソ
ース領域の拡散層がドレイン領域の拡散層と同種の不純
物で形成されたＭＯＳトランジスタを具備する半導体装
置に於て、のＭＯＳ型トランジスタのチャンネル長
が、前記ソース領域の拡散層がドレイン領域の拡散層と
同種の不純物で形成されたＭＯＳトランジスタのチャネ
ル長より長いことを特徴とする。In a semiconductor device including a MOS transistor and a MOS transistor in which a diffusion layer in a source region is formed of the same impurity as a diffusion layer in a drain region, the channel length of the MOS transistor is It is characterized in that the diffusion layer in the region is longer than the channel length of the MOS transistor formed of the same kind of impurities as the diffusion layer in the drain region.

【０００９】[0009]

【実施例】本発明は、図１（ｄ）に示すように、ＭＯＳ
型トランジスタのソース、ドレイン領域の拡散層が各々
異種の不純物で形成されており、かつソース領域の不純
物がドレイン領域の不純物よりも拡散係数の高いことを
特徴とするが、これにより、ＭＯＳ型トランジスタを用
いた半導体装置の微細化にともない、拡散層の抵抗が高
くなった場合でも、拡散層拡散係数の高い不純物で形成
された前記ＭＯＳ型トランジスタのソース領域が、ドレ
イン領域に比べ広く形成されるため、抵抗がドレイン領
域に比べ減少する。しかしながらソース領域の不純物の
チャネル下への拡散は、前記ＭＯＳ型トランジスタの実
効チャネル長を短くするためにパンチスルーし易くな
る。このため本発明のＭＯＳ型トランジスタを、ＳＲＡ
Ｍ等の半導体記憶装置の記憶セル内に用いる場合には、
短くなった実効チャネル長を補うために、トランジスタ
のチャネル長を、ソース、ドレインが同種の不純物で形
成された通常のトランジスタより長く形成することによ
り、微細化されたＭＯＳトランジスタの特性や信頼性を
変化させることなく、前記トランジスタの動作速度を低
下させず、また記憶セル部の動作が不安定になることも
なくなるという効果がある。BEST MODE FOR CARRYING OUT THE INVENTION The present invention, as shown in FIG.
The diffusion layers of the source and drain regions of the type transistor are formed of different impurities, and the impurities of the source region have a higher diffusion coefficient than the impurities of the drain region. Even if the resistance of the diffusion layer is increased due to the miniaturization of the semiconductor device using, the source region of the MOS transistor formed of an impurity with a high diffusion coefficient of the diffusion layer is formed wider than the drain region. Therefore, the resistance is reduced as compared with the drain region. However, diffusion of impurities in the source region below the channel is likely to cause punch-through because the effective channel length of the MOS transistor is shortened. Therefore, the MOS transistor of the present invention is
When used in a memory cell of a semiconductor memory device such as M,
In order to compensate for the shortened effective channel length, the channel length of the transistor is made longer than that of a normal transistor in which the source and drain are formed of the same kind of impurities, so that the characteristics and reliability of a miniaturized MOS transistor are There is an effect that the operating speed of the transistor is not reduced and the operation of the memory cell portion is not unstable without changing.

【００１０】次に本発明の実施例の１つを、製造工程ご
とに素子断面図を用い詳しく説明していく。Next, one of the embodiments of the present invention will be described in detail in each manufacturing process with reference to sectional views of elements.

【００１１】図１（ｄ）は本発明を適用して形成したＭ
ＯＳ型トランジスタの最終工程断面図である。なお図中
の記号について、１０１はＰ型シリコン基板、１０２は
第１シリコン酸化膜層、１０３はポリシリコンゲート電
極、１０４、１０６はフォトレジスト、１０５は第１Ｎ
型拡散層、１０７は第２Ｎ型拡散層である。FIG. 1 (d) shows an M formed by applying the present invention.
It is a final process sectional view of an OS type transistor. Regarding the symbols in the figure, 101 is a P-type silicon substrate, 102 is a first silicon oxide film layer, 103 is a polysilicon gate electrode, 104 and 106 are photoresists, and 105 is a first N-type.
The type diffusion layer 107 is a second N type diffusion layer.

【００１２】まず比抵抗１０〜１００ΩのＰ型半導体基
板上に酸化雰囲気中で１０００℃、２０分の条件で２０
ｎｍ程度の第１シリコン酸化膜層１０２を形成する。次
にＣＶＤ法を用いポリシリコンを３００ｎｍ程度堆積さ
せ、フォトレジストを塗布し投影露光法を用い前記フォ
トレジストをパターニングした後に、Ｃ₂Ｃｌ₂Ｆ₄、Ｃ
ＨＦ₃等の弗素系のエッチングガスを用いドライエッチ
ングする事によりゲート電極１０３を形成し、硫酸剥離
することにより前記マスクに用いたフォトレジストを除
去する。この状態が図１（ａ）である。次にフォトレジ
スト１０４を塗布し投影露光法を用い前記フォトレジス
トをＭＯＳトランジスタのドレイン領域のみ開孔する様
にパターニングした後、Ｎ型不純物の例えば砒素を１×
１０¹⁴〜１×１０¹⁶のドーズ量、４０ｋｅＶ〜１００ｋ
ｅＶの加速エネルギーでイオン注入することによりまず
ＭＯＳ型トランジスタのドレイン領域に第１Ｎ型拡散層
１０５を形成する。この状態が図１（ｂ）である。前記
フォトレジストを硫酸剥離した後、再度フォトレジスト
１０６を塗布し投影露光法を用い前記フォトレジストを
今度はＭＯＳトランジスタのソース領域のみ開孔する様
にパターニングし、砒素よりも拡散係数の高いＮ型の不
純物である、例えば燐を１×１０¹⁴〜１×１０¹⁶のドー
ズ量、４０ｋｅＶ〜１００ｋｅＶの加速エネルギーでイ
オン注入することでＭＯＳ型トランジスタのソース領域
に第２Ｎ型拡散層１０７を形成する。この状態が図１
（ｃ）である。その後前記フォトレジスト１０６を硫酸
剥離し、不活性ガス雰囲気中で１０００℃、３０分程度
のアニールを加えることにより、前記第１Ｎ型拡散層１
０５および前記第２Ｎ型拡散層１０６を熱拡散させる。
この状態が、本発明の最終工程断面図である図１（ｄ）
である。次に図示されていないがＣＶＤ法を用い２００
〜４００ｎｍ程度の第２シリコン酸化膜を堆積させ、フ
ォトレジストを塗布し投影露光法を用い前記フォトレジ
ストをパターニングした後に、ＣＨＦ₃−Ｃ₂Ｆ₆等の弗
素系エッチングガスを用いコンタクトホールを開孔す
る。その後、スパッタリング法を用い１０００ｎｍ程度
のアルミニュウムを堆積させ、ＢＣｌ₃−Ｃ₂Ｆ₆等のエ
ッチングガスを用いドライエッチングする事により、ア
ルミニュウム配線層を形成する。First, on a P-type semiconductor substrate having a specific resistance of 10 to 100Ω, in an oxidizing atmosphere at 1000 ° C. for 20 minutes, 20
A first silicon oxide film layer 102 having a thickness of about nm is formed. Next, polysilicon is deposited to a thickness of about 300 nm by the CVD method, a photoresist is applied, and the photoresist is patterned by the projection exposure method. After that, C ₂ Cl ₂ F ₄ , C
The gate electrode 103 is formed by dry etching using a fluorine-based etching gas such as HF _{3, and the} photoresist used for the mask is removed by stripping with sulfuric acid. This state is shown in FIG. Next, a photoresist 104 is applied, and the photoresist is patterned using a projection exposure method so that only the drain region of the MOS transistor is opened.
Dose amount of 10 ¹⁴ to 1 × 10 ¹⁶ , 40 keV to 100 k
First, the first N-type diffusion layer 105 is formed in the drain region of the MOS transistor by implanting ions with the acceleration energy of eV. This state is shown in FIG. After stripping the photoresist with sulfuric acid, the photoresist 106 is applied again, and the photoresist is patterned using a projection exposure method so that only the source region of the MOS transistor is opened this time, and the N-type has a higher diffusion coefficient than arsenic. The second N-type diffusion layer 107 is formed in the source region of the MOS transistor by ion-implanting phosphorus, which is an impurity of the above, with a dose amount of 1 × 10 ¹⁴ to 1 × 10 ¹⁶ and an acceleration energy of 40 keV to 100 keV. This state is shown in Figure 1.
It is (c). Then, the photoresist 106 is stripped off with sulfuric acid, and annealed at 1000 ° C. for about 30 minutes in an inert gas atmosphere to add the first N-type diffusion layer 1
05 and the second N-type diffusion layer 106 are thermally diffused.
This state is the final process sectional view of the present invention, as shown in FIG.
Is. Next, although not shown in the drawing, the CVD method is used.
After depositing a second silicon oxide film having a thickness of about 400 nm, applying a photoresist and patterning the photoresist using a projection exposure method, a contact hole is opened using a fluorine-based etching gas such as CHF ₃ —C ₂ F _6. Make a hole. After that, aluminum of about 1000 nm is deposited by the sputtering method, and dry etching is performed using an etching gas such as BCl ₃ —C ₂ F ₆ to form an aluminum wiring layer.

【００１３】また本発明では、第１Ｎ型拡散層に砒素、
第２Ｎ型拡散層に燐を用いたが、第２Ｎ型拡散層が、第
１Ｎ型拡散層より拡散係数の高い不純物を用いるのな
ら、いかなる不純物を組み合わせてもよい。また、本発
明ではＰ型半導体基板を用いたＮチャンネルＭＯＳトラ
ンジスタについて記載しているが、もちろんＮ型半導体
基板を用いたＰチャンネルＭＯＳトランジスタでもよ
い。またトランジスタ構造については、シングルドレイ
ン構造のＭＯＳトランジスタについて記載しているが、
ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）型
のＭＯＳトランジスタ等の様々な構造のトランジスタに
おいても広く適用できる。In the present invention, arsenic is added to the first N-type diffusion layer,
Although phosphorus is used for the second N-type diffusion layer, any impurities may be combined as long as the second N-type diffusion layer uses an impurity having a higher diffusion coefficient than the first N-type diffusion layer. Further, although the present invention describes an N-channel MOS transistor using a P-type semiconductor substrate, a P-channel MOS transistor using an N-type semiconductor substrate may of course be used. Regarding the transistor structure, a MOS transistor having a single drain structure is described.
The present invention can also be widely applied to transistors having various structures such as LDD (Lightly Doped Drain) type MOS transistors.

【００１４】[0014]

【発明の効果】上述のように、本発明のソース、ドレイ
ン領域の拡散層が各々異種の不純物で形成されており、
かつソース領域の不純物がドレイン領域の不純物よりも
拡散係数の高い不純物で形成されれば、微細化されたＭ
ＯＳ型（ＭＩＳ型）トランジスタのソース領域のみ拡散
層拡散層の抵抗を減少させる事ができる。ソース領域の
不純物のチャネル下への拡散は、前記ＭＯＳ型トランジ
スタの実効チャネル長を短くするためにパンチスルーし
易くなるが、短くなった実効チャネル長を補うために、
トランジスタのチャネル長を、ソース、ドレインが同種
の不純物で形成された通常のトランジスタより長く形成
することにより、微細化されたＭＯＳトランジスタの特
性を変化させることなく、前記トランジスタの動作速度
を低下させず、また記憶セル部の動作が不安定になるこ
ともなくなるという効果がある。As described above, the diffusion layers of the source and drain regions of the present invention are formed of different impurities.
If the impurities in the source region are formed of impurities having a higher diffusion coefficient than the impurities in the drain region, the M
Resistance of the diffusion layer can be reduced only in the source region of the OS type (MIS type) transistor. Diffusion of impurities in the source region below the channel facilitates punch-through to shorten the effective channel length of the MOS transistor, but in order to compensate for the shortened effective channel length,
By forming the channel length of the transistor longer than that of a normal transistor whose source and drain are formed of the same kind of impurities, the characteristics of the miniaturized MOS transistor are not changed and the operating speed of the transistor is not reduced. Moreover, there is an effect that the operation of the memory cell section is not unstable.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の実施例を示す縦断断面図。FIG. 1 is a vertical sectional view showing an embodiment of the present invention.

【図２】 従来の半導体装置の多層配線構造を示す平面
図。FIG. 2 is a plan view showing a multilayer wiring structure of a conventional semiconductor device.

【図３】 図２のＡ−Ｂに沿った縦断断面図。FIG. 3 is a vertical cross-sectional view taken along the line AB of FIG.

【符号の説明】[Explanation of symbols]

１０１ ・・・Ｐ型半導体基板 １０２ ・・・第１シリコン酸化膜層 １０３ ・・・ポリシリコンゲート電極 １０４、１０６・・・フォトレジスト １０５ ・・・第１Ｎ型拡散層 １０７ ・・・第２Ｎ型拡散層 ２０１ ・・・第１導電型の不純物を含む半導体
基板 ２０２ ・・・第１絶縁膜層 ２０３ ・・・ポリシリコン配線層 ２０４ ・・・拡散層 ２０５ ・・・第２絶縁膜層 ２０６ ・・・開孔部 ２０７ ・・・アルミニュウム配線層101 ・ ・ ・ P type semiconductor substrate 102 ・ ・ ・ First silicon oxide film layer 103 ・ ・ ・ Polysilicon gate electrodes 104, 106 ・ ・ ・ Photoresist 105 ・ ・ ・ First N type diffusion layer 107 ・ ・ ・ Second N type Diffusion layer 201 ... Semiconductor substrate containing impurities of the first conductivity type 202 ... First insulating film layer 203 ... Polysilicon wiring layer 204 ... Diffusion layer 205 ... Second insulating film layer 206. ..Openings 207 ・ ・ ・ Aluminum wiring layer

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 第１導電型の不純物を含む半導体基板上
に形成された第１絶縁膜、前記第１絶縁膜上に形成され
た第１導電膜からなる配線層、前記半導体基板中に前記
第１導電膜からなる配線層に隣接して形成されたＭＯＳ
型トランジスタのソ−ス、ドレイン領域を形成する、第
２導電型の不純物を含む拡散層を有する半導体装置に於
て、ＭＯＳ型トランジスタのソース、ドレイン領域の拡
散層が各々異種の不純物で形成されており、かつソース
領域の不純物が、ドレイン領域の不純物よりも拡散係数
の高いことを特徴とする半導体装置。1. A first insulating film formed on a semiconductor substrate containing impurities of a first conductivity type, a wiring layer made of a first conductive film formed on the first insulating film, and the semiconductor substrate having the first insulating film formed therein. MOS formed adjacent to the wiring layer made of the first conductive film
In a semiconductor device having a diffusion layer containing a second conductivity type impurity that forms the source and drain regions of a MOS transistor, the diffusion layers of the source and drain regions of a MOS transistor are formed of different impurities. And the impurity of the source region has a higher diffusion coefficient than the impurity of the drain region. 【請求項２】 前記請求項１に記載のＭＯＳ型トランジ
スタおよび、ソース領域の拡散層がドレイン領域の拡散
層と同種の不純物で形成されたＭＯＳトランジスタを具
備する半導体装置に於て、前記請求項１に記載のＭＯＳ
型トランジスタのチャンネル長が、前記ソース領域の拡
散層がドレイン領域の拡散層と同種の不純物で形成され
たＭＯＳトランジスタのチャネル長より長いことを特徴
とする半導体装置。2. A semiconductor device comprising the MOS transistor according to claim 1 and a MOS transistor in which a diffusion layer of a source region is formed of the same kind of impurities as a diffusion layer of a drain region. MOS described in 1.
A semiconductor device, wherein the channel length of the type transistor is longer than the channel length of a MOS transistor in which the diffusion layer of the source region is formed of the same impurity as the diffusion layer of the drain region.