JPH04155816A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04155816A JPH04155816A JP27940190A JP27940190A JPH04155816A JP H04155816 A JPH04155816 A JP H04155816A JP 27940190 A JP27940190 A JP 27940190A JP 27940190 A JP27940190 A JP 27940190A JP H04155816 A JPH04155816 A JP H04155816A
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- Pending
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Landscapes
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野 ）
本発明は半導体装置の製造で、電子ビーム直描で行なう
方法において、上層を感光性のＳｉ含有レジスト、下層
を平坦化用のレジストを用いた二層レジストで製造する
方法に関するものである。
方法において、上層を感光性のＳｉ含有レジスト、下層
を平坦化用のレジストを用いた二層レジストで製造する
方法に関するものである。
（従来の技術）
第２図に従来の製造方法を断面図で示す。
まず（ａ）図に示すように、半導体基板上に酸化膜ｌを
形成し、その上にポリシリコン膜２を生成する。次いで
（ｂ）図のように、その上に多層レジストの下層膜であ
るレジスト３を塗布する。
形成し、その上にポリシリコン膜２を生成する。次いで
（ｂ）図のように、その上に多層レジストの下層膜であ
るレジスト３を塗布する。
そして（Ｃ）図のように、その上にＳｉ含有レジスト４
を塗布し、多層レジスト構造とする。次に（ｄ）図のよ
うにレジスト４をホトリソグラフィ技術で処理して開口
部５を設ける。その後（ｅ）図のように、再度ホトリソ
グラフィ技術でエツチングして、ポリシリコン膜２のと
ころまで開口する。その開口部８に対して（ｆ）図のよ
うに０２イオン注入（インプラ）を行ない、ポリシリコ
ン膜２に酸化層６を形成する。その後（ｇ）図のように
、レジスト３．４を硫酸通水で取り除く。
を塗布し、多層レジスト構造とする。次に（ｄ）図のよ
うにレジスト４をホトリソグラフィ技術で処理して開口
部５を設ける。その後（ｅ）図のように、再度ホトリソ
グラフィ技術でエツチングして、ポリシリコン膜２のと
ころまで開口する。その開口部８に対して（ｆ）図のよ
うに０２イオン注入（インプラ）を行ない、ポリシリコ
ン膜２に酸化層６を形成する。その後（ｇ）図のように
、レジスト３．４を硫酸通水で取り除く。
次に（ｇ）図のように、前記酸化層６の部分をマスクに
してＣ１系ガスにより、異方性ドライエツチングを行な
うと、レジストに対して反転した多結晶シリコンパター
ンが形成できる。
してＣ１系ガスにより、異方性ドライエツチングを行な
うと、レジストに対して反転した多結晶シリコンパター
ンが形成できる。
そして（ｈ）図のように、酸化層６をＣＦ系ガスでドラ
イエツチングして取り除くことにより、ポリシリコンの
配線パターンを形成する。
イエツチングして取り除くことにより、ポリシリコンの
配線パターンを形成する。
（発明が解決しようとする課題）
しかしながら、前述の製造工程における（ｅ）図の段階
で、第３図（ａ）に示すように、露光量によって開口部
両側ａ部のレジスト残りや下層レジストが等方的な形状
になってしまう。
で、第３図（ａ）に示すように、露光量によって開口部
両側ａ部のレジスト残りや下層レジストが等方的な形状
になってしまう。
本発明はこのような欠点を除き、レジスト形状の制御を
し易くし、工程を簡略化することを目的とする。
し易くし、工程を簡略化することを目的とする。
（課題を解決するための手段）
本発明は前述の問題点を解決するために、多層レジスト
での製造において、０２プラズマによって上層のＳｉ含
有レジストパターンをマスクとした方法を採り、下層レ
ジストのパターニングと同時に開口部のエツチング膜を
酸化し、レジストに対してパターンを反転させたパター
ンを形成して酸化膜をマスクとしてエツチング膜をエツ
チングするようにした。
での製造において、０２プラズマによって上層のＳｉ含
有レジストパターンをマスクとした方法を採り、下層レ
ジストのパターニングと同時に開口部のエツチング膜を
酸化し、レジストに対してパターンを反転させたパター
ンを形成して酸化膜をマスクとしてエツチング膜をエツ
チングするようにした。
（作用）
本発明は前述のような製造方法としたために、レジスト
形状の制御がし易くなり、工程を簡略化することができ
る。
形状の制御がし易くなり、工程を簡略化することができ
る。
（実施例）
第１図に本発明の実施例の工程断面図を示し、以下に説
明する。
明する。
まず第１図（ａ）に示すように、半導体基板上にＳｉＯ
□膜１を形成し、その上にポリシリコン膜を形成する。
□膜１を形成し、その上にポリシリコン膜を形成する。
この２の膜はポリシリコンでなくＡ１など他の膜でもよ
い。要は最終的にトランジスタのゲート配線などの機能
を満たすものであればよい。次いで（ｂ）図のように、
その上にレジスト（多層レジストの下層レジスト）３を
塗布する。図では基板は平坦に見えるが、実際にはＡＩ
その他の要因で段差があるのでレジスト形状を制御する
ために多層レジスト構造とするのである。
い。要は最終的にトランジスタのゲート配線などの機能
を満たすものであればよい。次いで（ｂ）図のように、
その上にレジスト（多層レジストの下層レジスト）３を
塗布する。図では基板は平坦に見えるが、実際にはＡＩ
その他の要因で段差があるのでレジスト形状を制御する
ために多層レジスト構造とするのである。
次に（Ｃ）図のように、上層レジストとして前記レジス
ト３上にＳｉ含有レジスト４を塗布する。
ト３上にＳｉ含有レジスト４を塗布する。
Ｓｉ含有レジストはプラズマ耐性がよい。その後（ｄ）
図のように、電子ビーム直描などにより、上層レジスト
４を感光して現像処理を行なって開口部５を形成する。
図のように、電子ビーム直描などにより、上層レジスト
４を感光して現像処理を行なって開口部５を形成する。
ここまでは従来の方法とほぼ同様である。
ここで本実施例においては、（ｅ）図に示すように、０
２プラズマでエツチングする（従来はイオン注入）。開
口部５のところだけに０２プラズマのエッチャントが侵
入して、下層のレジスト３をエツチングし、さらにポリ
シリコン膜２表面までエツチングが進行すると、酸化層
６が形成される。上層のレジスト４が耐プラズマ性がよ
いのでエツチングの進行が遅くマスクの役目を果たす。
２プラズマでエツチングする（従来はイオン注入）。開
口部５のところだけに０２プラズマのエッチャントが侵
入して、下層のレジスト３をエツチングし、さらにポリ
シリコン膜２表面までエツチングが進行すると、酸化層
６が形成される。上層のレジスト４が耐プラズマ性がよ
いのでエツチングの進行が遅くマスクの役目を果たす。
次いで（ｆ）図のように、レジスト３．４を硫酸通水に
よって薬液除去する。
よって薬液除去する。
次に（ｇ）図のように、前記酸化層６をマスクとして、
ドライエツチングを行ない不要なポリシリコン層２を除
く。ドライエツチングは塩素系ガスを用いて、ポリシリ
コン酸化層６に対して選択性を持たすようにしてエツチ
ングする。
ドライエツチングを行ない不要なポリシリコン層２を除
く。ドライエツチングは塩素系ガスを用いて、ポリシリ
コン酸化層６に対して選択性を持たすようにしてエツチ
ングする。
最後に（ｈ）図のように、前記酸下層６をフッ化炭素な
どのガスで選択性ドライエツチングにより除去する。以
上のような製法でポリシリコンゲートまたは配線などの
微細パターンを形成する。
どのガスで選択性ドライエツチングにより除去する。以
上のような製法でポリシリコンゲートまたは配線などの
微細パターンを形成する。
エツチングする膜がＡＩである場合は、以下のように置
き換えて行なえばよい。
き換えて行なえばよい。
第１図（ｅ）の工程において、６の部分が酸化アルミニ
ウム（アルミナ）層になる。このアルミナ層は後の工程
の条件でエツチングすれば、アルミニウムより１０倍エ
ツチングの進行が遅く、そのためにエツチングマスクと
することができる。
ウム（アルミナ）層になる。このアルミナ層は後の工程
の条件でエツチングすれば、アルミニウムより１０倍エ
ツチングの進行が遅く、そのためにエツチングマスクと
することができる。
（ｆ）図の工程においては、多層レジスト３．４を濃硝
酸で除（。（ｇ）図の工程では、前記アルミナ層をマス
クとしてＣＣｌ４とｃ１２ガスを用いてドライエツチン
グする。即ちアルミニウムをエツチングするときは、Ｃ
１，流量を多くして放電周波数、圧力を高（してＣＩ”
（塩素ラジカル）が主なエツチング種となるように
する。
酸で除（。（ｇ）図の工程では、前記アルミナ層をマス
クとしてＣＣｌ４とｃ１２ガスを用いてドライエツチン
グする。即ちアルミニウムをエツチングするときは、Ｃ
１，流量を多くして放電周波数、圧力を高（してＣＩ”
（塩素ラジカル）が主なエツチング種となるように
する。
（ｈ）図におけるアルミナ層をエツチングする場合は、
ＣＣｔ、流量を多くし、周波数、圧力を低くしてＣＣｌ
５”イオンが主なエツチング種となるようにしてスパッ
タエツチングして取り除く。
ＣＣｔ、流量を多くし、周波数、圧力を低くしてＣＣｌ
５”イオンが主なエツチング種となるようにしてスパッ
タエツチングして取り除く。
（発明の効果）
以上説明したように１本発明の製造方法によれば、多層
レジストの下層レジストを０２プラズマ（０２でなくて
もエツチング膜をエツチング時に選択性のもてる層にで
き、さらにレジストをエツチングすることができるガス
であればよい）によって除（ようにして、エツチング膜
に酸化層を形成しく第３図（ｂ）のｂ）、それをマスク
にするようにしたので、レジスト形状を精度よく制御す
ることができ、工程の簡略化が実現できる。
レジストの下層レジストを０２プラズマ（０２でなくて
もエツチング膜をエツチング時に選択性のもてる層にで
き、さらにレジストをエツチングすることができるガス
であればよい）によって除（ようにして、エツチング膜
に酸化層を形成しく第３図（ｂ）のｂ）、それをマスク
にするようにしたので、レジスト形状を精度よく制御す
ることができ、工程の簡略化が実現できる。
第１図は本発明の工程断面図、第２図は従来例の工程断
面図、第３図は問題点説明図である。 ■・・・・・・・・・・Ｓ ｉ Ｏ２膜、２・・・・・
・・・・・ポリシリコン膜、３・・・・・・・・・・レ
ジスト、 ４・・・・・・・・・・Ｓｉ含有レジスト、５・・・・
・・・・・・開口部。 ６・・・・・・・・・・酸化層。 １に ブ亡 ０−ｍ−し
ジストタ＼゛す１ １ 冒 １ １ １
°−−−°駿イ°層ｑアラズ７ 問題、ｑ、Ｌ紀明図 第３図 従来イト 第 １の工程１面図 ２図
面図、第３図は問題点説明図である。 ■・・・・・・・・・・Ｓ ｉ Ｏ２膜、２・・・・・
・・・・・ポリシリコン膜、３・・・・・・・・・・レ
ジスト、 ４・・・・・・・・・・Ｓｉ含有レジスト、５・・・・
・・・・・・開口部。 ６・・・・・・・・・・酸化層。 １に ブ亡 ０−ｍ−し
ジストタ＼゛す１ １ 冒 １ １ １
°−−−°駿イ°層ｑアラズ７ 問題、ｑ、Ｌ紀明図 第３図 従来イト 第 １の工程１面図 ２図
Claims (1)
- 【特許請求の範囲】 半導体装置の製造において多層レジストを用いてパタ
ーン形成を行なう場合、 上層レジストをパターニングした後、そのパターンをベ
ースにして下層レジストを除く時、Ｏ＿２プラズマによ
って該下層レジストを除きつつ、後工程での非エッチン
グ部分に対して選択性のある酸化層を形成して、それを
後工程におけるエッチング時のマスクとするようにした
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27940190A JPH04155816A (ja) | 1990-10-19 | 1990-10-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27940190A JPH04155816A (ja) | 1990-10-19 | 1990-10-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04155816A true JPH04155816A (ja) | 1992-05-28 |
Family
ID=17610603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27940190A Pending JPH04155816A (ja) | 1990-10-19 | 1990-10-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04155816A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440081B1 (ko) * | 1999-12-28 | 2004-07-15 | 주식회사 하이닉스반도체 | 반도체소자의 도전배선 형성방법 |
| JP2015153797A (ja) * | 2014-02-12 | 2015-08-24 | 旭化成イーマテリアルズ株式会社 | 反転構造体の製造方法及びこれを用いた凹凸構造付基板 |
-
1990
- 1990-10-19 JP JP27940190A patent/JPH04155816A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440081B1 (ko) * | 1999-12-28 | 2004-07-15 | 주식회사 하이닉스반도체 | 반도체소자의 도전배선 형성방법 |
| JP2015153797A (ja) * | 2014-02-12 | 2015-08-24 | 旭化成イーマテリアルズ株式会社 | 反転構造体の製造方法及びこれを用いた凹凸構造付基板 |
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