JPH04155476A - Image processor - Google Patents

Abstract

PURPOSE:To rapidly transfer image data between devices by providing the image processor with a bus connecting means for connecting a host computer with a bus and a transfer means for rapidly transferring image data through the connected bus. CONSTITUTION:When an operator specifies a request for reading out image data of a scanner, the information is converted into a command string for the system by a CPU or the like arranged on the host side and the command string is informed a CPU 104 through a host side bus converting/extending board 102 and a system side bus extending board 103. The CPU 104 sets up necessary registers or the like in respective boards 112, 106 based upon the applied command and rapidly transfers the image data from the scanner to an image memory 106 through a rapid image transfer bus 116. Consequently, image data can rapidly be transferred between host devices.

Description

【発明の詳細な説明】[Detailed description of the invention] 【産業上の利用分野】[Industrial application field]

本発明は、ホストコンピュータとバス接続し、装置内で
高速に画像データを転送可能な画像処理装置に関するも
のである。The present invention relates to an image processing device that is connected to a host computer via a bus and can transfer image data at high speed within the device.

【従来の技術】[Conventional technology]

従来、この種の装置では、ホストコンピュータとの接続
は、ＳＣＳ　ＩやＧＰＩＢ等の汎用のコンピュータイン
タフェースバスで接続されている。 このため、ホストコンピュータとスキャナ／プリンタの
プリントバッファとしての画像処理装置との間では、各
種コマンドのやり取りによって画像メモリ内の画像デー
タをアクセスするように構成されている。 また、上述の画像メモリは、ＲＧＢ各８ビット構成の場
合には、Ａ５サイズとかＡ４サイズ程度であったり、Ｒ
ＧＢ各１ビット構成の場合には、Ａ３サイズまで可能で
あったり、あるいは小容量の多値メモリと大容量の２＠
ｉメモリを共存させた構成にすることも可能である。 更に、直接システムバスで接続されている場合には、こ
のバス接続を切断することができないという構成になっ
ていた。Conventionally, this type of device is connected to a host computer using a general-purpose computer interface bus such as SCSI or GPIB. For this reason, the image data in the image memory is accessed by exchanging various commands between the host computer and the image processing device serving as a print buffer of the scanner/printer. In addition, in the case of the above-mentioned image memory having an 8-bit configuration for each of RGB, it is about A5 size or A4 size, or RGB size is about A5 size or A4 size.
In the case of a 1-bit configuration for each GB, it is possible to use up to A3 size, or a small capacity multilevel memory and a large capacity 2@
It is also possible to have a configuration in which i-memory coexists. Furthermore, if they are directly connected via a system bus, the bus connection cannot be disconnected.

【発明が解決しようとしている課題】[Problem to be solved by the invention]

しかしながら、上記従来例では、例えばＡ３サイズのＲ
ＧＢ各８ビットの画像データ（約９６Ｍバイト＝４７５
２ｘ６７２０画素×８ビット×３色）をコンピュータイ
ンタフェースバスであるＳＣ３ＩやＧＰＩＢを通してホ
ストコンピュータから画像メモリへ転送しようとしても
、数十分のオーダーで時間がかかり、高速転送が行なえ
ないという欠点があった。 また、ホストコンピュータと画像メモリとの間で、コマ
ンドのやり取りによって画像メモリ等を読み書きするた
めに、画像処理システム側でコンピュータインタフェー
スバスからの各種コマンドを解釈し、実行するコマンド
インタプリタが必要となるという欠点もあった。 更に、２値の画像メモリしか持っていない構成の場合に
は、ＲＧＢ各８ビットで構成される多値の画像データが
扱えないという欠点があった。 そして、小容量の多値メモリと大容量の２値メモリとを
共存させた構成では、これら２種類のメモリの制御が複
雑になり、八−ドウエア構成が大きくなったり、ホスト
コンピュータから画像データを転送したり、逆に画像メ
モリ内に格納されている画像データをホストコンピュー
タに転送する際に、ホストコンピュータの画像メモリ制
御が複雑になるという欠点があった。 更にまた、ホストコンピュータのシステムバスと直接バ
ス接続されている構成では、この接続をソフト的に切断
する機能がなく、このため、画像処理システム内でＣＰ
Ｕ等の演算装置が画像処理システムのシステムバスを占
有し、画像メモリを直接アクセスするような処理を行な
うことができないという欠点もあった。 本発明は、上記課題を解決するために成されたもので、
ホストコンピュータとバス接続し、装置間で高速に画像
データを転送可能な画像処理装置を提供することを目的
とする。However, in the above conventional example, for example, an A3 size R
8-bit image data for each GB (approximately 96 Mbytes = 475
Even if an attempt was made to transfer an image (2 x 6720 pixels x 8 bits x 3 colors) from a host computer to an image memory via a computer interface bus such as SC3I or GPIB, it would take time on the order of several tens of minutes, and the disadvantage was that high-speed transfer could not be performed. . In addition, in order to read and write image memory etc. by exchanging commands between the host computer and the image memory, the image processing system requires a command interpreter that interprets and executes various commands from the computer interface bus. There were also drawbacks. Furthermore, in the case of a configuration having only a binary image memory, there is a drawback that multi-value image data consisting of 8 bits each of RGB cannot be handled. In a configuration in which a small-capacity multi-level memory and a large-capacity binary memory coexist, the control of these two types of memory becomes complicated, the eight-domain configuration becomes large, and image data cannot be transferred from the host computer. There is a drawback that the image memory control of the host computer becomes complicated when transferring the image data stored in the image memory to the host computer. Furthermore, in a configuration in which the bus is directly connected to the system bus of the host computer, there is no function to disconnect this connection by software, and for this reason, the CPU in the image processing system is
Another drawback is that the arithmetic unit such as U occupies the system bus of the image processing system, making it impossible to perform processing such as directly accessing the image memory. The present invention was made to solve the above problems, and
An object of the present invention is to provide an image processing device that is connected to a host computer via a bus and can transfer image data between the devices at high speed.

【課題を解決するための手段】[Means to solve the problem]

上記目的を達成するために、本発明の画像処理装置は以
下の構成からなる。すなわち、ホストコンピュータとバ
ス接続し、装置間で高速に画像データを転送可能な画像
処理装置であって、ホストコンピュータとバス接続する
ためのバス接続手段と、該バス接続手段で接続されたバ
スを介して高速に画像データを転送する転送手段とを備
える。 また好ましくは、前記バス接続手段は、バスの接続ある
いは切断を管理する管理手段を含むことを一態様とする
。 更に好ましくは、前記転送手段は、アクセスするアドレ
スを発生するアドレス発生手段を含み、該アドレスに基
づいて画像データを転送することを一態様とする。In order to achieve the above object, an image processing apparatus of the present invention has the following configuration. That is, it is an image processing device that can be connected to a host computer via a bus and can transfer image data between the devices at high speed, and includes a bus connection means for connecting to the host computer via a bus, and a bus connected by the bus connection means. and a transfer means for transferring image data at high speed via the image data. Preferably, one aspect of the bus connection means includes management means for managing connection or disconnection of the bus. More preferably, the transfer means includes address generation means for generating an address to be accessed, and one aspect of the transfer means is to transfer the image data based on the address.

【作用】[Effect]

以上の構成において、ホストコンピュータとバス接続し
、そのバスを介して高速に画像データを転送することが
できる。 また、バスの接続あるいは切断を管理することにより、
ホストコンピュータに影響を与えることなく、装置内で
処理を行なうことができる。With the above configuration, it is possible to connect to a host computer via a bus and transfer image data at high speed via the bus. In addition, by managing bus connection or disconnection,
Processing can be performed within the device without affecting the host computer.

【実施例】【Example】

以下、添付図面を参照して本発明に係る好適な一実施例
を詳細に説明する。 〈構成の説明　（第１図）〉 第１図は、本実施例における画像処理システムの構成を
示す概略ブロック図である。 図において、１００はホストコンピュータ、１０１はホ
ストコンピュータｌＯＯのシステムバス、１０２はホス
トコンピュータ１００のシステムバス１０１と後述する
本システムのシステムバス１１５との間でシステムバス
接続を可能とするホスト側のバス変換／拡張ボードであ
る。 １１９は本システムであり、１０３はホストコンピュー
タ１００と本システム１１９との間でシステムバス接続
を可能とする本システム側のバス拡張ボード、１０４は
本システム全体を制御するためのＣＰＵボード、１０５
は画像メモリ部であり、画像データを格納するための画
像メモリ１０６とアドレス発生器１０７からなる。１０
８はデイスプレィ１１７に画像を表示させるためのビデ
オフレームメモリ１１０とＤ／Ａ変換やその他デイスプ
レィ１１７を制御するための表示変換器１０９とアドレ
ス発生器１１１からなるボードである。 １１２はスキャナ／プリンタ１１８を制御するスキャナ
／プリンタ制御器１１３とアドレス変換器１１４とを有
するボードであり、画像データをスキャナ／プリンタ１
１８との間で入出力する。 １１８はスキャナ／プリンタ装置、１１６は画像データ
を高速に転送可能な画像データ専用の高速転送バス、１
１５は本システムのシステムバス、そして１２０はホス
ト側のバス変換／拡張ボード１０２と本システム側のバ
ス拡張ボード１０３とを接続するケーブルである。 〈動作概要の説明〉 以下、それぞれの処理について、詳細な説明と動作概要
を関係する図面を参照して説明する。 なお、説明を簡単にするために、画像メモリ１０６の容
量をＡ３サイズ（４７５２ｘ６７２０画素、ＲＧＢ各８
ビット構成）、ビデオフレームメモリ１１０を１２８０
Ｘ１０２４画素、ＲＧＢ各８ビット構成、デイスプレィ
１１７の解像度をｔ２８０ｘ１０２４画素とし、本シス
テム１１９のシステムバス１１５をＶＭババスホスト１
００のシステムバス１０１をＶＭＥバスとする。 ［スキャナから画像メモリへ］ ここでは、スキャナ／プリンタ装Ｎ１１８から画像装置
メモリ１０６へ画像データを読み込む場合を第１図〜第
３図を用いて説明する。 先ず動作概略は、操作者が、スキャナから画像データを
読み込みたい旨を図示しないホスト側のキーボードやマ
ウスに代表されるポインティングデバイス等を用いて指
定するとする。このとき、この読み込みの処理に必要な
原稿サイズ等も同様に指定するとする。次に、これらの
情報がホスト側の図示しないＣＰＵ等により、本システ
ム用のコマンド列に変換され、ホスト側のバス変換／拡
張ボード１０２、本システム側のバス拡張ボード１０３
を経由して、ＣＰＵ１０４に知らされる。 このコマンドにより、ＣＰＵ１０４が与えられたコマン
ドからそれぞれのボード１１２，１０６内の必要なレジ
スタ等を設定し、高速画像転送バス１１６を経由して画
像データをスキャナから画像メモリ１０６に高速転送す
る。 〈アドレス発生器　（第２図、第３図）〉以下、本実施
例におけるアドレス発生器の構成を第２図、第３図を参
照して説明する。 第２図は、アドレス発生器１０７又は１１１の詳細なブ
ロック図である。図において、２００は双方向のデータ
マルチマルチプレクサ（ＭＰＸ）であり、システムデー
タ及び画像データの流れを切り替える。２０１はマルチ
プレクサであり、システムアドレスと内部発生アドレス
とを切り替える０画像メモリ部１０６又は１１０は、例
えばＤＲＡＭで構成され、ストローブ信号に従って、画
像データを高速に読み書きする。 また、２０３はＹレジスタであり、画像データの転送開
始Ｙアドレスを保持する。２０４はロー（Ｒｏｗｌカウ
ンタであり、転送のための垂直同期（Ｖ−３ｙｎｃ）信
号２１１によってＹレジスタ２０３の内容がロードされ
、その後は同じく転送のための水平同期（Ｈ−Ｓｙｎｃ
）信号２１０によって１インクリメントされる。２０６
はＸレジスタであり、画像データの転送開始Ｘアドレス
を保持する。 ２０５はカラム（Ｃｏ１ｕ＋ａｎ）カウンタであり、Ｈ
−Ｓｙｎｃ信号２１０によってＸレジスタの内容がロー
ドされ、その後は転送のためのクロック（ＣＬＫ）信号
２１２によってインクリメントされる。 ２０８．２０９はシフタであり、後述する制御レジスタ
２０７の指令に従ってカウンタ２０４゜２０５の出力（
内部発生アドレス）をそれぞれシフトする。２０７は制
御レジスタであり、上述のカウンタ２０４，２０５の出
力を何れの方向に何ビットシフトさせるかを表す情報を
保持する。 すなわち、レジスタ２０７の値が“０”であればシフト
なし、また“−１”であれば下位方向に１ビツト、更に
“１”であれば上位方向に１ビットというように、シフ
トさせる方向とビット数と４表している。６０３，６０
４はレジスタであり、シフタ２０８，２０９を通過した
アドレス情報番に加えるべきアドレスデータをそれぞれ
保持する。 ６０１．６０２は加算器であり、シフタ２０８゜２０９
を通過したアドレス情報レジスタ６０３゜６０４の内容
をそれぞれ加算する。 一方、３０３はＸレングスレジスタであり、画像データ
の転送Ｙレングスを保持する。３０７はカウンタであり
、Ｖ−５ｙｎｃ信号２１１でクリアされ、その後Ｈ−Ｓ
ｙｎｃ信号２１０によって１インクリメントされる。３
０５は比較器であり、カウンタ３０７の内容がＸレング
スレジスタ３０３の内容より小さい間は論理「１」レベ
ルの信号を出力する。また３０４はＸレングスレジスタ
であり、画像データの転送Ｘレングスを保持する。３０
８はカウンタであり、Ｈ−Ｓｙｎｃ信号２１０でクリア
され、その後ＣＬＫ信号２１２によって１インクリメン
トされる。３０６は比較器であり、カウンタ３０８の内
容がＸレングスレジスタ３０４の内容より小さい間は論
理「ｌＪレベルの信号を出力する。３０９はＡＮＤ回路
であり、比較器３０５及び３０６からの出力が共に論理
「ｌ」レベルの間はＲＡＭ１０６に対してチップイネー
ブル信号ＣＥを出力する。従って、この間はストローブ
信号によって画像データの書き込みが行なわれる。 第３図は、アドレス発生器１１４の詳細なブロック図で
ある。第２図と同じ動作をするものには同一の番号を付
け、ここでの説明は省略する。 つまり、第３図に示すアドレス発生器１１４では、第２
図に示すＲＡＭ１０６に書き込んだり、読み出したりす
る代わりに、スキャナ／プリンタ制御器１１３に対して
行なうものである。 ここで、スキャナ装置１１８から画像データを読み込み
、画像メモリ１０６に格納する際の転送動作の具体例を
以下に説明する。 なお、本実施例では、原稿をＡ３サイズとし、等倍の転
送モードで画像メモリ１０６へ書き込む場合を説明する
。この場合、ＣＰＵ１０４は以下のような初期設定を行
なう。 （アドレス発生器１１４） ■Ｘカウンタ２０５冨０ ■Ｙカウンタ２０４＝０ ■Ｘレングスレジスタ３０３＝４７５２■Ｙレングスレ
ジスタ３０４＝６７２０（アドレス発生器１０７） ■Ｘレジスタ２０６＝０ ■Ｙレジスタ２０３＝０ ■ＭＰＸ２００＝高速−像転送バス接続■ＭＰＸ２０１
＝内部アドレス使用 ■制御レジスタ２０？＝０ ■レジスタ６０３，６０４＝０ ■Ｘレングスレジスタ３０４＝４７５２■Ｙレングスレ
ジスタ３０３＝６７２０かかる初期設定後、ＣＰＵ１０
４がスタートをかけると、スキャナ／プリンタインタフ
ェース部１１２から画像メモリ部１０５に高速画像デー
タ転送が行なわれる。 ［ａｌ像メモリからプリンタへ］ この場合も、上述のHereinafter, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings. <Description of Configuration (FIG. 1)> FIG. 1 is a schematic block diagram showing the configuration of an image processing system in this embodiment. In the figure, 100 is a host computer, 101 is a system bus of the host computer lOO, and 102 is a host side bus that enables system bus connection between the system bus 101 of the host computer 100 and the system bus 115 of this system, which will be described later. It is a conversion/expansion board. 119 is this system, 103 is a bus expansion board on this system side that enables system bus connection between the host computer 100 and this system 119, 104 is a CPU board for controlling the entire system, 105
is an image memory section, which is composed of an image memory 106 for storing image data and an address generator 107. 10
A board 8 includes a video frame memory 110 for displaying images on the display 117, a display converter 109 for D/A conversion and other controls for the display 117, and an address generator 111. 112 is a board having a scanner/printer controller 113 that controls the scanner/printer 118 and an address converter 114, and transmits image data to the scanner/printer 1.
18. 118 is a scanner/printer device; 116 is a high-speed transfer bus dedicated to image data capable of transferring image data at high speed;
15 is a system bus of this system, and 120 is a cable that connects the bus conversion/expansion board 102 on the host side and the bus expansion board 103 on the system side. <Explanation of operation outline> Detailed explanation and operation outline of each process will be described below with reference to related drawings. To simplify the explanation, the capacity of the image memory 106 is assumed to be A3 size (4752 x 6720 pixels, 8 pixels each for RGB).
(bit configuration), video frame memory 110 to 1280
The configuration is 1024 x 1024 pixels, 8 bits each for RGB, the resolution of the display 117 is 280 x 1024 pixels, and the system bus 115 of this system 119 is connected to the VM bus host 1.
The system bus 101 of 00 is assumed to be the VME bus. [From Scanner to Image Memory] Here, a case in which image data is read from the scanner/printer device N118 to the image device memory 106 will be described using FIGS. 1 to 3. First, an outline of the operation is assumed in which an operator specifies that he/she wishes to read image data from a scanner using a pointing device such as a keyboard or a mouse on the host side (not shown). At this time, it is assumed that the document size and the like necessary for this reading process are also specified. Next, this information is converted into a command string for this system by a CPU (not shown) on the host side, and is sent to the bus conversion/expansion board 102 on the host side and the bus expansion board 103 on the system side.
The CPU 104 is notified via the . In response to this command, the CPU 104 sets necessary registers and the like in each board 112 and 106 based on the given command, and transfers image data from the scanner to the image memory 106 at high speed via the high-speed image transfer bus 116. <Address Generator (FIGS. 2 and 3)> The configuration of the address generator in this embodiment will be explained below with reference to FIGS. 2 and 3. FIG. 2 is a detailed block diagram of address generator 107 or 111. In the figure, 200 is a bidirectional data multiplexer (MPX) that switches the flow of system data and image data. 201 is a multiplexer, and the 0 image memory unit 106 or 110, which switches between a system address and an internally generated address, is composed of, for example, a DRAM, and reads and writes image data at high speed according to a strobe signal. Further, 203 is a Y register, which holds the Y address at which image data transfer starts. 204 is a row counter, and the contents of the Y register 203 are loaded by the vertical synchronization (V-3sync) signal 211 for transfer, and then the horizontal synchronization (H-sync) signal for transfer is loaded.
) signal 210. 206
is an X register and holds the X address at which to start transferring image data. 205 is a column (Co1u+an) counter, H
The contents of the X register are loaded by the -Sync signal 210 and then incremented by the clock (CLK) signal 212 for the transfer. Reference numerals 208 and 209 are shifters, which shift the outputs of the counters 204 and 205 (
internally generated addresses). A control register 207 holds information indicating in which direction and by how many bits the outputs of the counters 204 and 205 are to be shifted. That is, if the value of the register 207 is "0", there is no shift, if it is "-1", one bit is shifted towards the lower order, and if it is "1", it is shifted by one bit towards the upper direction. The number of bits is expressed as 4. 603,60
A register 4 holds address data to be added to the address information numbers passed through the shifters 208 and 209, respectively. 601 and 602 are adders, and shifters 208° and 209
The contents of the address information registers 603 and 604 that have passed through are added. On the other hand, 303 is an X length register that holds the transfer Y length of image data. 307 is a counter, which is cleared by the V-5 sync signal 211, and then cleared by the H-S
It is incremented by 1 by the ync signal 210. 3
05 is a comparator, which outputs a signal of logic "1" level while the content of the counter 307 is smaller than the content of the X length register 303. Further, 304 is an X length register that holds the transfer X length of image data. 30
8 is a counter, which is cleared by the H-Sync signal 210 and then incremented by 1 by the CLK signal 212. 306 is a comparator, and while the contents of the counter 308 are smaller than the contents of the During the "L" level, the chip enable signal CE is output to the RAM 106. Therefore, during this period, image data is written using the strobe signal. FIG. 3 is a detailed block diagram of address generator 114. Components that operate in the same way as in FIG. 2 are given the same numbers and will not be described here. In other words, in the address generator 114 shown in FIG.
Instead of writing to or reading from the RAM 106 shown in the figure, this is done for the scanner/printer controller 113. Here, a specific example of a transfer operation when reading image data from the scanner device 118 and storing it in the image memory 106 will be described below. In this embodiment, a case will be described in which the original is A3 size and is written to the image memory 106 in the same size transfer mode. In this case, the CPU 104 performs the following initial settings. (Address generator 114) ■X counter 205 depth 0 ■Y counter 204 = 0 ■X length register 303 = 4752 ■Y length register 304 = 6720 (address generator 107) ■X register 206 = 0 ■Y register 203 = 0 ■MPX200 = high speed-image transfer bus connection ■MPX201
= Use internal address ■Control register 20? = 0 ■Registers 603, 604 = 0 ■X length register 304 = 4752 ■Y length register 303 = 6720 After this initial setting, the CPU 10
4 starts, high-speed image data is transferred from the scanner/printer interface section 112 to the image memory section 105. [From al image memory to printer] In this case as well, the above

【スキャナから画像メモリへ］の項
で説明したように、ＣＰＵ１０４が所定の初期設定し、
スタートをかければよい。 ［画像メモリからビデオフレームメモリヘコここでは、
画像メモリ１０６に格納されている画像データをデイス
プレィ１１７に表示する場合を考える。この場合、例え
ば、画像メモリ内に、Ａ３サイズ（４７５２Ｘ６７２０
画素）のデータがあり、この画像データの全体像をデイ
スプレィ装置１１７に表示させるためには、デイスプレ
ィ装置１１７（７）解像度が１２８０ｘ１０２４画素で
あれば、縦横の縮小率を同じとし、２のべき上の縮小率
とすると１／８となり、画像メモリ１０６内に格納され
ている画像データを１／８に縮小しながらビデオフレー
ムメモリ１１０へ転送すれば良い、この場合、ＣＰＵ１
０４は以下のような初期設定を行なう。 （アドレス発生器１０７） ■Ｘレジスタ２０６＝Ｘ転送開始アドレス■Ｙレジスタ
２０３；Ｙ転送開始アドレス■ＭＰＸ２００＝高速画像
転送バス接続■ＭＰＸ２０１＝内部アドレス使用 ■制御レジスタ２０７＝＋３ ■レジスタ６０３，６０４＝０ ■Ｘレングスレジスタ３０４＝５９４　（４７５２／８
） ■Ｙレングスレジスタ３０３＝８４０　（６７２０／８
） （アドレス発生器１１１） ■Ｘレジスタ２０６＝０ ■Ｙレジスタ２０３＝０ ■ＭＰＸ２００＝高速画像転送バス接続■ＸＰＸ２０１
＝内部アドレス使用 ■制御レジスタＲ２０７＝０ ■レジスタ６０３，６０４＝０ ■Ｘレングスレジスタ３０４＝５９４ ■Ｙレングスレジスタ３０３＝８４０ かかる初期設定が終了した後、ＣＰＵ　１０４がスター
トをかけると、画像メモリ部１０５のアドレスＸ、Ｙで
始まる（４７５２Ｘ６７２０）画素分の画像データがビ
デオフレームメモリ１１０の番地（０，０）で始まるエ
リアへ高速に間引転送が行なわれる。この間引は、画像
メモリ部１０５のＸ、Ｙ共に上位へ３ビツトなので、Ｘ
、Ｙ方向−共に１／８である。 この例では、１／８の縮小を説明したが、縮小率はこれ
に限るものではなく、また、画像メモリ１０６に格納さ
れているある一部分の画像データを等倍で、更には拡大
して転送することも可能である。 また、この例では、画像データの転送を１回の転送で行
なう場合を説明したが、画像データをに回に分けて転送
することも可能である。 その場合、レジスタ６０３，６０４の値を変更すること
により、実現できる。 ［ホスト側からのアクセス］ この項では、ホストコンピュータ１００側のＣＰＵが直
接画像メモリ１０６に格納されている画像データをアク
セスする場合を説明する。 本システムでは、ホストコンピュータ１００と本画像処
理システム１１９とは、直接本システムのシステムバス
（ＶＭＥバス）１２０でシステムバス接続されているた
め、ホスト側１００のＣＰＵから見ると、本システムの
画像メモリ１０６はホストコンピュータ１００のメモリ
の一部として扱うことができ、直接ＣＰＵでアクセスす
ることが可能となる。 例えば、ホストコンピュータ１００のオペレーティング
システムがバークレイ版ＵＮＩＸである場合には、ｍｍ
ａｐｍミルシステムコールすることにより画像メモリ１
０６内の任意の位置にある画像データをホストコンピュ
ータ１００のメモリの一部として直接ＣＰＬＩで読み／
書きすることが可能である。 ［本システム内でのアクセス］ この項では、本システム内にあるＣＰＵ１０４が直接画
像メモリ１０６に格納されている画像データをシステム
バス１１５を通してアクセスする場合を説明する。 以下、この実施例の動作を第１図及び第４図を参照して
説明する。 第４図は、本実施例における画像処理システム１１９の
バス拡張ボード１０３の構成を示す詳細ブロック図であ
る。なお、第１図と同様の動作を行なうものには同一の
番号を付け、ここでの説明は省略する。 図において、４０はホストコンピュータ１００側からの
バス接続ケーブル１２０と接続し、バスをケーブルで延
長するためのトランシーバ／レシーバ等を有し、電気的
に変換等を行なうバス接続器である。４１はバスの接続
／切断等のステータスや、ホストコンピュータ１００か
ら、例えば、現在実行中の処理を強制終了させたり、画
像処理システム１１９側にリセット信号を発行したり等
のコマンドを書き込むためのコマンド／ステータスレジ
スタであり、ＶＭＥバス上の通常のメモリと同様の機能
を有する。 ４２はホストコンピュータ１００と本画像処理システム
１１９間とのバス接続を接続／切断するバス接続／切断
器である。４６はバス接続／切断器４２の状態に関わら
ず、ホスト１００側と本画像処理システム１１９側から
アクセスできる様にＶＭＥパス１１５上にマツピングさ
れたレジスタであり、ホスト１００側からは、４６の信
号線を使用し、画像処理システム１１９側からは、４５
の信号線を通してアクセスされる。 つまり、ＣＰＵ１０４がバス１２０を切断する場合には
、レジスタ４１内の該当するビットを、例えば、セット
すると、そのビットが信号！Ｉ４４を経由してバス接続
／切断器４２へ送られ、バス接続／切断器４２では、そ
の信号に従ってバスを接続するか、切断するかを判断し
、動作を行なうように構成されている。そして、バスを
切断した場合には、ホストｌＯＯ側からアクセスしよう
としても、バス接続／切断器４２で切断され、そｔより
も先、すなわち、システムバス側１１５には信号が出力
されないように構成されている。 画像処理システム１１９内のＣＰＵ１０４が直接画像メ
モリ１０６をアクセスする場合には、先ず、ＣＰＵ１０
４は、レジスタ４１の切断するためのビットをセットす
る。その後１画像メモリアクセスを行ない、処理が終了
すると、バス切断ビットをクリアする。 以上説明したように本実施例によれば、ホストコンピュ
ータと直接システムバスでバス接続する画像処理システ
ムにおいて、必要に応じてバス接続を接続／切断する機
能と、その状態をモニタできるようなコマンド／ステー
タスレジスタとを有することにより、ホストコンピュー
タに影響を与えることなく、画像処理システム内で、Ｃ
ＰＵ等の演算装置が直接画像メモリをシステムバスから
アクセスすることが可能となる。 更に、直接システムバス接続することにより、Ａ３サイ
ズＲＧＢ各８ビットの構成の画像データのような大容量
の画像データをホストコンピュータと画像メモリ間で高
速に転送することが可能となる。 また、画像データ転送専用の高速転送バスを設けること
により、画像メモリとビデオフレームメモリ間や、スキ
ャナ／プリンタと画像メモリ間での画像データ転送を高
速に行なうことが可能となる。 本実施例では、ホストコンピュータ１００のシステムバ
スがＶＭＥバスの場合を説明したが、これに限るもので
はなく、別のバスの場合には、そのバスからＶＭＥバス
に変換するバス変換器を使用すれば良いことは容易に推
察できる。 更に、ＶＭＥバスに変換するバス変換器がないホストコ
ンピュータ１００の場合には、ＳＣ８ＩやＧＰＩＢ等の
コンピュータインタフェースバスで接続し、ＣＰＵ１０
４にコマンドインタプリタを載せれば良いことも容易に
推察できる。 また、高速転送バスとしてアドレス信号のないバスを例
に説明したが、このバスの中にアドレス信号を入れた場
合には、受信側のボード側にアドレス発生回路は必要な
く、指定されたアドレスに従ってリード／ライトするよ
うにすれば良いことも容易に推察できる。 【発明の効果】 以上説明したように、本発明によれば、ホストコンピュ
ータとバス接続し、装置間で高速に画像データを転送可
能な画像処理装置を提供することができる。As explained in the section [From scanner to image memory], the CPU 104 performs the predetermined initial settings,
All you have to do is start. [From image memory to video frame memory]
Consider the case where image data stored in the image memory 106 is displayed on the display 117. In this case, for example, A3 size (4752 x 6720
In order to display the entire image of this image data on the display device 117, if the resolution of the display device 117 (7) is 1280 x 1024 pixels, the vertical and horizontal reduction ratios should be the same, and the If the reduction rate is 1/8, the image data stored in the image memory 106 may be reduced to 1/8 while being transferred to the video frame memory 110. In this case, the CPU 1
04 performs the following initial settings. (Address generator 107) ■X register 206 = X transfer start address ■Y register 203; Y transfer start address ■MPX200 = High-speed image transfer bus connection ■MPX201 = Internal address used ■Control register 207 = +3 ■Registers 603, 604 = 0 ■X length register 304 = 594 (4752/8
) ■Y length register 303 = 840 (6720/8
) (Address generator 111) ■X register 206 = 0 ■Y register 203 = 0 ■MPX200 = high-speed image transfer bus connection ■XPX201
= Internal address used ■ Control register R207 = 0 ■ Registers 603, 604 = 0 ■ X length register 304 = 594 ■ Y length register 303 = 840 After the initial settings are completed, when the CPU 104 starts, the image memory section Image data for (4752x6720) pixels starting at addresses X and Y of 105 is thinned out and transferred at high speed to an area starting at address (0, 0) of video frame memory 110. This thinning is performed by 3 bits in the upper order for both X and Y in the image memory section 105, so
, Y direction - both are 1/8. In this example, reduction to 1/8 was explained, but the reduction ratio is not limited to this, and a certain portion of image data stored in the image memory 106 may be transferred at the same size or even enlarged. It is also possible to do so. Further, in this example, a case has been described in which image data is transferred in one transfer, but it is also possible to transfer image data in multiple transfers. In that case, it can be realized by changing the values of registers 603 and 604. [Access from the Host Side] In this section, a case will be described in which the CPU on the host computer 100 side directly accesses image data stored in the image memory 106. In this system, the host computer 100 and the image processing system 119 are directly connected to each other by the system bus (VME bus) 120 of the system, so when viewed from the CPU of the host side 100, the image memory of the system 106 can be treated as part of the memory of the host computer 100, and can be directly accessed by the CPU. For example, if the operating system of the host computer 100 is Berkeley version UNIX, mm
Image memory 1 is created by calling the apm mill system call.
06 can be read directly using CPLI as part of the memory of the host computer 100.
It is possible to write. [Access within the present system] In this section, a case will be described in which the CPU 104 within the present system directly accesses image data stored in the image memory 106 through the system bus 115. The operation of this embodiment will be explained below with reference to FIGS. 1 and 4. FIG. 4 is a detailed block diagram showing the configuration of the bus expansion board 103 of the image processing system 119 in this embodiment. Components that perform the same operations as those in FIG. 1 are given the same numbers, and their explanations here will be omitted. In the figure, 40 is a bus connector that connects to the bus connection cable 120 from the host computer 100 side, has a transceiver/receiver, etc. for extending the bus with the cable, and performs electrical conversion. 41 is a command for writing the status of bus connection/disconnection, etc., and commands from the host computer 100, such as forcibly terminating the currently executing process, issuing a reset signal to the image processing system 119 side, etc. / status register and has the same function as normal memory on the VME bus. 42 is a bus connection/disconnection device that connects/disconnects the bus connection between the host computer 100 and the image processing system 119. 46 is a register mapped onto the VME path 115 so that it can be accessed from the host 100 side and the image processing system 119 side regardless of the state of the bus connection/disconnection device 42; From the image processing system 119 side, 45
accessed through the signal line. That is, when the CPU 104 disconnects the bus 120, it sets the corresponding bit in the register 41, and that bit becomes the signal! The signal is sent to the bus connection/disconnection device 42 via I44, and the bus connection/disconnection device 42 is configured to determine whether to connect or disconnect the bus according to the signal, and to perform an operation. When the bus is disconnected, even if an attempt is made to access from the host lOO side, the bus connection/disconnection device 42 disconnects the bus, and the configuration is such that no signal is output to the system bus side 115. has been done. When the CPU 104 in the image processing system 119 directly accesses the image memory 106, first, the CPU 10
4 sets the bit in register 41 to disconnect. Thereafter, one image memory access is performed, and when the processing is completed, the bus disconnection bit is cleared. As explained above, according to this embodiment, in an image processing system that is directly connected to a host computer via a system bus, there is a function to connect/disconnect the bus connection as necessary, and a command/disconnection function that can monitor the status. By having a status register, C can be used within the image processing system without affecting the host computer.
It becomes possible for a computing device such as a PU to directly access the image memory from the system bus. Furthermore, by directly connecting the system bus, it is possible to transfer large amounts of image data, such as A3 size image data of 8 bits each for RGB, between the host computer and the image memory at high speed. Furthermore, by providing a high-speed transfer bus dedicated to image data transfer, image data can be transferred at high speed between the image memory and the video frame memory, or between the scanner/printer and the image memory. In this embodiment, the case where the system bus of the host computer 100 is the VME bus has been described, but the system bus is not limited to this, and in the case of another bus, a bus converter may be used to convert from that bus to the VME bus. It is easy to infer that this is a good thing. Furthermore, if the host computer 100 does not have a bus converter for converting to a VME bus, connect it with a computer interface bus such as SC8I or GPIB, and connect the CPU 10
It can be easily inferred that it would be better to install a command interpreter on 4. In addition, we have explained using a high-speed transfer bus that does not have an address signal as an example, but if you put an address signal into this bus, there is no need for an address generation circuit on the receiving board, and the bus will follow the specified address. It can be easily inferred that it would be better to read/write. As described above, according to the present invention, it is possible to provide an image processing device that is connected to a host computer via a bus and can transfer image data between the devices at high speed.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本実施例における画像処理システムの構成を示
す概略ブロック図、 第２図は第１図に示すアドレス発生器１０７゜１１０の
構成を示す詳細ブロック図、 第３図は第１図に示すアドレス発生器１１４の構成を示
す詳細ブロック図、 第４図は第１図に示すバス拡張ボード１０３の構成を示
す詳細ブロック図である。 図中、１００・・・ホストコンピュータ、１０２・・・
バス変換拡張ボード、１０３・・・バス拡張ボード、１
０４・・・ＣＰＵボード、１０５・・・画像メモリ部、
１０６・・・画像メモリ、１０７，１１０，１１４・・
・アドレス発生器、１０９・・・表示変換器、１１０・
・・ビデオフレームメモリ、１１３・・・スキャナ／プ
リンタ制御器、１１６・・・高速転送バス、１１７・・
・デイスプレィ、１１８・・・スキャナ／プリンタ、１
２０・・・ケーブルである。FIG. 1 is a schematic block diagram showing the configuration of the image processing system in this embodiment, FIG. 2 is a detailed block diagram showing the configuration of the address generator 107 and 110 shown in FIG. 1, and FIG. 3 is similar to FIG. 1. 4 is a detailed block diagram showing the structure of the bus expansion board 103 shown in FIG. 1. FIG. 4 is a detailed block diagram showing the structure of the bus expansion board 103 shown in FIG. In the figure, 100... host computer, 102...
Bus conversion expansion board, 103...Bus expansion board, 1
04... CPU board, 105... Image memory section,
106... Image memory, 107, 110, 114...
・Address generator, 109...Display converter, 110・
...Video frame memory, 113...Scanner/printer controller, 116...High speed transfer bus, 117...
・Display, 118...Scanner/Printer, 1
20...Cable.

Claims (3)

【特許請求の範囲】[Claims] （１）ホストコンピュータとバス接続し、装置間で高速
に画像データを転送可能な画像処理装置であつて、 ホストコンピュータとバス接続するためのバス接続手段
と、 該バス接続手段で接続されたバスを介して高速に画像デ
ータを転送する転送手段とを備えることを特徴とする画
像処理装置。(1) An image processing device that is connected to a host computer via a bus and can transfer image data at high speed between the devices, comprising a bus connection means for connecting the host computer and the bus, and a bus connected by the bus connection means. 1. An image processing apparatus comprising: a transfer means for transferring image data at high speed via a transfer means. （２）前記バス接続手段は、バスの接続あるいは切断を
管理する管理手段を含むことを特徴とする請求項第１項
に記載の画像処理装置。(2) The image processing apparatus according to claim 1, wherein the bus connection means includes a management means for managing connection or disconnection of the bus. （３）前記転送手段は、アクセスするアドレスを発生す
るアドレス発生手段を含み、該アドレスに基づいて画像
データを転送することを特徴とする請求項第１項に記載
の画像処理装置。(3) The image processing apparatus according to claim 1, wherein the transfer means includes address generation means for generating an address to be accessed, and transfers the image data based on the address.