JPH04155466A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH04155466A JPH04155466A JP2279247A JP27924790A JPH04155466A JP H04155466 A JPH04155466 A JP H04155466A JP 2279247 A JP2279247 A JP 2279247A JP 27924790 A JP27924790 A JP 27924790A JP H04155466 A JPH04155466 A JP H04155466A
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- input
- adapter
- output
- processors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 57
- 230000005856 abnormality Effects 0.000 abstract description 15
- 230000004044 response Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
複数のプロセッサが1つの入出力アダプタを介して各種
の入出力装置を制御するようにしたマルチプロセッサシ
ステムに関し、 伝送路に異常が生しる頻度を低下させることによって信
顛性を向上させるとともに、この伝送路のビジー率を低
下させて実質的な処理速度を高めたマルチプロセッサシ
ステムを得ることを目的とし、 複数のプロセッサがアダプタを介して各種の入出力装置
を共有するようにしたマルチプロセッサシステムにおい
て、上記プロセッサと上記アダプタ間の伝送路として少
なくとも3本のバス型伝送路を設けるとともに、アダプ
タにこれらの伝送路にそれぞれ対応する入出力ポートを
設け、それぞれのプロセッサおよびアダプタはこれら伝
送路のいずれによっても送受信可能なように構成した。
の入出力装置を制御するようにしたマルチプロセッサシ
ステムに関し、 伝送路に異常が生しる頻度を低下させることによって信
顛性を向上させるとともに、この伝送路のビジー率を低
下させて実質的な処理速度を高めたマルチプロセッサシ
ステムを得ることを目的とし、 複数のプロセッサがアダプタを介して各種の入出力装置
を共有するようにしたマルチプロセッサシステムにおい
て、上記プロセッサと上記アダプタ間の伝送路として少
なくとも3本のバス型伝送路を設けるとともに、アダプ
タにこれらの伝送路にそれぞれ対応する入出力ポートを
設け、それぞれのプロセッサおよびアダプタはこれら伝
送路のいずれによっても送受信可能なように構成した。
複数のプロセッサが1つの入出力アダプタを介して各種
の入出力装置を制御するようにしたマルチプロセッサシ
ステムに関する。
の入出力装置を制御するようにしたマルチプロセッサシ
ステムに関する。
プロセッサの処理速度が向上するにつれて複数のプロセ
ッサに並列処理を行なわせるとともに、一般に処理速度
が遅い入出力装置をこれら複数のプロセッサで共有する
ようにしたマルチプロセッサシステムが実用されている
。
ッサに並列処理を行なわせるとともに、一般に処理速度
が遅い入出力装置をこれら複数のプロセッサで共有する
ようにしたマルチプロセッサシステムが実用されている
。
このようなマルチプロセッサシステムの従来の1つの形
態として、第3図に例示したように、複数のプロセッサ
P It P z、’−−−−−−−P nにバス型伝
送路りを介して接続されたアダプタAを設け、このアダ
プタAに各種の入出力装置T + 、 T z、 −−
−−−−T mを接続し、これよってこれら各種の入出
力装置T1゜Tm、 −−−−TmをこのアダプタAを
介して複数のプロセッサP +、 P z、 −−−−
−−P nで共有するように構成することが行なわれて
いる。
態として、第3図に例示したように、複数のプロセッサ
P It P z、’−−−−−−−P nにバス型伝
送路りを介して接続されたアダプタAを設け、このアダ
プタAに各種の入出力装置T + 、 T z、 −−
−−−−T mを接続し、これよってこれら各種の入出
力装置T1゜Tm、 −−−−TmをこのアダプタAを
介して複数のプロセッサP +、 P z、 −−−−
−−P nで共有するように構成することが行なわれて
いる。
しかしながら、プロセッサの処理速度がさらに向上する
にしたがって、プロセッサからの入出力命令の増大に対
処し、また、プロセッサからの入出力命令に対する入出
力装置の応答時間の短縮を図ることの要求が増大し、こ
れによってプロセッサとアダプタ間の上記伝送路りなど
の伝送経路におけるビジー率を低下させることの要求が
増加している。
にしたがって、プロセッサからの入出力命令の増大に対
処し、また、プロセッサからの入出力命令に対する入出
力装置の応答時間の短縮を図ることの要求が増大し、こ
れによってプロセッサとアダプタ間の上記伝送路りなど
の伝送経路におけるビジー率を低下させることの要求が
増加している。
したがって、本発明は、伝送路に異常が生じる頻度を低
下させることによって信頼性を向上させるとともに、こ
の伝送路のビジー率を低下させて実質的な処理速度を高
めたマルチプロセッサシステムを得ることを目的とする
。
下させることによって信頼性を向上させるとともに、こ
の伝送路のビジー率を低下させて実質的な処理速度を高
めたマルチプロセッサシステムを得ることを目的とする
。
複数のプロセッサがアダプタを介して各種の入出力装置
を共有するようにしたマルチプロセッサシステムにおい
て、上記プロセッサと上記アダプタ間の伝送路として少
なくとも3本のバス型伝送路を設けるとともに、アダプ
タにこれらの伝送路にそれぞれ対応する入出力ポートを
設け、それぞれのプロセッサおよびアダプタはこれら伝
送路のいずれによっても送受信可能なように構成した。
を共有するようにしたマルチプロセッサシステムにおい
て、上記プロセッサと上記アダプタ間の伝送路として少
なくとも3本のバス型伝送路を設けるとともに、アダプ
タにこれらの伝送路にそれぞれ対応する入出力ポートを
設け、それぞれのプロセッサおよびアダプタはこれら伝
送路のいずれによっても送受信可能なように構成した。
各プロセッサとアダプタ間には少なくとも3つ以上の伝
送路を構成することができ、この伝送路の使用割当は、
アダプタ内の制御回路が各伝送路およびこのアダプタの
入力ポートの状態を常時監視し、その状態に応して例え
ば次のようにその割当を決定することができる。
送路を構成することができ、この伝送路の使用割当は、
アダプタ内の制御回路が各伝送路およびこのアダプタの
入力ポートの状態を常時監視し、その状態に応して例え
ば次のようにその割当を決定することができる。
第1図の原理図に示したように、その出力側に各種の入
出力装置T 、 、 T 、、 −−−−−T mが接
続されているアダプタAと複数のプロセッサP It
P z、−・・−・Pnとの間で情報を送受信するため
に、各プロセッサの入出力端子とアダプタAの入出カポ
−)it。
出力装置T 、 、 T 、、 −−−−−T mが接
続されているアダプタAと複数のプロセッサP It
P z、−・・−・Pnとの間で情報を送受信するため
に、各プロセッサの入出力端子とアダプタAの入出カポ
−)it。
it、i、との間に3つのバス型伝送路L 1. L
z、 L 3を設けた場合を例に採って説明する。
z、 L 3を設けた場合を例に採って説明する。
プロセッサP、、P、、−・−−−−Pnからアダプタ
Aへの情報伝送量が多いことから、上記3つの伝送路L
1. L t、 L 3および入出力ポート1.、i
、、1.のすべてに異常が無い場合には、これら複数の
プロセッサP、、P、、−・・−PnからアダプタAへ
の伝送路として2つの伝送路例えばり、、L2を使用し
、残る1つの伝送路L3を比較的情報伝送量の少ないア
ダプタAから各プロセッサP 、、 P 1.−・−P
nへの伝送路として使用するように割当てる。
Aへの情報伝送量が多いことから、上記3つの伝送路L
1. L t、 L 3および入出力ポート1.、i
、、1.のすべてに異常が無い場合には、これら複数の
プロセッサP、、P、、−・・−PnからアダプタAへ
の伝送路として2つの伝送路例えばり、、L2を使用し
、残る1つの伝送路L3を比較的情報伝送量の少ないア
ダプタAから各プロセッサP 、、 P 1.−・−P
nへの伝送路として使用するように割当てる。
そして、1つの伝送路あるいは入出力ポート例えばLl
+ilに異常が発生した場合には、残る2つの伝送路L
Z、L3の一方例えばL2を各プロセッサP l+ P
、、−・−PnからアダプタAへの情報伝送に、他方
の伝送路り、をアダプタAから各プロセッサP +、
P z、−−−−−−P n ヘの入出力袋’tT1.
Tt。
+ilに異常が発生した場合には、残る2つの伝送路L
Z、L3の一方例えばL2を各プロセッサP l+ P
、、−・−PnからアダプタAへの情報伝送に、他方
の伝送路り、をアダプタAから各プロセッサP +、
P z、−−−−−−P n ヘの入出力袋’tT1.
Tt。
−−−−−−−T mからの応答情報などを含む情報伝
送に使用するようにする。
送に使用するようにする。
さらにもう1つの伝送路あるいは入出力ポート例えばL
2.i2にも異常が生じた場合には、残る1つの伝送路
り、によって各プロセッサP It P z。
2.i2にも異常が生じた場合には、残る1つの伝送路
り、によって各プロセッサP It P z。
−・−PnとアダプタA間の双方向の情報伝送を行なう
ようにする。
ようにする。
したがって、3つの伝送路L+、Lz、Liおよびアダ
プタAの入出力ポートiI、1g+i3の異常によって
、3つの伝送路のすべてが使用できないようにならない
限りプロセンサシステムの動作は維持されるから、すべ
ての伝送路に異常が生した場合にのみアラームによって
プロセッサシステムの異常を報知すればよい。
プタAの入出力ポートiI、1g+i3の異常によって
、3つの伝送路のすべてが使用できないようにならない
限りプロセンサシステムの動作は維持されるから、すべ
ての伝送路に異常が生した場合にのみアラームによって
プロセッサシステムの異常を報知すればよい。
上記のように、伝送路あるいは入出力ポートの異常によ
ってプロセッサシステムがダウンする機会が著しく減少
するばかりでなく、各プロセッサからアダプタへの伝送
路の上側のように3組あるいはそれ以上多く設定するこ
とによって、伝送路ビジーによるプロセッサの待ち時間
を短縮してプロセッサシステムとしての処理速度を向上
させることができる。
ってプロセッサシステムがダウンする機会が著しく減少
するばかりでなく、各プロセッサからアダプタへの伝送
路の上側のように3組あるいはそれ以上多く設定するこ
とによって、伝送路ビジーによるプロセッサの待ち時間
を短縮してプロセッサシステムとしての処理速度を向上
させることができる。
第2図は3つのパス型伝送路を設けた本発明によるアダ
プタの実施例を示すもので、アダプタAに設けられた3
つの入出力ポート11,1□、13は第1図の入出カポ
−1−i、、 12. i nに相当するものであって
、プロセッサP 、 、 P 、、 −−−−−−P
nの入出力端子とバス型伝送路L1.LZ、L3を介し
て接続されている。
プタの実施例を示すもので、アダプタAに設けられた3
つの入出力ポート11,1□、13は第1図の入出カポ
−1−i、、 12. i nに相当するものであって
、プロセッサP 、 、 P 、、 −−−−−−P
nの入出力端子とバス型伝送路L1.LZ、L3を介し
て接続されている。
これらの伝送路L+、Lz、L:+あるいは入出カポ−
41,,1□、13の状態はこのアダプタ内に設けられ
た制御プロセッサ5によって常時監視されており、これ
らに異常が発生すれば、予め設定されている制御プログ
ラムにしたがって選択回路3を切換え、作用の項で説明
したように、伝送路L1゜L2.L3の使用方法をそれ
ぞれ選択・制御する。
41,,1□、13の状態はこのアダプタ内に設けられ
た制御プロセッサ5によって常時監視されており、これ
らに異常が発生すれば、予め設定されている制御プログ
ラムにしたがって選択回路3を切換え、作用の項で説明
したように、伝送路L1゜L2.L3の使用方法をそれ
ぞれ選択・制御する。
各プロセッサP 、 、 P 2.、−−−−−−、
p nから独立して連続的あるいは単独に出力されてこ
れらの入出力ポートII、1□、13に人力した命令な
どは、選択回路2で選択されてメモリ3に到来順に格納
されるが、もし複数のプロセッサから同時に命令が到来
したときには、制御プロセッサ5の制御によって入出力
ポート1..1□、13あるいは選択回路2でその受信
順序を調停するように構成することができる。
p nから独立して連続的あるいは単独に出力されてこ
れらの入出力ポートII、1□、13に人力した命令な
どは、選択回路2で選択されてメモリ3に到来順に格納
されるが、もし複数のプロセッサから同時に命令が到来
したときには、制御プロセッサ5の制御によって入出力
ポート1..1□、13あるいは選択回路2でその受信
順序を調停するように構成することができる。
そして、これら命令は制御プロセッサ5で順次解読され
、これらの命令自体によって指示された入出力装置に対
してこの命令を入出力装置側の入出カポ−トロ 、、
6□、6..6.を経て出力するために、制御プロセッ
サ5はメモリ3からこの命令を読出すとともに選択回路
4を制御し、この選択回路4によって選択された入出力
ポートから所定の入出力装置にプロセッサからの命令を
送出して当該入出力装置に命令を実行させる。
、これらの命令自体によって指示された入出力装置に対
してこの命令を入出力装置側の入出カポ−トロ 、、
6□、6..6.を経て出力するために、制御プロセッ
サ5はメモリ3からこの命令を読出すとともに選択回路
4を制御し、この選択回路4によって選択された入出力
ポートから所定の入出力装置にプロセッサからの命令を
送出して当該入出力装置に命令を実行させる。
本発明によれば、複数の伝送路をプロセッサからアダプ
タへの伝送に利用できるため、伝送路あるいは入出力ポ
ートの異常によるシステムダウンの可能性が著しく減少
するとともに、複数のプロセッサが同時に命令を出力す
ることが可能となることからでプロセッサ間で命令出力
の調停を行なう必要がなくなり、さらに、アダプタの入
出力ポートがビジー状態にあることによって生じる待ち
時間が不用になって入出力命令に対する応答速度が向上
するという格別の効果が達成される。
タへの伝送に利用できるため、伝送路あるいは入出力ポ
ートの異常によるシステムダウンの可能性が著しく減少
するとともに、複数のプロセッサが同時に命令を出力す
ることが可能となることからでプロセッサ間で命令出力
の調停を行なう必要がなくなり、さらに、アダプタの入
出力ポートがビジー状態にあることによって生じる待ち
時間が不用になって入出力命令に対する応答速度が向上
するという格別の効果が達成される。
第1図は本発明の原理を示すブロック図、第2図は本発
明によるアダプタの実施例を示す図、第3図は従来例を
示すプロ、り図である。 特許出願人 富士通株式会社 ’l L2Ll 原理図 従来例 1区 39■
明によるアダプタの実施例を示す図、第3図は従来例を
示すプロ、り図である。 特許出願人 富士通株式会社 ’l L2Ll 原理図 従来例 1区 39■
Claims (1)
- 【特許請求の範囲】 複数のプロセッサがアダプタを介して各種の入出力装置
を共有するようにしたマルチプロセッサシステムにおい
て、 上記プロセッサと上記アダプタ間の伝送路として少なく
とも3本のバス型伝送路を設けるとともに、アダプタに
これらの伝送路にそれぞれ対応する入出力ポートを設け
、それぞれのプロセッサおよびアダプタはこれら伝送路
のいずれによっても送受信可能なように構成したことを
特徴とするマルチプロセッサシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2279247A JPH04155466A (ja) | 1990-10-19 | 1990-10-19 | マルチプロセッサシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2279247A JPH04155466A (ja) | 1990-10-19 | 1990-10-19 | マルチプロセッサシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04155466A true JPH04155466A (ja) | 1992-05-28 |
Family
ID=17608489
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2279247A Pending JPH04155466A (ja) | 1990-10-19 | 1990-10-19 | マルチプロセッサシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04155466A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0720994A (ja) * | 1993-06-30 | 1995-01-24 | Hitachi Ltd | 記憶システム |
-
1990
- 1990-10-19 JP JP2279247A patent/JPH04155466A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0720994A (ja) * | 1993-06-30 | 1995-01-24 | Hitachi Ltd | 記憶システム |
US6578100B1 (en) | 1993-06-30 | 2003-06-10 | Hitachi, Ltd. | Storage system having plural buses |
US6581128B2 (en) | 1993-06-30 | 2003-06-17 | Hitachi, Ltd. | Storage system |
US7120738B2 (en) | 1993-06-30 | 2006-10-10 | Hitachi, Ltd. | Storage system having data format conversion function |
US7444467B2 (en) | 1993-06-30 | 2008-10-28 | Hitachi, Ltd. | Storage system having a semiconductor memory device which stores data and parity data permanently |
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