JPH0415475B2 - - Google Patents

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JPH0415475B2
JPH0415475B2 JP4595385A JP4595385A JPH0415475B2 JP H0415475 B2 JPH0415475 B2 JP H0415475B2 JP 4595385 A JP4595385 A JP 4595385A JP 4595385 A JP4595385 A JP 4595385A JP H0415475 B2 JPH0415475 B2 JP H0415475B2
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Takatoshi Ishii
Makoto Kaneko
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、上下2分割された液晶パネルと、
このパネルの行、列電極を駆動する駆動回路とか
らなる液晶モジユールを駆動制御する液晶表示コ
ントローラに関する。
〔従来技術〕
近年の液晶表示装置は、通常第6図の構成が採
られる。この図において、1はCPU(中央処理装
置)、2は液晶表示コントローラ、3は表示用メ
モリ、4は液晶モジユールである。また、液晶モ
ジユール4は、第7図に示すように液晶パネル5
と、その周辺に設けられたパネル駆動回路6とか
ら構成されている。液晶パネル5は、例えば横
640本、縦200本の電極を有し、640×200ドツトに
よる画像表示を行う。また、この液晶パネル5は
表示ブロツクA,Bに分割され、2個のパネルと
して駆動される。シフトレジスタ7a(640ビツ
ト)、ラツチ8a(640ビツト)、電極駆動回路9a
は各々表示ブロツクAの列電極を駆動する回路、
シフトレジスタ7b(640ビツト)、ラツチ8b
(640ビツト)、電極駆動回路9bは各々表示ブロ
ツクBの列電極を駆動する回路、シフトレジスタ
11a,11b(各100ビツト)および電極駆動回
路12a,12bは各々行電極を駆動する回路で
ある。なお、この液晶モジユール4は通常パネル
メーカにおいて製造、販売される。
以上の構成において、CPU1(第6図)は画
像データを表示用メモリ3内に書込み、そして、
液晶表示コントローラ2へ表示指令を出力する。
液晶表示コントローラ2は、この表示指令を受
け、表示用メモリ3から画像データを読出し、読
出した画像データに基づいて表示データLDa,
LDb(シリアルデータ)を作成し、シフトクロツ
クSCKと共に液晶モジユール4へ出力する。こ
れにより、表示データLDa,LDbが各々シフトレ
ジスタ7aおよび7bに順次読込まれる。そし
て、表示データLDa,LDb(各640ビツト)が各々
シフトレジスタ7a,7bに読込まれた時点で、
液晶表示コントローラ2がラツチクロツクLCお
よびフレーム信号FLMを各々出力する。出力さ
れたラツチクロツクLCはラツチ8a,8bの各
ロード端子およびシフトレジスタ11a,11b
の各クロツク端子へ印加され、また、フレーム信
号FLMは上フレーム信号FLMa、下フレーム信
号FLMbとしてシフトレジスタ11a,11bの
各データ入力端子へ印加される。これにより、シ
フトレジスタ7a,7b内のデータがラツチ8
a,8bに読込まれ、またシフトレジスタ11
a,11bの第0番目の記憶セル内に“1”信号
が読込まれ、液晶パネル5の第0行(最上行)お
よび第100行のドツト表示が行われる。次に液晶
表示コントローラ2は第1行および第101行の各
ドツトを表示させるためのデータLDa,LDbを
各々シフトクロツクSCKと共に出力し、シフト
レジスタ7a,7b内に全データ(640ビツト)
が読込まれた時点でラツチクロツクLCを出力す
る。これにより、シフトレジスタ7a,7b内の
データがラツチ8a,8b内に読込まれ、また、
シフトレジスタ11a,11bの第1番目の記憶
セル内に“1”信号が読込まれ、液晶パネル5の
第1行および第101行のドツト表示が行われる。
以下、上記の過程が繰返えされてパネル表示が行
われる。なお、フレーム信号FLMは1フレーム
走査につき1回(走査開始時点)出力される。ま
た、フレーム周波数は通常70Hzである。
〔発明が解決しようとする問題点〕
ところで、液晶パネルには、縦電極の数が上述
した200本のものの他、192本のもの、204本のも
の等種々のものがある。いま、CPU1のプログ
ラムが640×204ドツトの液晶パネルを対象とした
プログラムであつた場合、そのプログラムによつ
て640×192ドツトの液晶パネルを駆動すると、勿
論、表示画像の一部が欠け、満足な表示はできな
い。一方、CPU1のプログラムが640×192ドツ
トのパネルを対象としたプログラムの場合に、そ
のプログラムで640×204ドツトの液晶パネルを駆
動すると、一応の表示は行えるが、次の様な問題
が発生する。
すなわち、前述したように液晶パネル5は上下
の表示ブロツクA,Bに分割され、各表示ブロツ
クA,Bが別個のパネルとして駆動される。ま
た、各表示ブロツクA,Bの各行電極は最も上の
ものから順次駆動される。この結果、640×192ド
ツトのプログラムで640×204ドツトのパネルを駆
動すると、上下の表示ブロツクA,Bが各々96行
しか駆動されないため、第8図に示すように表示
ブロツクAの画像と表示ブロツクBの画像との間
に隙間ができてしまう。したがつて、従来、640
×192ドツトのプログラムが既に出来ている場合
において、640×204ドツトのパネルしか用意でき
なかつた場合は、既に完成しているプログラムを
変更しなければならなかつた。またこの場合、表
示用メモリ3には、パネルの非表示領域(640×
192ドツト以外の領域)に対応する記憶エリア内
にブランクデータを書き込んでおかなければなら
ず、メモリ容量の点でも無駄であつた。
そこでこの発明は、パネルの行電極の数が増え
た場合において、もとのプログラムをほとんど変
更することなく正しい表示を行うことができ、か
つ、表示用メモリに余分なブランクデータを書込
む必要もない液晶表示コントローラを提供するこ
とを目的としている。
〔問題を解決するための手段〕
この発明は、外部(CPU)からのデータが書
込まれるレジスタと、上表示ブロツク用の上フレ
ーム信号を、下表示ブロツク用の下フレーム信号
よりレジスタ内のデータに対応するラツチ信号周
期だけ前の時点で出力するフレーム信号出力手段
とを有してなるものである。
〔作用〕
上記レジスタ内に、予め行電極の相違数に対応
するデータを書込んでおく。例えば、640×192ド
ツトのプログラムで640×204ドツトのパネルを駆
動する場合、行電極の相違数12に対応するデータ
(例えば“1,1”)をレジスタ内に書込んでお
く。これにより、上フレーム信号が下フレーム信
号よりデータ“1,1”に対応するラツチ信号周
期(この場合、6周期)だけ前に出力される。こ
の結果、上表示ブロツクの6本の行電極が駆動さ
れた後、下表示ブロツクの行電極の駆動が開始さ
れる。上表示ブロツクの表示データを下表示ブロ
ツクの表示データと同タイミングで出力すれば、
上表示ブロツクが96本の行電極のパネルとして使
用されることにより、上下間に隙間ができること
はない。
〔実施例〕
第1図はこの発明の一実施例による液晶表示コ
ントローラ15を適用した液晶表示装置の構成を
示すブロツク図である。この図に示すコントロー
ラ15は640×192ドツト、640×200ドツト、640
×204ドツトの各液晶パネルを各々駆動し得るよ
うになつており、さらに、640×192ドツトのプロ
グラムによつて640×200ドツトおよび640×204ド
ツトの液晶パネルを、また、640×200ドツトのプ
ログラムによつて640×204ドツトの液晶パネルを
駆動できるようになつている。
以下詳述すると、第1図において符号16は
CPU、17はメモリであり、このメモリ17は
CPU16において用いられるプログラムが記憶
されたROMおよびデータ記憶用のRAMから構
成される。18はCPU16から出力される表示
データが書込まれる表示用メモリ、4は第7図に
示す液晶モジユールである。表示用メモリ18は
16KバイトのRAMであり、このメモリ18の各
ビツトが液晶パネル5の各ドツトに対応してい
る。第2図はこのメモリ18の記憶状態を示す図
であり、この図に示すように、0番地には表示ブ
ロツクAの第0ドツト(最上行最左端のドツト)
〜第7ドツト(最上行左から8番目のドツト)の
表示データが“1”または“0”で記憶され、1
番地には第8ドツト〜第15ドツトの表示データが
記憶され、以下、表示ブロツクAの各ドツトの表
示データが順次記憶される。そして、この表示ブ
ロツクAの各表示データに続いて表示ブロツクB
の第0ドツト、第1ドツト……の各表示データが
順次記憶される。したがつて、液晶パネル5が
640×192ドツトの場合は、0番地から、 80×96×2=15360(バイト) の間に表示データが記憶される。ここで、80(バ
イト)は1行(640ドツト)の表示データが記憶
されるメモリ容量である。同様に、液晶パネル5
が640×200ドツトの場合は、0番地から、 80×100×2=16000(バイト) の間に、640×204ドツトの場合は、 80×102×2=16302(バイト) の間に表示データが記憶される。また、表示デー
タとしては、そのドツトを表示させる場合に
“11”が、非表示の場合に“0”が各々記憶され
る。
次に、コントローラ15において、表示制御回
路19は、表示用メモリ18内の各データを読出
し、読出したデータを表示データLDa,LDbとし
て出力する。なお、詳細は後述する。クロツクパ
ルス発生器20は、基本クロツクパルスφ0およ
びこのクロツクパルスφ0を1/4に分周したクロ
ツクパルスφ1(第3図イ,ハ参照)を発生する
回路である。フリツプフロツプ(以下、FFと略
称する)21はクロツクパルスφ1によつてトリ
ガされるFFであり、そのQ出力はクロツクパル
スφ2(第3図ハ参照)として出力される。水平
カウンタ22はクロツクパルスφ2の立下りにお
いてトリガされる7ビツトのアツプカウンタであ
り、そのリセツト端子Rへ供給される信号TGの
立下りにおいてリセツトされる。デコーダ23は
水平カウンタ22のカウント出力が「3」,「83」,
「85」の時各出力端から“1”信号を出力するデ
コーダである。24はアンドゲート、26はFF
である。このFF26は、そのセツト端子S、リ
セツト端子Rへ各々供給される信号の立下りにお
いて、セツト/リセツトされる。29は入力され
る信号をクロツクパルスφ2を1周期遅延させて
出力するD型フリツプフロツプ(以下、D−FF
と略称する)、30〜32はアンドゲートである。
次に、垂直カウンタ35は信号TGの立下りに
おいてトリガされ、リセツト端子Rへ供給される
信号の立下りにおいてリセツトされる7ビツトの
アツプカウンタであり、そのカウント出力はデコ
ーダ36へ供給されると共に、表示制御回路19
へ供給される。デコーダ36は垂直カウンタ35
のカウント出力が「11−7」,「12−3」,「12−
5」,「13−1」の時各出力端から“1”信号を出
力するデコーダである。なお、「11−3」とは、
垂直カウンタ35の上位4ビツトの出力データが
「11」で、下位3ビツトの出力データが「3」で
あることを意味する。他についても同様である。
38〜40はFF26と同じフリツプフロツプ、
41〜43はアンドゲート、44はオアゲート、
45はレジスタである。このレジスタ45は3ビ
ツトのレジスタであり、CPU16から出力され
る3ビツトのパネルデータPDが書込まれる。こ
こで、CPU16のプログラムが640×192ドツト
の液晶パネルを対象にしたプログラムの場合は、
レジスタ45にパネルデータPDとして“001”
(第0ビツトが“1”)が書込まれ、640×200ドツ
トのプログラムの場合は“010”が書込まれ、640
×204ドツトのプログラムの場合は、“100”が書
込まれる。そして、このレジスタ45に書込まれ
たデータPDの第0ビツトPD0がアンドゲート4
3へ供給され、第1ビツトPD1、第2ビツトPD2
が各々アンドゲート42,41へ供給される。
次に、47,48はアンドゲート、49は3ビ
ツトのアツプカウンタである。このカウンタ49
は、そのクロツク端子CKへ供給される信号の立
下りにおいてトリガされ、そのリセツト端子Rへ
供給される信号の立下りにおいてリセツトされ
る。50〜53はアンドゲート、54はナンドゲ
ート、55〜57はインバータ、59は比較器で
ある。この比較器59はカウンタ49のカウント
出力の第1ビツト、第2ビツトとインバータ5
6,57の出力信号とを比較し、両者が一致した
時一致信号EQ(“1”信号)を出力する。60は
2ビツトのレジスタであり、CPU16から出力
される2ビツトの相違数データDFが書込まれる。
ここで、相違数データDFとは、CPU16のプロ
グラムにおいて使用が予定されている液晶パネル
の行電極数と、実際に使用する液晶パネルの行電
極数との差に対応するデータであり、この実施例
では次のように定められている。
行電極数の差 DF1 DF0 12 1 1 8 1 0 4 0 1 0 0 0 次に、上記構成によるコントローラ15の動作
を第3図〜第5図に示すタイミング図を参照して
説明する。
まず、クロツクパルスφ0を第3図イに示すも
のとすると、クロツクパルスφ1,φ2は各々、
同図ロ,ハに示す波形となり、クロツクパルスφ
2によつてトリガされる水平カウンタ22のカン
ウト出力は第3図ニに示すように変化する。次
に、FF26は、デコーダ23の出力端子3の信
号によつてセツトされ、デコーダ23の出力端子
83の信号によつてリセツトされる。したがつ
て、このFF26の出力端子Qから出力される信
号HDは第3図ホに示す波形となり、またD−FF
29の出力は第3図ヘに示す波形となる。次に、
アンドゲート24はデコーダ23の出力端子85
の信号と、クロツクパルスφ2とのアンドをとる
回路であり、したがつて、その出力信号TGは第
3図トに示す波形となる。そして、この信号TG
の立下りにおいて水平カウンタがリセツトされ、
また垂直カウンタ35がトリガされる。したがつ
て、垂直カウンタ35の出力が第3図チに示すよ
うに変化する。なお、この第3図チにおいて、
「−」の左側の数字が垂直カウンタ35の上位4
ビツトを、また右側の数字が下位3ビツトを示し
ている。次に、アンドゲート47は信号TGとク
ロツクパルスφ1とのアンドをとる回路であり、
したがつて出力信号は第3図リに示す波形とな
る。そして、この信号がラツチクロツクLCとし
て液晶モジユール4へ供給される。
次に、垂直カウンタ35は信号TGによつてト
リガされ、デコーダ36の出力端子13−1の信
号の立下りでリセツトされる。したがつて、信号
TG(第3図ト参照)を第4図ロに示すものとす
れば、垂直カウンタ35のカウント出力は第4図
ハに示すように変化する。なお、第4図ハには垂
直カウンタ35のカウント出力の上位4ビツトの
みを示す。第4図イに、第3図ホに示す信号HD
を再度示す。次に、FF40〜38は各々、デコ
ーダ36の出力端子13−1の信号の立下りでセ
ツトされ、デコーダ36の出力端子11−7,1
2−3,12−5の各信号の立下りでリセツトさ
れる。したがつて、これらのFF40〜38の各
Q出力信号は各々第4図ニ〜ヘに示す波形とな
る。
次に、垂直カウンタ35の出力(第4図ハ参
照)を第5図イに示すものとすれば、信号TG
(第3図トは同図ロの波形によつて示される。次
に、アンドゲート48はデコーダ36の出力端子
12−3の信号と、信号TGとのアンドをとる回
路であり、したがつて、その出力信号TRAは第
5図ハに示す波形となる。次に、カウンタ49の
リセツト端子Rへ信号TRAが供給されると、こ
の信号TRAの立下りにおいてカウンタ49がリ
セツトされる。カウンタ49がリセツトされる
と、ナンドゲート54の出力が“1”となり、以
後、信号TG(第5図ロ)がアンドゲート50を
介してカウンタ49のクロツク端子CKへ供給さ
れ、これにより、カウンタ49の出力が第5図ニ
に示すように変化する。そして、カウンタ49の
カウント出力が「7」になると、ナンドゲート5
4の出力が“0”となり、したがつてアンドゲー
ト50が閉状態となり、以後、カウンタ49のカ
ウント出力が「7」の状態で保持される。そし
て、再び信号TRAがカウンタ49のリセツト端
子Rへ供給されると、再び第5図ニに示すカウン
トが行われる。
次に、レジスタ60内の相違数データDFが
“00”(10進数「0」)の場合は、インバータ56,
57の出力が“1,1”となり、したがつてカウ
ンタ49のカウント出力が「6,7」の場合に比
較器59の出力信号EQが“1”となる。また、
インバータ55の出力はカウンタ49のカウント
出力が「6」の場合に“1”となる。したがつ
て、アンドゲート53はカウンタ49のカウント
出力が「6」の場合に開状態となる。そして、ア
ンドゲート53が開状態になると、信号TGが同
アンドゲート53を介して、上フレーム信号
FLMa−0(第5図ホ)として液晶モジユール4
へ出力される。同様に、レジスタ60内の相違数
データDFが“01”(10進数「1」)、“10”(10進数
「2」、“11”(10進数「3」)の場合は各々、カウ
ンタ49のカウント出力が「4」,「2」,「0」の
時アンドゲート53が開状態となり、信号TGが
アンドゲート53を介して、上フレーム信号
FLMa−1(第5図ヘ),FLMa−2(第5図ト),
FLMa−3(第5図チ)として液晶モジユール4
へ出力される。次に、アンドゲート52はカウン
タ49のカウント出力が「6」の時開状態とな
る。そして、アンドゲート52が開状態になる
と、信号TGが同アンドゲート52を介して、下
フレーム信号FLMb(第5図リ)として液晶モジ
ユール4へ出力される。このように、下フレーム
信号FLMbは常時同じタイミングで発生するが、
上フレーム信号FLMaは、レジスタ60内の相違
数データDFに応じて異なるタイミングで発生す
る。なお、上述した上フレーム信号FLMa−0〜
3および下フレーム信号FLMbを各々第4図ト〜
ルに示す。また、第3図リに示すラツチクロツク
LCを第4図オに転記し、さらに、第5図ホに示
す上フレーム信号FLMa−0を第3図ヌに転記す
る。
以上がコントローラ15の各部の出力波形およ
び出力データであり、上述した第3図〜第5図に
示す動作は、電源投入時点以降、常時繰り返して
実行される。
次に、全体の動作を説明する。液晶パネル5の
表示を行う場合、CPU16は、まずパネルデー
タPD(3ビツト)および相違数データDF(2ビツ
ト)を出力する。いま、CPU16のプログラム
が640×192ドツトのパネル駆動用のプログラムで
あるとし、また、液晶モジユール4内の液晶パネ
ル5も640×192ドツトのパネルであるとすると、
CPU16はパネルデータPDとして“001”を、
また相違数データDFとして“00”を各々出力す
る。出力されたデータPDおよびDFは各々、表示
制御回路19によつてレジスタ45および60内
に書込まれる。そして、データ“001”がレジス
タ45内に書込まれると、アンドゲート43が開
状態となり、第4図ニに示すFF40のQ出力が
アンドゲート43、オアゲート44を介して、信
号VDとして出力される。次に、CPU16は表示
データを順次出力する。出力された表示データは
表示制御回路19を介して表示用メモリ18内に
書込まれる。次にCPU16は表示指令を出力す
る。この表示指令が出力されると、以後、次の過
程によつて液晶パネル5の表示が行われる。
すなわち、まず、表示制御回路15は垂直カウ
ンタ35のカウント出力が「0−0」になるまで
待期し、次いで「0−0」になつた時点(第3図
に示す時刻t0参照)から信号HDの立上りを待
ち、信号HDが立上つた時点(同図の時刻t1)か
らクロツクパルスφ2の1周期間(時刻t1〜t2)
に、表示メモリ18から表示ブロツクA(第7図)
の第0〜第7ビツトの表示データ(1バイト)お
よび表示ブロツクBの第0〜第7ドツトの表示デ
ータ(1バイト)を各々読出す。なお、この読出
しのアドレスは垂直カウンタ35のカウント出力
に基づいて作成される。次に、表示制御回路19
は、時刻t2〜t3において、表示ブロツクAの表示
データを表示データLDaとして、また表示ブロツ
クBの表示データを表示データLDbとして、クロ
ツクパルスφ0のタイミングで1ビツトづつ順次
出力する。また、同時刻t2〜t3において、表示ブ
ロツクAの第8〜第15ドツトの表示データおよび
表示ブロツクBの第8〜第15ドツトの表示データ
を各々読出す。次に、表示制御回路19は、時刻
t3〜t4において表示ブロツクA,Bの第8〜第15
ドツトの表示データを各々クロツクパルスφ0の
タイミングで出力し、また、表示ブロツクA,B
の第16〜第23ドツトの表示データを読出し、以下
上記の動作を繰り返す。
他方、信号HDが“1”信号に立上り、次いで
時刻t2においてD−FF29の出力(第3図ヘ)
が“1”信号に立上ると、アンドゲート30が開
状態となり、クロツクパルスφ0が同アンドゲー
ト30を介して、シフトクロツクSCKとして液
晶モジユール4へ供給される。また、D−FF2
9の出力が“1”信号の立上り、かつ、垂直カウ
ンタ35のカウント出力が「0−0」となること
によつて信号VD(第4図ニ参照)が“1”信号
に立上ると、アンドゲート31,32が共に開状
態となり、表示データLDa,LDbが各々アンドゲ
ート32,31を介して液晶モジユール4へ供給
される。そして、この表示データLDa,LDbが
各々シフトクロツクSCKに基づいて第7図のシ
フトレジスタ7a,7bに読込まれる。
次に、第3図に示す時刻t5において信号HDが
“0”信号に立下ると、表示制御回路19が表示
データの読出しを停止し、次いで時刻t6になる
と、表示データLDa,LDbの出力を停止する。こ
の時刻t6において、第7図のシフトレジスタ7
a,7bには各々表示ブロツクA,Bの各第0行
目(最上行)の各ドツトを表示させるための表示
データが読込まれている。次に、第3図の時刻t7
〜t8においてラツチクロツクLCおよび上フレー
ム信号FLMa−0が各々液晶モジユール4へ出力
され、またこの時、同時に下フレーム信号FLMb
(第5図リ)が出力されると、第7図のシフトレ
ジスタ11a,11bの第0番目の記憶セル内に
“1”が読込まれると共に、シフトレジスタ7a,
7b内の表示データがラツチ8a,8b内に読込
まれ、これにより、表示ブロツクA,Bの各第0
行目のドツト表示が行われる。
次に、第3図の時刻t9において信号HDが再び
立上ると、以後表示用メモリ18から表示ブロツ
クA,Bの第1行目の各ドツトの表示データが順
次読出され、表示データLDa,LDbとして表示制
御回路19から出力され、第7図のシフトレジス
タ7a,7bに読込まれる。次いで時刻t10にお
いてラツチクロツクLCが液晶モジユール4へ出
力されると、シフトレジスタ7a,7b内の表示
データがラツチ8a,8b内に読込まれ、また、
シフトレジスタ11a,11bの第1番目の記憶
セル内に“1”が読込まれ、これにより表示ブロ
ツクA,Bの各第1行目の表が行われる。以下、
同様にして表示ブロツクA,Bの各行ドツトが順
次表示される。そして、第4図に示す時刻t11に
おいて液晶パネル5の全ドツトの表示が終了し、
またこの時第4図ニに示す信号VDが“0”に立
下る。次に、同図に示す時刻t12において再び垂
直カウンタ35の出力が「0−0」になると、上
記と全く同じ過程で液晶パネル5のドツト表示が
行われる。
なお、上述した説明においては、表示制御回路
19が、CPU16からの表示指令を受けた後、
垂直カウンタ35のカウント出力が「0−0」に
なるまで待期するものとしたが、この待期を行わ
なくてもよい。待期を行わない場合は、第1回目
のドツト表示が表示ブロツクA,Bの第0行目か
らでなく、途中の行から行われることになる。
以上が、パネルデータPDが“001”、相違デー
タDFが“00”の場合の動作である。パネルデー
タPDが“010”、相違数データDFが“00”の場
合、パネルデータPDが“100”、相違数データDF
が“00”の場合の各動作は上記と略同様であり、
したがつて説明を省略する。
次に、パネルデータPDが“001”で、相違数デ
ータDFが“11”の場合、すなわち、CPU16の
プログラムは640×192ドツトのパネルを対象とし
たものであり、実際に使用する液晶モジユール4
は640×204ドツトのパネルを有するものである場
合(行電極数の差=12)の動作を説明する。この
場合、表示制御回路19が表示用メモリ18から
表示データを読出し、データLDa,LDbとして出
力するタイミング、ラツチクロツクLC、シフト
クロツクSCKが各々液晶モジユール4へ出力さ
れるタイミング、下フレーム信号FLMbが液晶モ
ジユール4へ出力されるタイミングは各々上述し
た場合と全く同じである。異なる点は、上フレー
ム信号FLMaが液晶モジユール4へ出力されるタ
イミングのみである。すなわち、相違数データ
DFが“11”の場合、前述したように、第4図ヌ
および第5図チに示す上フレーム信号FLMa−3
が液晶モジユール4へ出力される。いま、第4図
に示す時刻t13において上フレーム信号FLMa−
3が出力されると、シフトレジスタ11a(第7
図)の第0番目の記憶セル内に“1”が読込ま
れ、これにより表示ブロツクAの第0行目が駆動
される。ところで,第1図のアンドゲート32,
31は共に、第4図に示す時刻t11において閉と
なり、したがつて、時刻t11〜t13においてシフト
レジスタ7a,7b(第7図)のデータ入力端へ
は“0”が供給されるが、アンドゲート30(第
1図)は時刻t11〜t13(第4図)においても、D
−FF29の出力が“1”の時開状態になり、し
たがつてシフトクロツクSCKがシフトレジスタ
7a,7bのクロツク入力端へ供給される。ま
た、ラツチクロツクLCは、第4図オに示すよう
に、常時液晶モジユール4へ供給されている。以
上の結果、時刻t13においてラツチ8a,8b(第
7図)内のデータは全て“0”となつており、し
たがつて、同時刻t13において表示ブロツクAの
第0行目が駆動されても、第0行目に表示が行わ
れることはない。以後、ラツチクロツクLCが液
晶モジユール4へ供給される毎にシフトレジスタ
11a内の“1”信号が順次シフトされ、これに
より、表示ブロツクAの第1行目、第2行目……
第5行目が順次駆動される。しかしこの場合、上
述した場合と同様に実際の表示が行われることは
ない。
しかして、上述したように、第4図の時刻t13
〜時刻t12の間において6回ラツチクロツクLCが
出力され、表示ブロツクAの第0〜第5行目の駆
動が行われる。次に、時刻t12に達すると、垂直
カウンタ35の出力「0−0」となり、以後前述
した場合と全く同様にして表示データLDaLDbが
液晶モジユール4へ出力され、シフトレジスタ7
a,7bに順次読込まれる。そして、シフトレジ
スタ7a,7bに各々640ビツトのデータが読込
まれた時点(t14)でラツチクロツクLCおよび下
フレーム信号FLMb(第4図ル)が各々出力され
ると、シフトレジスタ11a内の“1”信号がシ
フトされ、また、シフトレジスタ11b内に
“1”信号が読込まれ、また、シフトレジスタ7
a,7b内のデータがラツチ8a,8b内に読込
まれる。これにより、表示ブロツクAの第6行
目、表示ブロツクBの第0行目の表示が行われ
る。なお、この時点で表示ブロツクA,Bの第6
行目、第0行目に各々表示されるデータは、前述
した192行のパネルの場合において表示ブロツク
A,Bの各第0行目に表示されたデータと同一で
ある。以下、前述した場合と同様にして表示ブロ
ツクA,Bの各行の表示が順次行われる。
しかして上記の過程によれば、表示ブロツクB
は第0行目から順次表示が行われる一方、表示ブ
ロツクAは第6行目から表示が行われる。この結
果、表示ブロツクAの行電極数が102でCPU16
のプログラムが192行(片側96行)のパネルを対
象としている場合、表示ブロツクAの表示画像と
表示ブロツクBの表示画像との間に隙間があくこ
とがない。
次に、パネルデータPDが“001”で相違数デー
タDFが“10”の場合、すなわち、CPU16のプ
ログラムが640×192ドツトのパネルを対象とし、
実際に使用するパネルが640×200ドツトのパネル
の場合(行電極数の差=8)は、上フレーム信号
FLMaとして第4図リに示す上フレーム信号
FLMa−2が液晶モジユール4へ出力される。そ
して、この上フレーム信号FLMa−2の立上り時
点から第4図の時刻t12までの間にラツチクロツ
クLCが4回出力される。すなわち、この場合、
表示ブロツクAの第0〜第3行目の表示が行われ
ず、第4行目から表示が行われる。同様に、パネ
ルデータPDが“010”で相違数データDFが“0,
1”の場合は表示ブロツクAの第2行目から表示
が行われる。
なお、上述の各場合において、表示ブロツクB
の最下部の、表示ブロツクAの非表示領域に対応
する部分も勿論非表示領域となる。また、非表示
領域を全域「黒」とすることも可能である。この
場合、信号VD(第4図ニ〜ヘ)が“0”の時シ
フトレジスタ7a,7bのデータ入力端へ“1”
を印加しておけばよい。
〔発明の効果〕
以上説明したように、この発明によれば、液晶
パネルの行電極数が増えた場合においても、もと
のプログラムをほとんど変更することなく、かつ
表示用メモリに余分なブランクデータを書込むこ
となく正しい表示を行うことができる効果が得ら
れる。
【図面の簡単な説明】
第1図はこの発明の一実施例による液晶表示コ
ントローラ15を用いた液晶表示装置の構成を示
すブロツク図、第2図は第1図における表示用メ
モリ18のデータ記憶状態を示す図、第3図〜第
5図は各々第1図に示す液晶表示コントローラ1
5の動作を説明するためのタイミング図、第6図
は一般的な液晶表示装置の構成を示すブロツク
図、第7図は第6図における液晶モジユール4の
構成を示すブロツク図、第8図は640×192ドツト
の液晶パネルを対象としたプログラムによつて
640×204ドツトのパネルを駆動した場合の問題点
を説明するための図である。 4……液晶モジユール、5……液晶パネル、6
……パネル駆動回路、48,50〜53……アン
ドゲート、54……ナンドゲート、55〜57…
…インバータ、59……比較器、60……レジス
タ。

Claims (1)

  1. 【特許請求の範囲】 1 上下表示ブロツクに2分割された液晶パネル
    と、この液晶パネルの行、列電極を各々駆動する
    駆動回路とを具備し、上フレーム信号および下フ
    レーム信号が各々供給された時点以降、上下表示
    ブロツクの各行電極が順次ラツチ信号のタイミン
    グで駆動されるように構成された液晶モジユール
    を駆動制御する液晶表示コントローラにおいて、 外部からのデータが書込まれるレジスタと、 前記上フレーム信号を、前記下フレーム信号よ
    り前記レジスタ内のデータに対応するラツチ信号
    周期だけ前の時点で出力するフレーム信号出力手
    段と、 を具備してなる液晶表示コントローラ。
JP4595385A 1985-03-08 1985-03-08 液晶表示コントロ−ラ Granted JPS61205994A (ja)

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JP2892010B2 (ja) * 1988-05-28 1999-05-17 株式会社東芝 表示制御方式
WO2011013690A1 (ja) * 2009-07-31 2011-02-03 シャープ株式会社 駆動制御方法、駆動制御装置、及び表示装置

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