JPH04152715A - ディジタル・アナログ変換器 - Google Patents
ディジタル・アナログ変換器Info
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- JPH04152715A JPH04152715A JP27709990A JP27709990A JPH04152715A JP H04152715 A JPH04152715 A JP H04152715A JP 27709990 A JP27709990 A JP 27709990A JP 27709990 A JP27709990 A JP 27709990A JP H04152715 A JPH04152715 A JP H04152715A
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- 238000006243 chemical reaction Methods 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 abstract description 16
- 238000012935 Averaging Methods 0.000 abstract description 3
- 239000006185 dispersion Substances 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 6
- 239000000470 constituent Substances 0.000 description 5
- 238000007493 shaping process Methods 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は特にＬＳＩの実現が容易な高精度のディジタ
ル・アナログ変換器に関する。
ル・アナログ変換器に関する。
（従来の技術）
第８図は従来の容量アレイを用いたディジタル・アナロ
グ変換器の構成を示す回路図である。
グ変換器の構成を示す回路図である。
容量Ｃの一端はセレクトスイッチ５ＷＩ−ｎと接続され
ている。このセレクトスイッチＳＷＩ〜ｎは、入力コー
ドＤｉｎが供給されるデコーダ８１の制御で所定電位Ｖ
ｒと接地電位ＧＮＤとが選択されるように構成されてい
る。容量Ｃの他端はそれぞれ出力Ｖ ｏｕｔに接続され
ている。また、スイッチＳＷＯの一端は接地電位ＧＮＤ
に他端は出力Ｖ ｏｕｔに接続されている。
ている。このセレクトスイッチＳＷＩ〜ｎは、入力コー
ドＤｉｎが供給されるデコーダ８１の制御で所定電位Ｖ
ｒと接地電位ＧＮＤとが選択されるように構成されてい
る。容量Ｃの他端はそれぞれ出力Ｖ ｏｕｔに接続され
ている。また、スイッチＳＷＯの一端は接地電位ＧＮＤ
に他端は出力Ｖ ｏｕｔに接続されている。
上記回路の動作について説明する。まず、セレクトスイ
ッチ５ＷＩ−ｎ及びスイッチＳＷＯが接地電位ＧＮＤに
接続され、すべての容量Ｃが放電される。
ッチ５ＷＩ−ｎ及びスイッチＳＷＯが接地電位ＧＮＤに
接続され、すべての容量Ｃが放電される。
次にＳＷＯがオフし、セレクトスイッチＳＷＩ〜ｎのう
ちデコーダ８１で選択されたＸ個がＶ ｒ ｌニー接続
される。これにより、 （ｎ−ｘ） ＣＶｏｕｔ −ｘＣ（Ｖｒ−Ｖｏｕｔ ）
Ｖｏｕｔ −ｘ／ｎＶｒ −（１）となり、選択さ
れた容量に比例した出力電圧を得る。
ちデコーダ８１で選択されたＸ個がＶ ｒ ｌニー接続
される。これにより、 （ｎ−ｘ） ＣＶｏｕｔ −ｘＣ（Ｖｒ−Ｖｏｕｔ ）
Ｖｏｕｔ −ｘ／ｎＶｒ −（１）となり、選択さ
れた容量に比例した出力電圧を得る。
このような構成では、デコーダ８１は単純なロジックで
あり、入力コードＤｉｎが同じであれば選択される容量
も常に同じとなり、変換特性が保てるという利点がある
。
あり、入力コードＤｉｎが同じであれば選択される容量
も常に同じとなり、変換特性が保てるという利点がある
。
しかしながら、各容量値がばらついた場合、それが変換
特性にそのまま現れ、直線性が悪くなる。
特性にそのまま現れ、直線性が悪くなる。
よって、高精度なディジタル・アナログ変換器を得るこ
とが困難となる。特に単体ＬＳＩで実現する場合にはば
らつきを抑えるのに限界があり、問題となる。
とが困難となる。特に単体ＬＳＩで実現する場合にはば
らつきを抑えるのに限界があり、問題となる。
（発明が解決しようとする課題）
このように、従来では容量素子アレイの各容量値がばら
ついた場合、それが変換特性にそのまま現れ、直線性が
悪くなり、高精度なディジタル・アナログ変換器を得る
ことが困難となるという欠点がある。
ついた場合、それが変換特性にそのまま現れ、直線性が
悪くなり、高精度なディジタル・アナログ変換器を得る
ことが困難となるという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、アレイ構成のディジタル・アナログ
変換器において、構成素子がばらついた場合でも高精度
なディジタル・アナログ変換器を提供することにある。
あり、その目的は、アレイ構成のディジタル・アナログ
変換器において、構成素子がばらついた場合でも高精度
なディジタル・アナログ変換器を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明のディジタル・アナログ変換器は、出力ライン
に並列接続された複数個の同種類の素子群と、前記素子
群のうち入力コードに応じた数の素子が選択され、かつ
入力コードが同じでも前記選択される素子が所定時間毎
に変えられる時間変動選択手段とを具備したことを特徴
としている。
に並列接続された複数個の同種類の素子群と、前記素子
群のうち入力コードに応じた数の素子が選択され、かつ
入力コードが同じでも前記選択される素子が所定時間毎
に変えられる時間変動選択手段とを具備したことを特徴
としている。
（作用）
この発明では、時間変動選択手段をもって入力コードに
よって選択される構成素子を時間的に切換える。これに
より、構成素子にばらつきがあっても時間的に平均化す
ることにより高精度なディジタル・アナログ変換が行え
る。
よって選択される構成素子を時間的に切換える。これに
より、構成素子にばらつきがあっても時間的に平均化す
ることにより高精度なディジタル・アナログ変換が行え
る。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明の一実施例による構成を示す回路図で
ある。前記第８図の容量素子アレイの回路構成で、容ｊ
ｌＣが選択されるセレクトスイ、ッチ５ＷＩ−ｎが時間
変動デコーダ１で制御されるものである。この発明では
、時間変動デコーダｌによりセレクトスイッチＳＷＩ〜
ｎが制御され、入力コードＤ１ｎにより接続される容量
の数は同じでも接続される箇所がデコーダ切換えタイミ
ングによって変動するようになる。
ある。前記第８図の容量素子アレイの回路構成で、容ｊ
ｌＣが選択されるセレクトスイ、ッチ５ＷＩ−ｎが時間
変動デコーダ１で制御されるものである。この発明では
、時間変動デコーダｌによりセレクトスイッチＳＷＩ〜
ｎが制御され、入力コードＤ１ｎにより接続される容量
の数は同じでも接続される箇所がデコーダ切換えタイミ
ングによって変動するようになる。
第２図はその一例を示すタイミングチャートである。時
間ｔを横軸にとりディジタル・アナログ変換器の入力コ
ードＤｉｎが入るタイミングＴｉｎとデコーダ切換えの
タイミングＴｓｖとを示す。入力コードが切換るタイミ
ングに対してデコーダ切換えのタイミングを高速にした
時の出力波形の例である。
間ｔを横軸にとりディジタル・アナログ変換器の入力コ
ードＤｉｎが入るタイミングＴｉｎとデコーダ切換えの
タイミングＴｓｖとを示す。入力コードが切換るタイミ
ングに対してデコーダ切換えのタイミングを高速にした
時の出力波形の例である。
入力コードにより基準電圧Ｖｒに接続される容量の数は
決められるが、デコーダ切換えのタイミングＴｓｖによ
り、■「に接続される容量の場所を変える。この結果、
容量アレイの各容量値のばらつきがあることによって、
入力コードＤｉｎが同じてもデコーダ切換えのタイミン
グＴｓｖで出力が実線のように多少変動することになる
。しかし、デコーダ切換えのタイミングを信号帯域に対
し高速にし、Ｖｒに接続される容量を時間的にランダム
に選択することにより、出力をローパスフィルタを通し
て時間的に平均化し、出力電圧Ｖ ｏｕｔは理想的な値
（破線）に近づき高精度な結果を得る。
決められるが、デコーダ切換えのタイミングＴｓｖによ
り、■「に接続される容量の場所を変える。この結果、
容量アレイの各容量値のばらつきがあることによって、
入力コードＤｉｎが同じてもデコーダ切換えのタイミン
グＴｓｖで出力が実線のように多少変動することになる
。しかし、デコーダ切換えのタイミングを信号帯域に対
し高速にし、Ｖｒに接続される容量を時間的にランダム
に選択することにより、出力をローパスフィルタを通し
て時間的に平均化し、出力電圧Ｖ ｏｕｔは理想的な値
（破線）に近づき高精度な結果を得る。
第３図は時間変動デコーダの入力コードＤｉｎの入力タ
イミングＴｉｎとデコーダ切換えのタイミングＴｓｗが
同じ場合の例である。入力コードが同じものであっても
、入力毎に基準電圧Ｖｒに接続される容量をランダムに
変える。このような構成によれば特に変換周波数が信号
帯域に対して十分高い場合、つまりオーバ・サンプル型
のディジタル・アナログ変換器の場合、出力をローパス
・フィルタを通し、時間的に平均化してやることにより
、やはり出力電圧ｖ ｏｕｔは理想的な値（破線）に近
づき高精度な結果を得る。
イミングＴｉｎとデコーダ切換えのタイミングＴｓｗが
同じ場合の例である。入力コードが同じものであっても
、入力毎に基準電圧Ｖｒに接続される容量をランダムに
変える。このような構成によれば特に変換周波数が信号
帯域に対して十分高い場合、つまりオーバ・サンプル型
のディジタル・アナログ変換器の場合、出力をローパス
・フィルタを通し、時間的に平均化してやることにより
、やはり出力電圧ｖ ｏｕｔは理想的な値（破線）に近
づき高精度な結果を得る。
第４図はこの発明の応用例を示すブロック図であり、−
次子測一次ノイズシエイピング変調方式のＡ／Ｄ変換器
中にこの発明のディジタル・アナログ変換器を用いたも
のである。アナログ入力信号ＩＮは積分器４１、比較器
４２１ビツトＤ／Ａコンバータ４３のループによるノイ
ズシェイピングと、積分器４１、比較器４２、カウンタ
４４、Ｄ／Ａコンバータ４５のループによる予測により
、−次子副一次ノイズシエイピング変調されたディジタ
ル出力信号ＯＵＴを得る。
次子測一次ノイズシエイピング変調方式のＡ／Ｄ変換器
中にこの発明のディジタル・アナログ変換器を用いたも
のである。アナログ入力信号ＩＮは積分器４１、比較器
４２１ビツトＤ／Ａコンバータ４３のループによるノイ
ズシェイピングと、積分器４１、比較器４２、カウンタ
４４、Ｄ／Ａコンバータ４５のループによる予測により
、−次子副一次ノイズシエイピング変調されたディジタ
ル出力信号ＯＵＴを得る。
このＤ／Ａコンバータ４５にこの発明を適用すれば、１
回ごとのディジタル・アナログ変換誤差が積分器４１に
て積分され、平均化される。従って、素子のばらつきが
平均化され、高精度なＡ／Ｄ変換器が得られる。
回ごとのディジタル・アナログ変換誤差が積分器４１に
て積分され、平均化される。従って、素子のばらつきが
平均化され、高精度なＡ／Ｄ変換器が得られる。
同様に逐次比較方式、Δ変調方式のＡ／Ｄ変換器で高精
度なものを得ようとした場合、高精度なり／Ａコンバー
タが必要となる。Ｄ／Ａコンバータにこの発明を適用し
、Ａ／Ｄ変換器のディジタル出力信号の平均値をとるこ
とにより、高精度なＡ／Ｄ変換器を得ることができる。
度なものを得ようとした場合、高精度なり／Ａコンバー
タが必要となる。Ｄ／Ａコンバータにこの発明を適用し
、Ａ／Ｄ変換器のディジタル出力信号の平均値をとるこ
とにより、高精度なＡ／Ｄ変換器を得ることができる。
上記逐次比較方式、Δ変調方式のＡ／Ｄ変換器は例えば
第５図のように構成される。アナログ入力信号ＩＮは比
較器５１の一方入力端に入力される。
第５図のように構成される。アナログ入力信号ＩＮは比
較器５１の一方入力端に入力される。
比較器５１の他方入力端には比較器５１の出力をカウン
タ５２、この発明のディジタル・アナログ変換器を用い
たＤ／Ａコンバータ５３を介して出力された信号が入力
する。この回路ではカウンタの出力値が同じでもＤ／Ａ
コンバータ５３の出力が変わる可能性があるため、変換
のたびにディジタル田力値が異なる可能性がある。しか
しながら、Ｄ／Ａコンバータ５３の出力の平均をとるこ
とによって理想の値に近づくため、図中５４のようにＡ
／Ｄコンバータ５３の出力を平均化すれば理想の値に近
い出力となる。
タ５２、この発明のディジタル・アナログ変換器を用い
たＤ／Ａコンバータ５３を介して出力された信号が入力
する。この回路ではカウンタの出力値が同じでもＤ／Ａ
コンバータ５３の出力が変わる可能性があるため、変換
のたびにディジタル田力値が異なる可能性がある。しか
しながら、Ｄ／Ａコンバータ５３の出力の平均をとるこ
とによって理想の値に近づくため、図中５４のようにＡ
／Ｄコンバータ５３の出力を平均化すれば理想の値に近
い出力となる。
第６図はこの発明の第２の実施例を示す構成の回路図で
ある。上位ビット、下位ビットで重み付けにより容量差
を設けた容量アレイ方式のディジタル・アナログ変換器
にこの発明を適用している。
ある。上位ビット、下位ビットで重み付けにより容量差
を設けた容量アレイ方式のディジタル・アナログ変換器
にこの発明を適用している。
入力コードＤｉｎに対し、上位ｎビットには時間変動デ
コーダ６１により重み付けした容量素子をスイッチング
制御し、下位ｍビ、ットには時間変動デコーダ６２によ
り容量素子をスイッチング制御する。
コーダ６１により重み付けした容量素子をスイッチング
制御し、下位ｍビ、ットには時間変動デコーダ６２によ
り容量素子をスイッチング制御する。
第７図はこの発明の第３の実施例を示す構成の回路図で
ある。上位ビット容量アレイ、下位ビット抵抗分割で構
成されるディジタル・アナログ変換器の上位ｎビットに
この発明を適用した例である。この場合、時間変動デコ
ーダ７１は接地電位ＧＮＤ、基準電位Ｖｒ、下位電位Ｖ
ｓの３つの電位から選択する回路となる。
ある。上位ビット容量アレイ、下位ビット抵抗分割で構
成されるディジタル・アナログ変換器の上位ｎビットに
この発明を適用した例である。この場合、時間変動デコ
ーダ７１は接地電位ＧＮＤ、基準電位Ｖｒ、下位電位Ｖ
ｓの３つの電位から選択する回路となる。
上記第６図、第７図の回路動作は前記第２図、第３図と
同様の動作が期待できる。これ以外にも上位ビット容量
アレイ、下位ビット容量重み付け、ディジタル・アナロ
グ変換器等、アレイ方式を一部でも使っているものにこ
の発明は適用できる。
同様の動作が期待できる。これ以外にも上位ビット容量
アレイ、下位ビット容量重み付け、ディジタル・アナロ
グ変換器等、アレイ方式を一部でも使っているものにこ
の発明は適用できる。
また、上記の例では容量アレイの方式のみ例を上げたが
、これに限らず、例えば第８図のように定電流源■をア
レイ状に用いたセグメント電流方式のディジタル・アナ
ログ変換器にも適用できる。
、これに限らず、例えば第８図のように定電流源■をア
レイ状に用いたセグメント電流方式のディジタル・アナ
ログ変換器にも適用できる。
この第８図の構成は容量アレイの場合の第２図に相当す
る。出力電圧が出力電流Ｉ ｏｕｔとなるが、第２図、
第３図と同様の効果が期待できる。
る。出力電圧が出力電流Ｉ ｏｕｔとなるが、第２図、
第３図と同様の効果が期待できる。
以上説明したようにこの発明によれば、アレイ方式のデ
ィジタル・アナログ変換器において、入力コードによっ
て選択される構成素子を時間的に切換えることによって
、構成素子にばらつきがあっても時間的に平均化するこ
とにより高精度なディジタル・アナログ変換器が提供で
きる。
ィジタル・アナログ変換器において、入力コードによっ
て選択される構成素子を時間的に切換えることによって
、構成素子にばらつきがあっても時間的に平均化するこ
とにより高精度なディジタル・アナログ変換器が提供で
きる。
第１図はこの発明の一実施例による構成の回路図、
第２図は第１図の回路における第１の動作例を示すタイ
ミングチャート、 第３図は第１図の回路における第２の動作例を示すタイ
ミングチャート、 第４図、第５図はそれぞれこの発明の応用例を示すブロ
ック図、 第６図はこの発明の第２の実施例を示す構成の回路図、 第７図はこの発明の第３の実施例を示す構成の回路図、 第８図はこの発明の第４の実施例を示す構成の回路図、 第９図は従来の容量アレイを用いたディジタル・アナロ
グ変換器の構成を示す回路図である。 ■・・・時間変動デコーダ、Ｃ・・・容量、ＳＷＩ〜Ｓ
Ｗｎ・・・スイッチング素子。 出願人代理人 弁理士 鈴江武彦 第 図
ミングチャート、 第３図は第１図の回路における第２の動作例を示すタイ
ミングチャート、 第４図、第５図はそれぞれこの発明の応用例を示すブロ
ック図、 第６図はこの発明の第２の実施例を示す構成の回路図、 第７図はこの発明の第３の実施例を示す構成の回路図、 第８図はこの発明の第４の実施例を示す構成の回路図、 第９図は従来の容量アレイを用いたディジタル・アナロ
グ変換器の構成を示す回路図である。 ■・・・時間変動デコーダ、Ｃ・・・容量、ＳＷＩ〜Ｓ
Ｗｎ・・・スイッチング素子。 出願人代理人 弁理士 鈴江武彦 第 図
Claims (3)
- （１）出力ラインに並列接続された複数個の同種類の素
子群と、 前記素子群のうち入力コードに応じた数の素子が選択さ
れ、かつ入力コードが同じでも前記選択される素子が所
定時間毎に変えられる時間変動選択手段と を具備したことを特徴とするディジタル・アナログ変換
器。 - （２）前記時間変動選択手段における素子選択周期はデ
ィジタル・アナログ変換の被変換信号の信号帯域に対し
て高い周期を有することを特徴とする請求項１記載のデ
ィジタル・アナログ変換器。 - （３）前記素子群は容量性素子アレイによって構成され
ることを特徴とする請求項１記載のディジタル・アナロ
グ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27709990A JP2896219B2 (ja) | 1990-10-16 | 1990-10-16 | ディジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27709990A JP2896219B2 (ja) | 1990-10-16 | 1990-10-16 | ディジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04152715A true JPH04152715A (ja) | 1992-05-26 |
| JP2896219B2 JP2896219B2 (ja) | 1999-05-31 |
Family
ID=17578765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27709990A Expired - Fee Related JP2896219B2 (ja) | 1990-10-16 | 1990-10-16 | ディジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2896219B2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993025006A1 (en) * | 1992-06-01 | 1993-12-09 | Matsushita Electric Industrial Co., Ltd. | D/a converter and a/d converter |
| JPH0677831A (ja) * | 1992-08-25 | 1994-03-18 | Seiko Instr Inc | Ｄａ変換回路 |
| US5995031A (en) * | 1997-07-09 | 1999-11-30 | Mitsubishi Denki Kabushiki Kaisha | D/A and A/D converters |
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| EP2050193A1 (en) * | 2006-08-11 | 2009-04-22 | Sharp Kabushiki Kaisha | A display |
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-
1990
- 1990-10-16 JP JP27709990A patent/JP2896219B2/ja not_active Expired - Fee Related
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| JP2013211611A (ja) * | 2012-03-30 | 2013-10-10 | Seiko Epson Corp | Ａ／ｄ変換回路及び電子機器 |
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