JPH04148344A - Ｒｏｍエミュレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＲＯＭエミュレータ、特に、小規模のマイクロ
コンピュータシステムの開発及び評価を行うＲＯＭエミ
ュレータに関する。

〔従来の技術〕

従来、小規模マイクロコンピュータシステムではＲＯＭ
　（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ）に制御プログ
ラムを書き込み使用している為、システムの開発評価は
、Ｉ　ＣＥ　（Ｉｎ　Ｃ１ｒｃｕｉｔ　Ｅｍｕｌａｔｏ
ｒ）の使用及びＲＯＭの書き換えの為のＲＯＭライタ等
により行われていた。

〔発明が解決しようとする課題〕

上述した、従来の技術は、ターゲットのＣＰＵ（Ｃｅｎ
ｔｒａｌ　Ｐｒｏｓｓｅｃｃｉｎｇ　Ｕｎｉｔ）が異な
る場合、それぞれのＣＰＵに対応するＩＣＥが必要とな
る。

又、評価中においては、ＲＯＭを何度か変更が必要とな
るが、ＲＯＭの容量が大きくなってきている現在ではＲ
ＯＭの書き換え時間が問題となるという欠点があった。

〔課題を解決するための手段〕

本発明は、異なるＣＰＵにおいての使用を可能とするた
めに、ＩＣＥを使用せず、ターゲットシステムに実装さ
れているＣＰＵチップを使用し、又、ＲＯＭの部分にお
いては、プログラムを高速で変更する為に、記憶部にＲ
ＡＭを使用し、評価を容易にする為のブレークポイント
の設定が可能なアドレス格納部、プログラムのトレース
、ステップ動作を可能とする為にプログラムの実行を制
御する制御部、ホストマシンから前記記憶部に格納され
たプログラムの変更を行う為の通信回線を制御するホス
トインタフェース部、エミュレートの対象となるＲＯＭ
のタイミングを発生する為のターゲットインタフェース
部及び、ＲＯＭの種別に対応する為のアダプタを有して
いる。

本発明のＲＯＭエミュレータは、ホストマシンと通信回
線による通信を行う為のホストインタフェース部と、評
価プログラムを格納するための記憶部と、前記記憶部に
格納されたプログラムの実行開始アドレス及びブレーク
ポイントを格納する為のアドレス格納部と、前記ホスト
インタフェース部と前記アドレス格納部の情報によりプ
ログラムの実行を制御する為の制御部と、ターゲットシ
ステムとの通信を行うためのターゲ・ントインタフェー
ス部と、ターゲットシステムと接続する為のアダプタと
を含んで構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

第１図に示すＲＯＭエミュレータ９は、ホストインタフ
ェース部２と、記憶部３と、アドレス格納部４と、制御
部５と、ターゲットインタフェース部６と、アダプタ７
とを含んで構成される。

ホストマシン１はＲ８２３２Ｃボートをもつパーソナル
コンピュータである。ホストマシンインタフェース部２
は、ホストマシン１とのプログラム及び制御信号の送受
信を制御する。記憶部３は、ホストマシン１から送信さ
れたプログラムを格納する。アドレス格納部４は、記憶
部３に格納されたプログラムの実行開始アドレス及びブ
レークポイントを格納する。

制御部５は、ホストインタフェース部２とアドレス格納
部４の情報によりプログラムの実行を制御する。ターゲ
ットインタフェース部６は、ターゲットシステム８との
プログラム及び制御信号の送受信を制御する。アダプタ
７は、ターゲットシステム８と接続を行う。ターゲット
システム８は任意のＣＰＵを持つマイクロコンピュータ
システムである。

以下に動作を説明すると、ホストマシン１から記憶部３
ヘプログラムを転送し、アドレス格納部４ヘプログラム
の実行開始アドレス及びブレークポイントを設定し、制
御部５へ動作開始要求を送る。

動作開始要求を受けた制御部５は、ターゲットインタフ
ェース部６からの転送要求を受けるまで、ウェイト状態
を続ける。ターゲットシステム８からのアクセスがあっ
た場合に、ターゲットインタフェース部６は制御部５へ
転送要求を送り、制御部５からのデータをＲＯＭのタイ
ミングに合せてターゲットシステム８へ転送する。

制御部５は、転送アドレスがブレークポイントになった
時点で転送を中止し、ホストインタフェース部２及びタ
ーゲットインタフェース部６へ転送終了信号を送り、待
機状態に移る。

転送終了信号を受けたホストインタフェース部２及びタ
ーゲットインタフェース部６はそれぞれホストマシン１
とターゲットシステム８へ転送終了を通知する。

〔発明の効果〕

以上説明したように本発明は、ターゲットのＣＰＵを使
用することで簡単な評価ならＩＣＥを使用する必要がな
く、又、記憶部にＲＡＭを使用し、プログラムを高速に
変更することを可能にすることにより、マイクロコンピ
ュータシステムの開発、評価環境の簡単化及び開発、評
価期間の短縮を図ることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １・・・ホストマシン、２・・・ホストインタフェース
部、３・・・記憶部、４・・・アドレス格納部、５・・
・制御部、６・・・ターケラトインタフェース部、７・
・・アダプタ、８・・・ターゲットシステム、９・・・
ＲＯＭエミュレータ。

Claims (1)

【特許請求の範囲】
1. ホストマシンと通信回線による通信を行う為のホストイ
   ンタフェース部と、評価プログラムを格納するための記
   憶部と、前記記憶部に格納されたプログラムの実行開始
   アドレス及びブレークポイントを格納する為のアドレス
   格納部と、前記ホストインタフェース部と前記アドレス
   格納部の情報によりプログラムの実行を制御する為の制
   御部と、ターゲットシステムとの通信を行うためのター
   ゲットインタフェース部と、ターゲットシステムと接続
   する為のアダプタとを含むことを特徴とするＲＯＭエミ
   ュレータ。