JPH04138075A - 混成集積回路装置 - Google Patents
混成集積回路装置Info
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- JPH04138075A JPH04138075A JP2256838A JP25683890A JPH04138075A JP H04138075 A JPH04138075 A JP H04138075A JP 2256838 A JP2256838 A JP 2256838A JP 25683890 A JP25683890 A JP 25683890A JP H04138075 A JPH04138075 A JP H04138075A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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-
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- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はインバータ制御用混成集積回路装置に関し、詳
細には、そのインバータ回路の保護方式の改善に関する
。
細には、そのインバータ回路の保護方式の改善に関する
。
（ロ）従来の技術
第７図を参照して従来のインバータ制御用混成集積回路
装置を説明する。
装置を説明する。
絶縁金属基板を使用するインバータ制御用混成集積回路
装置は例えばインバータ回路とその開切回路がそれぞれ
別の絶縁金属基板に形成される。
装置は例えばインバータ回路とその開切回路がそれぞれ
別の絶縁金属基板に形成される。
第１の絶縁金属基板（７０）には、インバータ回路の負
荷となるモータＭの回転速度、回転方向等のデータＤ１
Ｎ並びに後述する過電流検出回路の信号を入力してイン
パーク制御信号を生成する制御回路（７２）、この制御
回路（７２）の信号出力および過電流検出回路の信号入
力のためのバッファ（７４）等が実装され、第２の絶縁
金属基板（８０）にはインバータ回路を形成するスイッ
チング素子Ｑ１□〜０１６、このスイッチング素子Ｑ、
〜Ｑ １６をオン・オフ制御するドライバ（８２）、慣
流ダイオードＤ ＋ ＋〜Ｄ ＋６、過電流検出回路（
８４ン等が実装される。
荷となるモータＭの回転速度、回転方向等のデータＤ１
Ｎ並びに後述する過電流検出回路の信号を入力してイン
パーク制御信号を生成する制御回路（７２）、この制御
回路（７２）の信号出力および過電流検出回路の信号入
力のためのバッファ（７４）等が実装され、第２の絶縁
金属基板（８０）にはインバータ回路を形成するスイッ
チング素子Ｑ１□〜０１６、このスイッチング素子Ｑ、
〜Ｑ １６をオン・オフ制御するドライバ（８２）、慣
流ダイオードＤ ＋ ＋〜Ｄ ＋６、過電流検出回路（
８４ン等が実装される。
これら第１および第２の絶縁金属基板（７０）（８０）
は定められた絶縁距離を隔てて樹脂製のケースに一体化
され、その制御回路とインバータ回路は内部あるいは外
部においてホトカプラＰ Ｃ＋ｏ、ＰＣ＋＋〜ＰＣ，、
により結合される。また、制御回路とインバータ回路は
単一の絶縁金属基板に形成されることもある。
は定められた絶縁距離を隔てて樹脂製のケースに一体化
され、その制御回路とインバータ回路は内部あるいは外
部においてホトカプラＰ Ｃ＋ｏ、ＰＣ＋＋〜ＰＣ，、
により結合される。また、制御回路とインバータ回路は
単一の絶縁金属基板に形成されることもある。
次に、インバータ回路およびその制御回路の動作を簡単
に説明する。
に説明する。
マイクロコンピュータあるいはＤＳＰにより構成される
制御回路（７２）はＤＩＮとして入力される回転速度設
定信号に応じた周波数であって、それぞれ１２０度の位
相差を有する３つのパルス幅化正弦波とこのパルス幅化
正弦波に対してそれぞれ１８０度位相が遅れた３つのパ
ルスを生成する。
制御回路（７２）はＤＩＮとして入力される回転速度設
定信号に応じた周波数であって、それぞれ１２０度の位
相差を有する３つのパルス幅化正弦波とこのパルス幅化
正弦波に対してそれぞれ１８０度位相が遅れた３つのパ
ルスを生成する。
それぞれ１２０度の位相差を有する３つのパルス幅化正
弦波はバッファ（７４）、ホトカプラｐｃ、。
弦波はバッファ（７４）、ホトカプラｐｃ、。
〜ＰＣいおよびドライバ（８２）を介してインバータ回
路を形成する上側アームのスイッチング素子Ｑｌｌ、Ｑ
Ｉ３、Ｑ ＋５の制御電極に入力され、これらをオン・
オフ制御する。また、このパルス幅化正弦波に対してそ
れぞれ１８０度位相が遅れたパルスは同様に下側アーム
のスイッチング素子ＱＩ１、Ｑ １４、Ｑ ＋ｒ、をオ
ン・オフ制御する。
路を形成する上側アームのスイッチング素子Ｑｌｌ、Ｑ
Ｉ３、Ｑ ＋５の制御電極に入力され、これらをオン・
オフ制御する。また、このパルス幅化正弦波に対してそ
れぞれ１８０度位相が遅れたパルスは同様に下側アーム
のスイッチング素子ＱＩ１、Ｑ １４、Ｑ ＋ｒ、をオ
ン・オフ制御する。
従って、それぞれ１２０度の位相差を有する３つのパル
ス幅化正弦波とこのパルス幅化正弦波に対してそれぞれ
１８０度位相が遅れた３つのパルスによりオン・オフ制
御されるインバータ回路の出力端子、即ちスイッチング
素子Ｑ ＋＋と０１２、スイッチング素子Ｑ １３とＱ
１４、スイッチング素子Ｑ６、Ｑ ＋ｓの接続点には
３相のパルス幅化正弦波電圧が得られ５モ一タＭに流れ
る負荷電流は正弦波に近似したものとなる。
ス幅化正弦波とこのパルス幅化正弦波に対してそれぞれ
１８０度位相が遅れた３つのパルスによりオン・オフ制
御されるインバータ回路の出力端子、即ちスイッチング
素子Ｑ ＋＋と０１２、スイッチング素子Ｑ １３とＱ
１４、スイッチング素子Ｑ６、Ｑ ＋ｓの接続点には
３相のパルス幅化正弦波電圧が得られ５モ一タＭに流れ
る負荷電流は正弦波に近似したものとなる。
モータの過負荷、直列スイッチング素子の同時導通、そ
の他に起因する過電流は抵抗Ｒ１＋および過電流検出回
路（８４）により検出され、ホトカプラＰＣ＋ｏ、バッ
ファ（７４）を介して制御回路（７２）に入力される。
の他に起因する過電流は抵抗Ｒ１＋および過電流検出回
路（８４）により検出され、ホトカプラＰＣ＋ｏ、バッ
ファ（７４）を介して制御回路（７２）に入力される。
制御回路（７２）はこの過電流検出信号に基づいて一定
期間パルス出力を停止する等の保護動作を行う。
期間パルス出力を停止する等の保護動作を行う。
（ハ）発明が解決しようとする課題
上記構造、回路構成のインバータ制御用混成集積回路装
置では、ＤＣラインに挿入された電流検出抵抗Ｒ７，に
より過負荷、あるいは直列スイッチング素子の同時導通
（アーム短絡）に起因する過電流を検出することができ
るものの、電流検出抵抗Ｒ１＋を通らない過電流を検出
できない欠点を有している。この対策として、全てのス
イッチング素子の過電流を検出する方法が考えられるが
、スイッチング素子と慣流ダイオードに１チツプの複合
素子を使用できないため集積度が低下する欠点を有する
。
置では、ＤＣラインに挿入された電流検出抵抗Ｒ７，に
より過負荷、あるいは直列スイッチング素子の同時導通
（アーム短絡）に起因する過電流を検出することができ
るものの、電流検出抵抗Ｒ１＋を通らない過電流を検出
できない欠点を有している。この対策として、全てのス
イッチング素子の過電流を検出する方法が考えられるが
、スイッチング素子と慣流ダイオードに１チツプの複合
素子を使用できないため集積度が低下する欠点を有する
。
また、許容損失の大きいスイッチング素子を使用する必
要があるため高集積度が達成できない欠点を有する。
要があるため高集積度が達成できない欠点を有する。
（：）課題を解決するための手段
本発明は上述した課題に鑑みて為されたものであり、絶
縁金属基板上に混成集積回路として実現したインバータ
回路において、それぞれのスイッチング素子の被制御電
極間電圧を検出する過電圧検出回路、この過電圧検出回
路出力を直接入力して前記スイッチング素子の制御電極
へのパルス入力を制御する保護回路およびスイッチング
素子のドライバ回路を１チツプのモノリシック集積回路
とすることにより高信頼、高集積の混成集積回路装置を
実現するものである。
縁金属基板上に混成集積回路として実現したインバータ
回路において、それぞれのスイッチング素子の被制御電
極間電圧を検出する過電圧検出回路、この過電圧検出回
路出力を直接入力して前記スイッチング素子の制御電極
へのパルス入力を制御する保護回路およびスイッチング
素子のドライバ回路を１チツプのモノリシック集積回路
とすることにより高信頼、高集積の混成集積回路装置を
実現するものである。
（本）作用
スイッチング素子の被制御電極間電圧を検出し、この検
出出力によりスイッチング素子の制御電極へのパルス入
力を直接制御するため、内部電力損失が最も大きくなる
大電流、かつ高電圧状態を検出することができると共に
瞬時の、確実な保護が可能となる。
出出力によりスイッチング素子の制御電極へのパルス入
力を直接制御するため、内部電力損失が最も大きくなる
大電流、かつ高電圧状態を検出することができると共に
瞬時の、確実な保護が可能となる。
また、過電圧検出回路、保護回路およびスイッチング素
子のドライバ回路を１チツプのモノリシック集積回路と
することにより高集積が可能となる。
子のドライバ回路を１チツプのモノリシック集積回路と
することにより高集積が可能となる。
また、許容損失の大きいスイッチング素子を使用する必
要がなくなり、混成集積回路装置の高集積化が達成され
る。
要がなくなり、混成集積回路装置の高集積化が達成され
る。
（へ）実施例
以下、第１図乃至第６図を参照して３相のインバータ制
御回路に適用した本発明の一実施例を説明する。
御回路に適用した本発明の一実施例を説明する。
本発明のインバータ制御用混成集積回路装置は、第１図
のブロック図に示されるように、スイッチング素子Ｑ
ａ ｌｓ Ｑ ａ２〜Ｑ ｃ Ｉ、Ｑ ｃｌ、これらス
イッチング素子Ｑ 、＋、Ｑ ａ １ ’−Ｑ ｃ Ｉ
、Ｑ ｃ ２に並列接続される慣流ダイオードＤ ８＋
、Ｄ１〜Ｄｅｌ、Ｄ Ｃ２、スイッチング素子Ｑ０、Ｑ
、！〜Ｑｃ９、Ｑｃ２の被制御電極に並列接続され、被
制御電極間電圧を検出する過電圧検出・保護回路（１２
，）〜（１２ｊおよび（１４，）〜（１４，）、スイッ
チング素子Ｑ ｓ ｌ Ｎ Ｑ ＊ １〜Ｑ ｃ ＋、
Ｑ ｃｚの制御電極を制御するドライバ（１８）等を実
装した第１の絶縁金属基板（１０）と制御回路（２４）
およびその出力のバッファ（２２）を実装した第２の絶
縁金属基板（２０）、並びに第１および第２の絶縁金属
基板（２０）（１０）に形成した回路を結合するホトカ
プラＰＣ，−ＰＣ，から構成される。前記した第１およ
び第２の絶縁金属基板（１０）（２０）はそれぞれ個別
にケーシングされるか、所定の絶縁距離を隔てて単一の
ケースに固着、一体止される。なお、以上の回路は単一
の絶縁金属基板上に形成することも可能である。
のブロック図に示されるように、スイッチング素子Ｑ
ａ ｌｓ Ｑ ａ２〜Ｑ ｃ Ｉ、Ｑ ｃｌ、これらス
イッチング素子Ｑ 、＋、Ｑ ａ １ ’−Ｑ ｃ Ｉ
、Ｑ ｃ ２に並列接続される慣流ダイオードＤ ８＋
、Ｄ１〜Ｄｅｌ、Ｄ Ｃ２、スイッチング素子Ｑ０、Ｑ
、！〜Ｑｃ９、Ｑｃ２の被制御電極に並列接続され、被
制御電極間電圧を検出する過電圧検出・保護回路（１２
，）〜（１２ｊおよび（１４，）〜（１４，）、スイッ
チング素子Ｑ ｓ ｌ Ｎ Ｑ ＊ １〜Ｑ ｃ ＋、
Ｑ ｃｚの制御電極を制御するドライバ（１８）等を実
装した第１の絶縁金属基板（１０）と制御回路（２４）
およびその出力のバッファ（２２）を実装した第２の絶
縁金属基板（２０）、並びに第１および第２の絶縁金属
基板（２０）（１０）に形成した回路を結合するホトカ
プラＰＣ，−ＰＣ，から構成される。前記した第１およ
び第２の絶縁金属基板（１０）（２０）はそれぞれ個別
にケーシングされるか、所定の絶縁距離を隔てて単一の
ケースに固着、一体止される。なお、以上の回路は単一
の絶縁金属基板上に形成することも可能である。
スイッチング素子Ｑ ＊ｌｓ Ｑ ａ！’−Ｑ Ｃ１％
Ｑ ｃ、は、同図には一例としてバイポーラトランジ
スタの記号が使用されているが、その他、パワーＭＯ３
あるいはＩＧＢＴ等任意の高速スイッチング素子が使用
でき、第１の絶縁金属基板（１０）上にチップ形状で実
装される。また、このスイッチング素子Ｑ ｓ ｌ、Ｑ
、、〜Ｑｃ、、Ｑ、□とそのスイッチング素子に並列接
続される慣流ダイオードＤｍｌ、Ｄ、２〜Ｄ ｃ ＋ｖ
Ｄ ｃｍには混成集積回路装置に特に高集積度が求め
られる場合には、それらを一体形成した複合素子が使用
される。
Ｑ ｃ、は、同図には一例としてバイポーラトランジ
スタの記号が使用されているが、その他、パワーＭＯ３
あるいはＩＧＢＴ等任意の高速スイッチング素子が使用
でき、第１の絶縁金属基板（１０）上にチップ形状で実
装される。また、このスイッチング素子Ｑ ｓ ｌ、Ｑ
、、〜Ｑｃ、、Ｑ、□とそのスイッチング素子に並列接
続される慣流ダイオードＤｍｌ、Ｄ、２〜Ｄ ｃ ＋ｖ
Ｄ ｃｍには混成集積回路装置に特に高集積度が求め
られる場合には、それらを一体形成した複合素子が使用
される。
過電圧検出・保護回路（１２，）−（１２ｃ）と（１４
，）−（１４，）は、後に詳細に説明するが、同一回路
構成のモノリシック集積回路であり、チップ形状で実装
される。特に、第１図に参照番号（１８）で示したドラ
イバをもこのモノリシック集積回路に同時形成する本発
明は著しく集積度を向上させることができるばかりか、
各回路間の配線長が短くなってノイズの誘導が抑制され
る。
，）−（１４，）は、後に詳細に説明するが、同一回路
構成のモノリシック集積回路であり、チップ形状で実装
される。特に、第１図に参照番号（１８）で示したドラ
イバをもこのモノリシック集積回路に同時形成する本発
明は著しく集積度を向上させることができるばかりか、
各回路間の配線長が短くなってノイズの誘導が抑制され
る。
第２の絶縁金属基板（２０）上に実装される制御回路（
２４）はマイクロコンピュータにより構成され、特に高
速性が要求される位置制御等の用途にはディジタル・シ
グナル・プロセッサ（ＤＳＰ）が使用される。
２４）はマイクロコンピュータにより構成され、特に高
速性が要求される位置制御等の用途にはディジタル・シ
グナル・プロセッサ（ＤＳＰ）が使用される。
次に、実施例の動作を説明する。
制御回路（２４）はＤＩＮとして入力される設定回転速
度信号に応じた周波数であって、それぞれ１２０度の位
相差を有する３つのパルス幅化正弦波ＣＰ−＋〜ＣＰｃ
１とこのパルス幅化正弦波ＣＰ、Ｉ〜ＣＰｃ＋に対して
それぞれ１８０度位相が遅れた３つの矩形パルスｃ ｐ
、２〜ｃ ｐ 、、を出力する。なお、パルス幅化正
弦波に換えて単なる矩形波、あるいはパルス幅化矩形波
も使用可能である。
度信号に応じた周波数であって、それぞれ１２０度の位
相差を有する３つのパルス幅化正弦波ＣＰ−＋〜ＣＰｃ
１とこのパルス幅化正弦波ＣＰ、Ｉ〜ＣＰｃ＋に対して
それぞれ１８０度位相が遅れた３つの矩形パルスｃ ｐ
、２〜ｃ ｐ 、、を出力する。なお、パルス幅化正
弦波に換えて単なる矩形波、あるいはパルス幅化矩形波
も使用可能である。
それぞれ１２０度の位相差を有する３つのパルス幅化正
弦波ＣＰ、、〜ＣＰｅ、はバッファ（２２）、ホトカブ
ラｐＣ，〜ＰＣ，、ドライバ（Ｉ８）、さらには過電圧
検出・保護回路（１２，）〜（１２ｃ）を介してインバ
ータ回路を形成する上側アームのスイッチング素子Ｑ
ｓｌ−Ｑｂｌ、Ｑ ｃｌの制御電極に入力され、これら
をオン・オフ制御する。また、このパルス幅化正弦波に
対してそれぞれ１８０度位相が遅れた矩形パルスＣＰ
ａ２〜ＣＰｃｚは同様に下側アームＣスイッチング素子
Ｑ ａｓｓ Ｑｂ２、Ｑｃｘをオン・オフ制御する。
弦波ＣＰ、、〜ＣＰｅ、はバッファ（２２）、ホトカブ
ラｐＣ，〜ＰＣ，、ドライバ（Ｉ８）、さらには過電圧
検出・保護回路（１２，）〜（１２ｃ）を介してインバ
ータ回路を形成する上側アームのスイッチング素子Ｑ
ｓｌ−Ｑｂｌ、Ｑ ｃｌの制御電極に入力され、これら
をオン・オフ制御する。また、このパルス幅化正弦波に
対してそれぞれ１８０度位相が遅れた矩形パルスＣＰ
ａ２〜ＣＰｃｚは同様に下側アームＣスイッチング素子
Ｑ ａｓｓ Ｑｂ２、Ｑｃｘをオン・オフ制御する。
第２図および第３図を参照して実施例の過電圧検出・保
護回路（１２，）〜（１２ｃ）、（１４，）〜（１４ｃ
）およびその動作を詳細に説明する。なお、第２図は第
１図のスイッチング素子Ｑ８□に並列接続される過電圧
検出・保護回路（１４，）を破線内に示している。
護回路（１２，）〜（１２ｃ）、（１４，）〜（１４ｃ
）およびその動作を詳細に説明する。なお、第２図は第
１図のスイッチング素子Ｑ８□に並列接続される過電圧
検出・保護回路（１４，）を破線内に示している。
第２図に示されるように、過電圧検出・保護回路（１４
，）はスイッチング素子Ｑ、！の被制御電極間に設定抵
抗Ｒａ２を介して接続される定電圧ダイオードＺＤと抵
抗Ｒ１との直列回路、比較回路（３２）、矩形パルスＣ
Ｐ、２を入力してその立ち上かりからコンデンサＣによ
り定まる一定期間ローレベルを出力するデイレイ回路（
３０）、このデイレイ回路（３０）の出力と前記比較回
路（３２）の出力を入力するナンド回路（３４）、この
ナンド回路（３４）の出力および過電流検出回路（１６
）の出力に基づいてスイッチング素子Ｑ 、ｔの制御電
極に入力される矩形パルスＣＰ１を制御する３入力アン
ド回路（３６）から構成される。なお、スイッチング素
子を高速動作させるための制御電極電荷放電回路は省略
されている。
，）はスイッチング素子Ｑ、！の被制御電極間に設定抵
抗Ｒａ２を介して接続される定電圧ダイオードＺＤと抵
抗Ｒ１との直列回路、比較回路（３２）、矩形パルスＣ
Ｐ、２を入力してその立ち上かりからコンデンサＣによ
り定まる一定期間ローレベルを出力するデイレイ回路（
３０）、このデイレイ回路（３０）の出力と前記比較回
路（３２）の出力を入力するナンド回路（３４）、この
ナンド回路（３４）の出力および過電流検出回路（１６
）の出力に基づいてスイッチング素子Ｑ 、ｔの制御電
極に入力される矩形パルスＣＰ１を制御する３入力アン
ド回路（３６）から構成される。なお、スイッチング素
子を高速動作させるための制御電極電荷放電回路は省略
されている。
設定抵抗Ｒ，！は過電圧検出・保護回路（１２，）〜（
１２，）、（１４，）−＜１４．）がモノリシック集積
回路化されるため、検出レベルの設定のために付加され
るものである。この設定抵抗ＲａＮには主としてチップ
抵抗が使用され、集積度の向上とノイズ誘導の抑制のた
めに前記モノリシック集積回路とスイッチング素子間に
配置、実装される。
１２，）、（１４，）−＜１４．）がモノリシック集積
回路化されるため、検出レベルの設定のために付加され
るものである。この設定抵抗ＲａＮには主としてチップ
抵抗が使用され、集積度の向上とノイズ誘導の抑制のた
めに前記モノリシック集積回路とスイッチング素子間に
配置、実装される。
スイッチング素子の動作領域および安全動作領域を説明
する第３図を参照すると、通常、スイッチング素子Ｑ
１＋ １ ｓ Ｑ １１ ｌ〜Ｑ。１、Ｑ ｔ２はその
制御電極電圧がローレベルであるとき図の（Ｂ）に動作
点があり、ハイレベルであるとき図の（Ａ）に動作点が
ある。同図より明らかなように、Ｖｏ８ｉｏ積で表され
るスイッチング素子Ｑ ａＩ、Ｑ ａｍ〜Ｑ ｃ ｌ、
Ｑ ｃｔの内部電力損失は（Ａ）（Ｂ）動作点の変化に
よっては大きく変化しないに対して、ノイズ等によりバ
イアスされて、スイッチング素子の被制御電極電圧■ｃ
Ｅが例えばＶ、。どなるときに内部電力損失が著しく増
加する。従って、スイッチング素子の被制御電極電圧を
検出する本発明によれば確゛実な保護が行われる。
する第３図を参照すると、通常、スイッチング素子Ｑ
１＋ １ ｓ Ｑ １１ ｌ〜Ｑ。１、Ｑ ｔ２はその
制御電極電圧がローレベルであるとき図の（Ｂ）に動作
点があり、ハイレベルであるとき図の（Ａ）に動作点が
ある。同図より明らかなように、Ｖｏ８ｉｏ積で表され
るスイッチング素子Ｑ ａＩ、Ｑ ａｍ〜Ｑ ｃ ｌ、
Ｑ ｃｔの内部電力損失は（Ａ）（Ｂ）動作点の変化に
よっては大きく変化しないに対して、ノイズ等によりバ
イアスされて、スイッチング素子の被制御電極電圧■ｃ
Ｅが例えばＶ、。どなるときに内部電力損失が著しく増
加する。従って、スイッチング素子の被制御電極電圧を
検出する本発明によれば確゛実な保護が行われる。
本実施例の他の特徴は、デイレイ回路（３０）により、
スイッチング素子の被制御電極電圧検出をスイッチング
素子Ｑ ａ Ｉ、Ｑ ｍ ２− Ｑ ｃ Ｉ、Ｑｃｘの
制御電極に入力されるパルス幅化正弦波ｃ ｐ ａｌ〜
ＣＰｅ、、あるいは矩形パルスｃｐ、、の立ち上がりか
ら１６時間後に行って、遷移期間の検出を排除した点に
ある。即ち、第２図にτ６で示され、コンデンサＣによ
り設定される遅延時間はインバータ回路の高速化に伴っ
て短くなり、ノイズによる誤動ｆヤが顕著となる。この
ため、実施例は絶縁金属基板上に形成されるのが好まし
い。
スイッチング素子の被制御電極電圧検出をスイッチング
素子Ｑ ａ Ｉ、Ｑ ｍ ２− Ｑ ｃ Ｉ、Ｑｃｘの
制御電極に入力されるパルス幅化正弦波ｃ ｐ ａｌ〜
ＣＰｅ、、あるいは矩形パルスｃｐ、、の立ち上がりか
ら１６時間後に行って、遷移期間の検出を排除した点に
ある。即ち、第２図にτ６で示され、コンデンサＣによ
り設定される遅延時間はインバータ回路の高速化に伴っ
て短くなり、ノイズによる誤動ｆヤが顕著となる。この
ため、実施例は絶縁金属基板上に形成されるのが好まし
い。
続いて、第４図を参照して過電圧検出・保護回路の変形
例を説明する。
例を説明する。
第４図に示す過電圧検出・保護回路は停電圧ダイオード
ＺＤ、、ＺＤ、、抵抗Ｒ７、Ｒ８、比較回路（４２）、
反転出力比較回路（４３）およびアンド回路（４６）か
らなる周知のウィンドコンパレータとこのウィンドコン
パレータの出力が所定期間継続するときローレベルを出
力する周知のデイレイ回路（４８）により構成され、先
の実施例の過電圧検出・保護回路と同様に検出レベル設
定抵抗ＲａｔおよびコンデンサＣを除いて容易にモノリ
シック集積回路化される。
ＺＤ、、ＺＤ、、抵抗Ｒ７、Ｒ８、比較回路（４２）、
反転出力比較回路（４３）およびアンド回路（４６）か
らなる周知のウィンドコンパレータとこのウィンドコン
パレータの出力が所定期間継続するときローレベルを出
力する周知のデイレイ回路（４８）により構成され、先
の実施例の過電圧検出・保護回路と同様に検出レベル設
定抵抗ＲａｔおよびコンデンサＣを除いて容易にモノリ
シック集積回路化される。
最後に、第５図および第６図を参照して本発明の混成集
積回路装置の構造を説明する。
積回路装置の構造を説明する。
第５図の断面図に示されるように、本発明の混成集積回
路は概ね、陽極酸化処理を施したアルミニウムが好適で
ある絶縁金属基板（６０）、この絶縁金属基板（６０）
の−主面に絶縁性接着剤（６２）により接着した銅箔を
エツチングして所定パターンに形成した導電路（６４）
、この導電路（６４）上にＡｇペースト（図示しない）
等を介して、さらにはヒートシンク（６６）を介して固
着したスイッチング素子（６８）、集積回路素子（６９
）からなる断面構造を有する。
路は概ね、陽極酸化処理を施したアルミニウムが好適で
ある絶縁金属基板（６０）、この絶縁金属基板（６０）
の−主面に絶縁性接着剤（６２）により接着した銅箔を
エツチングして所定パターンに形成した導電路（６４）
、この導電路（６４）上にＡｇペースト（図示しない）
等を介して、さらにはヒートシンク（６６）を介して固
着したスイッチング素子（６８）、集積回路素子（６９
）からなる断面構造を有する。
また、第６図に示されるように、所定パターンに形成し
た導電路（６４）上にヒートシンク（６６）を介して固
着したスイッチング素子Ｑ０、Ｑ１〜Ｑ ｃ Ｉ、Ｑｃ
！、慣流ダイオードＤｍｌ、Ｄ ａ Ｒ〜Ｄ ｃ ｌ
ｓＤ Ｃ！、モノリシック集積回路化された過電圧検出
・保護回路（１２，）〜（１２ｃ）、（１４，）−（１
４ｃ）およびレベル設定のためのチップ抵抗Ｒｓｌ〜Ｒ
ｃ１、タイミング設定のためのチップコンデンサＣから
なる平面構造を有する。
た導電路（６４）上にヒートシンク（６６）を介して固
着したスイッチング素子Ｑ０、Ｑ１〜Ｑ ｃ Ｉ、Ｑｃ
！、慣流ダイオードＤｍｌ、Ｄ ａ Ｒ〜Ｄ ｃ ｌ
ｓＤ Ｃ！、モノリシック集積回路化された過電圧検出
・保護回路（１２，）〜（１２ｃ）、（１４，）−（１
４ｃ）およびレベル設定のためのチップ抵抗Ｒｓｌ〜Ｒ
ｃ１、タイミング設定のためのチップコンデンサＣから
なる平面構造を有する。
（ト）発明の効果
以上に述べたように本発明に依れば、
（１）スイッチング素子の被制御電極間電圧を検出し、
この検出出力によりスイッチング素子の制御電極へのパ
ルス入力を直接制御するため、内部電力損失が最も大き
くなる大電流、かつ高電圧状態を検出することができる
と共に瞬時の、確実な保護が可能となる。
この検出出力によりスイッチング素子の制御電極へのパ
ルス入力を直接制御するため、内部電力損失が最も大き
くなる大電流、かつ高電圧状態を検出することができる
と共に瞬時の、確実な保護が可能となる。
（２）許容損失の大きいスイッチング素子を使用する必
要がなくなり、混成集積回路装置の高集積化が達成され
る。
要がなくなり、混成集積回路装置の高集積化が達成され
る。
（３）過電圧検出回路、保護回路およびスイッチング素
子のドライバ回路を１チツプのモノリシック集積回路と
するため高集積が可能となり、全てのスイッチング素子
に付加することが可能となる。
子のドライバ回路を１チツプのモノリシック集積回路と
するため高集積が可能となり、全てのスイッチング素子
に付加することが可能となる。
（４）ノイズによる誤動作が防止され、微少なタイミン
グ設定が可能となる。この結果、インバータ回路の高速
動作が阻害されない。
グ設定が可能となる。この結果、インバータ回路の高速
動作が阻害されない。
（５）下側アームの全ての保護回路が１の過電圧検出回
路の出力により共通制御されるため、保護が確実である
。
路の出力により共通制御されるため、保護が確実である
。
第１図は本発明の一実施例のブロック図、第２図は実施
例の過電圧検出・保護回路を説明するブロック図、第３
図はスイッチング素子の動作点および安全動作領域を説
明する図、第４図は過電圧検出・保護回路の変形例を説
明するブロック図、第５図は本発明の断面図、第６図は
本発明の一実施例の平面図、第７図は従来例のブロック
図。 （１０）・・・第１の絶縁金属基板、（１２，）〜（１
２ｃ）（１４，）〜（１４ｃ）・・・過電圧検出・保護
回路、 （１６）・・・過電流検出回路、（１８）・・
・ドライバ Ｑ、１〜Ｑ ｃ ｌ、Ｑ、、〜Ｑ、・・・
スイッチング素子、 Ｄａｌ〜Ｄｅｌ、Ｄ ｓ １ ”
’−Ｄ ｃ １・・・慣流ダイオード、 （２０）・
・・第２の絶縁金属基板、 （２２）・・・バッファ、
（２４）・・・制御回路。
例の過電圧検出・保護回路を説明するブロック図、第３
図はスイッチング素子の動作点および安全動作領域を説
明する図、第４図は過電圧検出・保護回路の変形例を説
明するブロック図、第５図は本発明の断面図、第６図は
本発明の一実施例の平面図、第７図は従来例のブロック
図。 （１０）・・・第１の絶縁金属基板、（１２，）〜（１
２ｃ）（１４，）〜（１４ｃ）・・・過電圧検出・保護
回路、 （１６）・・・過電流検出回路、（１８）・・
・ドライバ Ｑ、１〜Ｑ ｃ ｌ、Ｑ、、〜Ｑ、・・・
スイッチング素子、 Ｄａｌ〜Ｄｅｌ、Ｄ ｓ １ ”
’−Ｄ ｃ １・・・慣流ダイオード、 （２０）・
・・第２の絶縁金属基板、 （２２）・・・バッファ、
（２４）・・・制御回路。
Claims (6)
- （１）絶縁金属基板上に、ブリッジ接続される複数のス
イッチング素子、それぞれのスイッチング素子の被制御
電極間電圧を検出する過電圧検出回路、この過電圧検出
回路出力を直接入力して前記スイッチング素子の制御電
極へのパルス入力を制御する保護回路を実装したことを
特徴とする混成集積回路装置において、 前記過電圧検出回路、保護回路およびスイッチング素子
のドライバ回路をモノリシック集積回路化したことを特
徴とする混成集積回路装置。 - （２）前記過電圧検出回路によりスイッチング素子の所
定のタイミングの被制御電極間電圧を検出することを特
徴とする請求項１記載の混成集積回路装置。 - （３）前記絶縁金属基板上に、過電圧検出回路の検出タ
イミングを設定するチップコンデンサを実装したことを
特徴とする請求項２記載の混成集積回路装置。 - （４）前記絶縁金属基板上に、調整可能な抵抗を形成し
、この抵抗により過電圧検出回路の検出レベルを設定す
ることを特徴とする請求項１記載の混成集積回路装置。 - （５）前記スイッチング素子に単一の半導体基板上に慣
流ダイオードを同時形成した複合素子を用いたことを特
徴とする請求項１記載の混成集積回路装置。 - （６）前記スイッチング素子にパワーＭＯＳあるいはＩ
ＧＢＴを用いたことを特徴とする請求項１記載の混成集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2256838A JPH04138075A (ja) | 1990-09-28 | 1990-09-28 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2256838A JPH04138075A (ja) | 1990-09-28 | 1990-09-28 | 混成集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04138075A true JPH04138075A (ja) | 1992-05-12 |
Family
ID=17298124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2256838A Pending JPH04138075A (ja) | 1990-09-28 | 1990-09-28 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04138075A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000134947A (ja) * | 1998-10-29 | 2000-05-12 | Toshiba Corp | 電力変換器制御装置および電力変換器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62107672A (ja) * | 1985-11-01 | 1987-05-19 | Mitsubishi Electric Corp | トランジスタインバ−タの電力用トランジスタの保護装置 |
| JPS62230323A (ja) * | 1986-03-31 | 1987-10-09 | 株式会社東芝 | 電力変換器の故障検出装置 |
| JPH01235362A (ja) * | 1988-03-16 | 1989-09-20 | Sanyo Electric Co Ltd | インバータパワーｉｃの保護回路及びその保護回路を集積化した混成集積回路 |
-
1990
- 1990-09-28 JP JP2256838A patent/JPH04138075A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62107672A (ja) * | 1985-11-01 | 1987-05-19 | Mitsubishi Electric Corp | トランジスタインバ−タの電力用トランジスタの保護装置 |
| JPS62230323A (ja) * | 1986-03-31 | 1987-10-09 | 株式会社東芝 | 電力変換器の故障検出装置 |
| JPH01235362A (ja) * | 1988-03-16 | 1989-09-20 | Sanyo Electric Co Ltd | インバータパワーｉｃの保護回路及びその保護回路を集積化した混成集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000134947A (ja) * | 1998-10-29 | 2000-05-12 | Toshiba Corp | 電力変換器制御装置および電力変換器 |
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