JPH04132410A - コンパレータ回路 - Google Patents
コンパレータ回路Info
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- JPH04132410A JPH04132410A JP2254443A JP25444390A JPH04132410A JP H04132410 A JPH04132410 A JP H04132410A JP 2254443 A JP2254443 A JP 2254443A JP 25444390 A JP25444390 A JP 25444390A JP H04132410 A JPH04132410 A JP H04132410A
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- comparator
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- transistor
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Links
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 1
- 230000006903 response to temperature Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はコンパレータ回路に関し、特に入力基準電圧の
ヒステリシスの値を改善するコンパレータ回路に関する
。
ヒステリシスの値を改善するコンパレータ回路に関する
。
従来、この種のコンパレータ回路は基本コンパレータ部
や基準電圧を調整するための分圧抵抗をもって精成され
ている。
や基準電圧を調整するための分圧抵抗をもって精成され
ている。
第4図はかかる従来の一例の概略を説明するためのコン
パレータ回路図である。
パレータ回路図である。
第4図に示すように、従来のコンパレータ回路は基本コ
ンパレータ部2と分圧抵抗R3,R4とを有し、基本コ
ンパレータ部2の入力端子1に比較の対象となる電圧を
入力し、もう一方の入力端子に入力端子14の電位v1
4と基本コンパレータ部2の出力端子7の電位を分圧抵
抗R3゜R4により分圧された接点N1の電圧が供給さ
れる。
ンパレータ部2と分圧抵抗R3,R4とを有し、基本コ
ンパレータ部2の入力端子1に比較の対象となる電圧を
入力し、もう一方の入力端子に入力端子14の電位v1
4と基本コンパレータ部2の出力端子7の電位を分圧抵
抗R3゜R4により分圧された接点N1の電圧が供給さ
れる。
かかるコンパレータ回路において、入力端子1の電位を
vl、入力端子14の電位をvl4、出力端子7の電位
で高いレベルをvOH1低いレベルをvOLとする。今
、出力端子7の電位が高いレベルvOHの場合、出力端
子7から抵抗R4゜抵抗R3、入力端子14へと電流が
流れる。ここで、節点N1の電位をvnlとおくと、R
3+R4 となり、抵抗R3およびR4の分圧によって得られる電
圧vrllが基準コンパレータ部2の比較の基準電圧に
なる。
vl、入力端子14の電位をvl4、出力端子7の電位
で高いレベルをvOH1低いレベルをvOLとする。今
、出力端子7の電位が高いレベルvOHの場合、出力端
子7から抵抗R4゜抵抗R3、入力端子14へと電流が
流れる。ここで、節点N1の電位をvnlとおくと、R
3+R4 となり、抵抗R3およびR4の分圧によって得られる電
圧vrllが基準コンパレータ部2の比較の基準電圧に
なる。
次に、入力端子1の電位v1が上昇し、Vl>vnlに
なると、出力端子7の電位はvOLになり、入力端子1
4から抵抗R3,R4、出力端子7の方向へ電流が流れ
る。ここで、抵抗R3,R4で分圧される電圧が変化し
、節点N1の電位がvn2になったとすると、 となり、節点N1の電位vn2が基準コンパレータ部2
の比較の基準電圧になる。
なると、出力端子7の電位はvOLになり、入力端子1
4から抵抗R3,R4、出力端子7の方向へ電流が流れ
る。ここで、抵抗R3,R4で分圧される電圧が変化し
、節点N1の電位がvn2になったとすると、 となり、節点N1の電位vn2が基準コンパレータ部2
の比較の基準電圧になる。
以上のように、比較の基準となる電圧vnlおよびvn
2を入力端子1の電位■1の立上り時には下降するよう
にし、また立下り時には上昇するようにして、コンパレ
ータ回路の動作を安定させるようにしている。
2を入力端子1の電位■1の立上り時には下降するよう
にし、また立下り時には上昇するようにして、コンパレ
ータ回路の動作を安定させるようにしている。
上述した従来のコンパレータ回路はそのヒステリシスを
基準電圧源と出力端子の間に接続された2つの抵抗の分
圧により決定しているので、出力電圧に変動が生じた場
合は分圧された電圧の上限と下限の値に変動が生じ、こ
の結果ヒステリシス幅も変動し、精度の高い設定が難し
かったり、また温度変化に対しても変動が大きくなると
いう欠点がある。
基準電圧源と出力端子の間に接続された2つの抵抗の分
圧により決定しているので、出力電圧に変動が生じた場
合は分圧された電圧の上限と下限の値に変動が生じ、こ
の結果ヒステリシス幅も変動し、精度の高い設定が難し
かったり、また温度変化に対しても変動が大きくなると
いう欠点がある。
本発明の目的は、かかるヒステリシスの値を正確に且つ
容易に設定しうるとともに、温度変化に対しても変動の
少ないコンパレータ回路を提供することにある。
容易に設定しうるとともに、温度変化に対しても変動の
少ないコンパレータ回路を提供することにある。
本発明のコンパレータ回路は、異なる二つの基準電圧源
と、入力電圧と前記基準電圧源のいずれか一方の電圧と
を比較する基本コンパレータ部と、前記基本コンパレー
タ部の出力電圧によって前記二つの基準電圧源の一方を
選択するアナログスイッチとを有し、前記アナログスイ
ッチにより前記基準電圧源を切換え、前記基本コンパレ
ータ部への基準入力電圧とするように構成される。
と、入力電圧と前記基準電圧源のいずれか一方の電圧と
を比較する基本コンパレータ部と、前記基本コンパレー
タ部の出力電圧によって前記二つの基準電圧源の一方を
選択するアナログスイッチとを有し、前記アナログスイ
ッチにより前記基準電圧源を切換え、前記基本コンパレ
ータ部への基準入力電圧とするように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の実施例の概略を説明するためのコンパ
レータ回路図である。
レータ回路図である。
第1図に示すように、本実施例は異なる二つの基準電源
Vl、V2と、このVl、V2の一方と入力端子1から
の入力電力とを比較する基本コンパレータ部2と、この
基本コンパレータ2の出カフにより基準電源Vl、V2
を切換えるアナログスイッチ5とを有している。この基
本コンパレータ部2の入力端子1は比較の対象となる電
圧を入力し、アナログスイッチ5の入力端子3および4
はそれぞれ基準電源V1およびV2が接続される。また
、アナログスイッチ5の出力端子は基本コンパレータ部
2の入力端子6に接続され、基本コンパレータ部2の出
力電圧7により制御される。
Vl、V2と、このVl、V2の一方と入力端子1から
の入力電力とを比較する基本コンパレータ部2と、この
基本コンパレータ2の出カフにより基準電源Vl、V2
を切換えるアナログスイッチ5とを有している。この基
本コンパレータ部2の入力端子1は比較の対象となる電
圧を入力し、アナログスイッチ5の入力端子3および4
はそれぞれ基準電源V1およびV2が接続される。また
、アナログスイッチ5の出力端子は基本コンパレータ部
2の入力端子6に接続され、基本コンパレータ部2の出
力電圧7により制御される。
第2図は本発明の第一の実施例を示すコンパレータ回路
図である。
図である。
第2図に示すように、本実施例は二つの異なる基準電圧
源V3.V4と、コレクタが定電圧源V5に接続され且
つ各ベースはそれぞれ一端が接地された基準電圧源V3
およびV4に接続されたトランジスタQ1およびQ2と
、一端が定電圧源■5に接続された抵抗R1と、この抵
抗R1の他端にそれぞれアノードが接続され且つそれぞ
れのカソードがトランジスタQ1およびQ2のエミッタ
に接続されたダイオードD1およびD2と、トランジス
タQ1およびQ2のエミッタにコレクタが接続され且つ
エミッタが共に接地されたトランジスタQ3およびQ4
と、一端が定電圧源V5に接続された定電流源工1と、
この定電圧工1の他端に共にエミッタが接続され且つ各
ベースはそれぞれダイオードDI、D2のアノードおよ
び入力端子8に接続されたトランジスタQ5およびQ6
と、ベースに短絡されたコレクタがそれぞれトランジス
タQ5およびQ6のコレクタに接続され且つエミッタが
共に接地されたトランジスタQ7およびQ8と、コレク
タがそれぞれ出力端子9および10に接続されエミッタ
が共に接地され且つそれぞれベースがトランジスタQ4
.Q7のベースおよびトランジスタQ3.Q8のベース
に接続されたトランジスタQ9およびQIOとを有して
いる。
源V3.V4と、コレクタが定電圧源V5に接続され且
つ各ベースはそれぞれ一端が接地された基準電圧源V3
およびV4に接続されたトランジスタQ1およびQ2と
、一端が定電圧源■5に接続された抵抗R1と、この抵
抗R1の他端にそれぞれアノードが接続され且つそれぞ
れのカソードがトランジスタQ1およびQ2のエミッタ
に接続されたダイオードD1およびD2と、トランジス
タQ1およびQ2のエミッタにコレクタが接続され且つ
エミッタが共に接地されたトランジスタQ3およびQ4
と、一端が定電圧源V5に接続された定電流源工1と、
この定電圧工1の他端に共にエミッタが接続され且つ各
ベースはそれぞれダイオードDI、D2のアノードおよ
び入力端子8に接続されたトランジスタQ5およびQ6
と、ベースに短絡されたコレクタがそれぞれトランジス
タQ5およびQ6のコレクタに接続され且つエミッタが
共に接地されたトランジスタQ7およびQ8と、コレク
タがそれぞれ出力端子9および10に接続されエミッタ
が共に接地され且つそれぞれベースがトランジスタQ4
.Q7のベースおよびトランジスタQ3.Q8のベース
に接続されたトランジスタQ9およびQIOとを有して
いる。
ここで、トランジスタQl、Q2はアナログスイッチで
あり、またトランジスタQ5.Q6は差動増幅回路、ト
ランジスタQ4.Q7.Q9およびトランジスタQ3.
Q8.QIOはそれぞれカレントミラーを構成している
。
あり、またトランジスタQ5.Q6は差動増幅回路、ト
ランジスタQ4.Q7.Q9およびトランジスタQ3.
Q8.QIOはそれぞれカレントミラーを構成している
。
次に、本実施例のコンパレータ回路の動作を説明する。
まず、基準電圧源V3およびV4の電圧をそれぞれv3
およびv4、入力端子8の電位をvilとしたときに、
v3> v4> v i 1の間係があるとすると、ト
ランジスタQ5.Q7はオフ状態になり、トランジスタ
Q6.Q8はオン状態になる。また、トランジスタQ3
もこのときオン状態になるが、トランジスタQ3のコレ
クタに流れ込む電流は抵抗R1からダイオードD1を通
して供給される。これに伴い、トランジスタQ1のエミ
ッタの電位は下降しはじめ、電圧v3からトランジスタ
Q1の活性時のベース・エミッタ間電圧VBEIが下が
った電位にクランプされる。ここで、ダイオードD1は
トランジスタQ1と同じ素子をコレクタとベースを短絡
して使用し、トランジスタQ5のベース電位をvRlと
すると、vRlは■3とほぼ等しくなる。
およびv4、入力端子8の電位をvilとしたときに、
v3> v4> v i 1の間係があるとすると、ト
ランジスタQ5.Q7はオフ状態になり、トランジスタ
Q6.Q8はオン状態になる。また、トランジスタQ3
もこのときオン状態になるが、トランジスタQ3のコレ
クタに流れ込む電流は抵抗R1からダイオードD1を通
して供給される。これに伴い、トランジスタQ1のエミ
ッタの電位は下降しはじめ、電圧v3からトランジスタ
Q1の活性時のベース・エミッタ間電圧VBEIが下が
った電位にクランプされる。ここで、ダイオードD1は
トランジスタQ1と同じ素子をコレクタとベースを短絡
して使用し、トランジスタQ5のベース電位をvRlと
すると、vRlは■3とほぼ等しくなる。
次に、入力端子8の電位vflが徐々に上昇しはじめ、
vil)vRlの関係になった瞬間、トランジスタQ5
およびトランジスタQ6で構成された差動増幅回路の動
作状態は反転し、トランジスタQ6.Q8はオフ状態に
なり、トランジスタQ5.Q7はオン状態になる。これ
に伴い、トランジスタQ3.Qlはオフ状態になり、ト
ランジスタQ4.Q2はオン状態になる。このオン状態
になったトランジスタQ4のコレクタに流れ込む電流は
、抵抗R1からダイオードD2を通して供給される。同
時にトランジスタQ2のエミッタの電位は下降しはじめ
、電圧v4からトランジスタQ2の活性時のベース・エ
ミッタ間電圧VBE2が下がった電位にクランプされる
。ここで、ダイオードD2はトランジスタQ2と同じ素
子をコレクタとベースを短絡して使用し、この時のトラ
ンジスタQ5のベースの電位をvR2とすると、vR2
はv4とほぼ等しくなる。
vil)vRlの関係になった瞬間、トランジスタQ5
およびトランジスタQ6で構成された差動増幅回路の動
作状態は反転し、トランジスタQ6.Q8はオフ状態に
なり、トランジスタQ5.Q7はオン状態になる。これ
に伴い、トランジスタQ3.Qlはオフ状態になり、ト
ランジスタQ4.Q2はオン状態になる。このオン状態
になったトランジスタQ4のコレクタに流れ込む電流は
、抵抗R1からダイオードD2を通して供給される。同
時にトランジスタQ2のエミッタの電位は下降しはじめ
、電圧v4からトランジスタQ2の活性時のベース・エ
ミッタ間電圧VBE2が下がった電位にクランプされる
。ここで、ダイオードD2はトランジスタQ2と同じ素
子をコレクタとベースを短絡して使用し、この時のトラ
ンジスタQ5のベースの電位をvR2とすると、vR2
はv4とほぼ等しくなる。
上述したように、トランジスタスイッチを用いる一方、
コンパレータ出力レベルに応じて基準電圧源V3および
V4の一方を選択し、コンパレータ基準入力端子に供給
することにより、ヒステリシスの上限および下限の精度
がよいヒステリシスコンパレータを実現できる。これは
温度変化に対しても変動を少なくすることができる。
コンパレータ出力レベルに応じて基準電圧源V3および
V4の一方を選択し、コンパレータ基準入力端子に供給
することにより、ヒステリシスの上限および下限の精度
がよいヒステリシスコンパレータを実現できる。これは
温度変化に対しても変動を少なくすることができる。
第3図は本発明の第二の実施例を示すコンパレータ回路
図である。
図である。
第3図に示すように、本実施例はコレクタが接地された
アナログスイッチトランジスタQ13およびQ14のベ
ースにそれぞれ一端が接地された基準電圧源v6および
V7が接続される。また、一端が接地された抵抗R2の
他端とダイオードD3およびD4のカソードとトランジ
スタQ17のベースが接続される。これらダイオードD
3およびD4のアノードは、それぞれトランジスタQ1
3およびQ14のエミッタとトランジスタQ11および
Q12のコレクタとに接続される。−方、差動増幅器を
構成するトランジスタQ17およびQ18のエミッタは
共に接続され、一端が接地された定電流源工2の他端に
接続される。また、カレントミラーを構成するベースと
コレクタが接続されたトランジスタQ15およびQ16
のコレクタはそれぞれトランジスタQ17およびQ18
のコレクタに接続される。更に、トランジスタQ12.
Q20のベースはトランジスタQ16のベースと接続さ
れ、トランジスタQll、Q19のベースはトランジス
タQ15のベースと接続される。これらトランジスタQ
ll、Q12゜Q15.Q16.Q19.Q20の各エ
ミッタは定電圧源V8に接続され、トランジスタQ18
のベースは入力端子11に接続される。また、トランジ
スタQ19およびQ20のコレクタは、それぞれ出力端
子12および13に接続される。尚、上述したように、
トランジスタQll、Q15゜Q19およびトランジス
タQ12.Q16.Q20はそれぞれカレントミラーを
構成している。
アナログスイッチトランジスタQ13およびQ14のベ
ースにそれぞれ一端が接地された基準電圧源v6および
V7が接続される。また、一端が接地された抵抗R2の
他端とダイオードD3およびD4のカソードとトランジ
スタQ17のベースが接続される。これらダイオードD
3およびD4のアノードは、それぞれトランジスタQ1
3およびQ14のエミッタとトランジスタQ11および
Q12のコレクタとに接続される。−方、差動増幅器を
構成するトランジスタQ17およびQ18のエミッタは
共に接続され、一端が接地された定電流源工2の他端に
接続される。また、カレントミラーを構成するベースと
コレクタが接続されたトランジスタQ15およびQ16
のコレクタはそれぞれトランジスタQ17およびQ18
のコレクタに接続される。更に、トランジスタQ12.
Q20のベースはトランジスタQ16のベースと接続さ
れ、トランジスタQll、Q19のベースはトランジス
タQ15のベースと接続される。これらトランジスタQ
ll、Q12゜Q15.Q16.Q19.Q20の各エ
ミッタは定電圧源V8に接続され、トランジスタQ18
のベースは入力端子11に接続される。また、トランジ
スタQ19およびQ20のコレクタは、それぞれ出力端
子12および13に接続される。尚、上述したように、
トランジスタQll、Q15゜Q19およびトランジス
タQ12.Q16.Q20はそれぞれカレントミラーを
構成している。
次に、第3図に示すコンパレータ回路の動作を説明する
。
。
まず、基準電圧源V6およびV7の電圧をそれぞれ■6
およびv7、入力端子11の電位をvi2とし、v6)
v7)vi2の関係にあるとすると、トランジスタQ1
7.Q15はオン状態になり、トランジスタQ18.Q
16はオフ状態になる。しかるに、上述したカレントミ
ラーにより、トランジスタQllはオン状態になり、ト
ランジスタQ12はオフ状態になる。この瞬間、トラン
ジスタQllのコレクタから流れ出す電流はダイオード
D3から抵抗R2を通り接地点へ流れる。
およびv7、入力端子11の電位をvi2とし、v6)
v7)vi2の関係にあるとすると、トランジスタQ1
7.Q15はオン状態になり、トランジスタQ18.Q
16はオフ状態になる。しかるに、上述したカレントミ
ラーにより、トランジスタQllはオン状態になり、ト
ランジスタQ12はオフ状態になる。この瞬間、トラン
ジスタQllのコレクタから流れ出す電流はダイオード
D3から抵抗R2を通り接地点へ流れる。
これに伴い、トランジスタQ13の電位は上昇しはじめ
、v6からトランジスタQllの活性時のベース・エミ
ッタ間電圧VBE3が上がった電位にクランプされる。
、v6からトランジスタQllの活性時のベース・エミ
ッタ間電圧VBE3が上がった電位にクランプされる。
尚、ここでは、ダイオードD3にトランジスタQllと
同じ素子をコレクタとベースを短絡して使用し、この時
のトランジスタQ17のベース電位をvR3とすると、
このベース電位vR3はv6とほぼ等しくなる。
同じ素子をコレクタとベースを短絡して使用し、この時
のトランジスタQ17のベース電位をvR3とすると、
このベース電位vR3はv6とほぼ等しくなる。
次に、入力端子11の電位vi2が徐々に上昇しはじめ
、vi2)vR3の関係になった瞬間、トランジスタQ
17およびQ18で構成された差動増幅回路の動作状態
は反転し、トランジスタQ17、Q15はオフ状態にな
り、トランジスタQ18、Q16はオン状態になる。こ
れに伴い、トランジスタQl 1.Q13はオフ状態に
なり、トランジスタQ12.Q14はオン状態になる。
、vi2)vR3の関係になった瞬間、トランジスタQ
17およびQ18で構成された差動増幅回路の動作状態
は反転し、トランジスタQ17、Q15はオフ状態にな
り、トランジスタQ18、Q16はオン状態になる。こ
れに伴い、トランジスタQl 1.Q13はオフ状態に
なり、トランジスタQ12.Q14はオン状態になる。
このトランジスタQ12のコレクタから流れ出す電流は
ダイオードD4から抵抗R2を通り接地点へ流れる。ま
た、オン状態になったトランジスタQ14のエミッタの
電位は上昇しはじめ、電圧v7からトランジスタQ14
の活性時のベース・エミッタ間電圧VBE4が上がった
電位にクランプされる。ここで、ダイオードD4はトラ
ンジスタQ14と同じ素子をベースとコレクタを短絡し
て使用し、この時のトランジスタQ17のベースの電位
をvR4とすると、このベース電位vR4はv7にほぼ
等しくなる。
ダイオードD4から抵抗R2を通り接地点へ流れる。ま
た、オン状態になったトランジスタQ14のエミッタの
電位は上昇しはじめ、電圧v7からトランジスタQ14
の活性時のベース・エミッタ間電圧VBE4が上がった
電位にクランプされる。ここで、ダイオードD4はトラ
ンジスタQ14と同じ素子をベースとコレクタを短絡し
て使用し、この時のトランジスタQ17のベースの電位
をvR4とすると、このベース電位vR4はv7にほぼ
等しくなる。
上述したように、トランジスタスイッチを用いる一方、
コンパレータ出力レベルに応じて基準電圧源V6および
■7の一方を選択し、コンパレータ基準入力端子に供給
することにより、前述した第一の実施例と同様の結果を
得ることができる。
コンパレータ出力レベルに応じて基準電圧源V6および
■7の一方を選択し、コンパレータ基準入力端子に供給
することにより、前述した第一の実施例と同様の結果を
得ることができる。
以上説明したように、本発明のコンパレータ回路は、異
なる二つの基準電源と、基本コンパレータ部と、二つの
基準を源を選択するためのトランジスタスイッチとを有
し、基本コンパレータ部の出力に基づき基準電圧の一方
を選択して基本コンパレータ部に供給することにより、
ヒステリシスの上限および下限の値を精度よく且つ容易
に設定することができ、また温度変化に対してもヒステ
リシスの変動を小さく抑えることができるという効果が
ある。
なる二つの基準電源と、基本コンパレータ部と、二つの
基準を源を選択するためのトランジスタスイッチとを有
し、基本コンパレータ部の出力に基づき基準電圧の一方
を選択して基本コンパレータ部に供給することにより、
ヒステリシスの上限および下限の値を精度よく且つ容易
に設定することができ、また温度変化に対してもヒステ
リシスの変動を小さく抑えることができるという効果が
ある。
第1図は本発明の実施例の概略を説明するためのコンパ
レータ回路図、第2図は本発明の第一の実施例を示すコ
ンパレータ回路図、第3図は本発明の第二の実施例を示
すコンパレータ回路図、第4図は従来の一例の概略を説
明するためのコンパレータ回路図である。 1.3,4,6.8,11.14・・・入力端子、2・
・・基本コンパレータ部、5・・・アナログスイッチ、
7.9,10,12.13・・・出力端子、■1〜V4
.V6.V7−・・基準電圧(源)、V5.V8・・・
定電圧源、Q1〜Q4.Q7〜QIO,Q17、Q18
・・・NPNトランジスタ、Q5.Q6 Q11〜Q1
6.Q19.Q20・・・PNP トランジスタ、D1
〜D4・・・ダイオード、R1,R2・・・電流バイア
ス抵抗、II、I2・・・定電流源、R3,R4・・・
分圧抵抗、N1・・・節点。
レータ回路図、第2図は本発明の第一の実施例を示すコ
ンパレータ回路図、第3図は本発明の第二の実施例を示
すコンパレータ回路図、第4図は従来の一例の概略を説
明するためのコンパレータ回路図である。 1.3,4,6.8,11.14・・・入力端子、2・
・・基本コンパレータ部、5・・・アナログスイッチ、
7.9,10,12.13・・・出力端子、■1〜V4
.V6.V7−・・基準電圧(源)、V5.V8・・・
定電圧源、Q1〜Q4.Q7〜QIO,Q17、Q18
・・・NPNトランジスタ、Q5.Q6 Q11〜Q1
6.Q19.Q20・・・PNP トランジスタ、D1
〜D4・・・ダイオード、R1,R2・・・電流バイア
ス抵抗、II、I2・・・定電流源、R3,R4・・・
分圧抵抗、N1・・・節点。
Claims (1)
- 【特許請求の範囲】 1、異なる二つの基準電圧源と、入力電圧と前記基準電
圧源のいずれか一方の電圧とを比較する基本コンパレー
タ部と、前記基本コンパレータ部の出力電圧によって前
記二つの基準電圧源の一方を選択するアナログスイッチ
とを有し、前記アナログスイッチにより前記基準電圧源
を切換え、前記基本コンパレータ部への基準入力電圧と
することを特徴とするコンパレータ回路。 2、前記基本コンパレータ部は、差動増幅回路の能動負
荷とカレントミラーを形成するトランジスタを有するこ
とを特徴とする請求項1記載のコンパレータ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2254443A JPH04132410A (ja) | 1990-09-25 | 1990-09-25 | コンパレータ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2254443A JPH04132410A (ja) | 1990-09-25 | 1990-09-25 | コンパレータ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04132410A true JPH04132410A (ja) | 1992-05-06 |
Family
ID=17265078
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2254443A Pending JPH04132410A (ja) | 1990-09-25 | 1990-09-25 | コンパレータ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04132410A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018029415A (ja) * | 2016-08-15 | 2018-02-22 | 株式会社リコー | 電源装置 |
-
1990
- 1990-09-25 JP JP2254443A patent/JPH04132410A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018029415A (ja) * | 2016-08-15 | 2018-02-22 | 株式会社リコー | 電源装置 |
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