JPH04123127A - スキャンアウト制御システム - Google Patents
スキャンアウト制御システムInfo
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- JPH04123127A JPH04123127A JP2243141A JP24314190A JPH04123127A JP H04123127 A JPH04123127 A JP H04123127A JP 2243141 A JP2243141 A JP 2243141A JP 24314190 A JP24314190 A JP 24314190A JP H04123127 A JPH04123127 A JP H04123127A
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- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Test And Diagnosis Of Digital Computers (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
本体装置内のラッチデータを任意のタイミングで外部に
読出すことができるスキャンアウト制御システムに関し
、 スキャンアウトに要する時間を短縮して効率的な運用を
行うことができるようにすることを目的とし、 本体装置内の任意のラッチデータを、サービスプロセッ
サからの指示を受けてシステムコンソールインタフェー
ス部が任意のタイミングでビットシリアルに読出すよう
にしたスキャンアウト制御システムにおいて、システム
コンソールインタフェース部内に、サービスプロセッサ
からのスキャンアドレスデータを受ける第１のレジスタ
と、本体装置から読出されたデータを保持する第２のレ
ジスタと、本体装置にスキャンアドレスを与えると共に
、不要なスキャンアドレスデータについては本体装置か
らの出力を待つことなく、特定データを前記第２のレジ
スタに書込むスキャンデータ制御部とを設けて構成する
。
読出すことができるスキャンアウト制御システムに関し
、 スキャンアウトに要する時間を短縮して効率的な運用を
行うことができるようにすることを目的とし、 本体装置内の任意のラッチデータを、サービスプロセッ
サからの指示を受けてシステムコンソールインタフェー
ス部が任意のタイミングでビットシリアルに読出すよう
にしたスキャンアウト制御システムにおいて、システム
コンソールインタフェース部内に、サービスプロセッサ
からのスキャンアドレスデータを受ける第１のレジスタ
と、本体装置から読出されたデータを保持する第２のレ
ジスタと、本体装置にスキャンアドレスを与えると共に
、不要なスキャンアドレスデータについては本体装置か
らの出力を待つことなく、特定データを前記第２のレジ
スタに書込むスキャンデータ制御部とを設けて構成する
。
［産業上の利用分野］
本発明は本体装置内のラッチデータを任意のタイミング
で外部に読出すことができるスキャンアウト制御システ
ムに関する。
で外部に読出すことができるスキャンアウト制御システ
ムに関する。
近年のコンピュータシステムの高速化に伴い、本体装置
内部の状態読出しや制御にスキャンアウトを用いること
が多くなってきている。このため、スキャンアウトを高
速化することか要求されてきている。一方、高速化のた
めに不要なラッチは削除される傾向にあり、サービスプ
ロセッサ（ＳＶＰ）はスキャンアウトした結果を編集し
なければならない場合も生してきている。
内部の状態読出しや制御にスキャンアウトを用いること
が多くなってきている。このため、スキャンアウトを高
速化することか要求されてきている。一方、高速化のた
めに不要なラッチは削除される傾向にあり、サービスプ
ロセッサ（ＳＶＰ）はスキャンアウトした結果を編集し
なければならない場合も生してきている。
［従来の技術］
第４図は従来システムの構成ブロック図である。
図において、ｌは検査の対象となる本体装置である。該
本体装置１としては、コンピュータシステム他の種々の
装置が含まれる。２は本体装置１に対してスキャンアウ
トデータを要求して、そのスキャンアウトデータを読込
むサービスプロセッサ（ＳＶＰ） 、３は本体装置１と
サービスプロセッサ２との間に設置されたシステムコン
ソールインタフェース部（ＳＣＩ）である。該システム
コンソールインタフェース部３は、サービスプロセッサ
２からのスキャンアドレスデータを受ける第１のレジス
タ３ａ（以下レジスタ１という）と、本体装置１から読
出されたスキャンアウトデータを保持する第２のレジス
タ３ｂ（以下甲にレジスタ２という）を具備している。
本体装置１としては、コンピュータシステム他の種々の
装置が含まれる。２は本体装置１に対してスキャンアウ
トデータを要求して、そのスキャンアウトデータを読込
むサービスプロセッサ（ＳＶＰ） 、３は本体装置１と
サービスプロセッサ２との間に設置されたシステムコン
ソールインタフェース部（ＳＣＩ）である。該システム
コンソールインタフェース部３は、サービスプロセッサ
２からのスキャンアドレスデータを受ける第１のレジス
タ３ａ（以下レジスタ１という）と、本体装置１から読
出されたスキャンアウトデータを保持する第２のレジス
タ３ｂ（以下甲にレジスタ２という）を具備している。
１１〜ｇ４はそれぞれの構成要素間を接続する信号線で
ある。
ある。
このように構成されたシステムにおいて、先ず本体袋Ｗ
１は先ずスキャンアウトモードに設定される。このモー
ド設定は、本体装置１に付属のキーボード等から設定し
てもよいし、又はサービスプロセッサ２からの指示によ
り行うようにしてもよい。サービスプロセッサ２から信
号線１１を介してレジスタ１にスキャンアドレスを通知
する。
１は先ずスキャンアウトモードに設定される。このモー
ド設定は、本体装置１に付属のキーボード等から設定し
てもよいし、又はサービスプロセッサ２からの指示によ
り行うようにしてもよい。サービスプロセッサ２から信
号線１１を介してレジスタ１にスキャンアドレスを通知
する。
通知されたスキャンアドレスはレジスタ１に保持される
。このレジスタ１に保持されたスキャンアドレスは信号
線Ｉ２を介して本体装置１にスキャンアドレスとして与
えられる。
。このレジスタ１に保持されたスキャンアドレスは信号
線Ｉ２を介して本体装置１にスキャンアドレスとして与
えられる。
本体装置１にスキャンアドレスが与えられると、そのス
キャンアドレスに対応した領域にラッチされているデー
タ（“１”又は“０”）が出力され、信号線ｇ３から出
力される。ここで、出力されるラッチデータは１個のス
キャンアドレスにつき１ビツトである。出力されたデー
タはシステムコンソールインタフェース部３内のレジス
タ２に保持される。ここで、レジスタ２のビット数をｎ
ビットとすると、レジスタ２にはｎ個のスキャンアウト
データが保持されることになる。
キャンアドレスに対応した領域にラッチされているデー
タ（“１”又は“０”）が出力され、信号線ｇ３から出
力される。ここで、出力されるラッチデータは１個のス
キャンアドレスにつき１ビツトである。出力されたデー
タはシステムコンソールインタフェース部３内のレジス
タ２に保持される。ここで、レジスタ２のビット数をｎ
ビットとすると、レジスタ２にはｎ個のスキャンアウト
データが保持されることになる。
本体装置１から出力されたスキャンアウトデータは、レ
ジスタ２にその下位ビットから順に詰込まれる。このよ
うにして、本体装置１にサービスプロセッサ２から順次
スキャンアドレスを変化させて与えてやり、各スキャン
アドレスのラッチデータか出力されくレジスタ２に保持
されていく。
ジスタ２にその下位ビットから順に詰込まれる。このよ
うにして、本体装置１にサービスプロセッサ２から順次
スキャンアドレスを変化させて与えてやり、各スキャン
アドレスのラッチデータか出力されくレジスタ２に保持
されていく。
第５図はレジスタ２の構造を示す図である。レジスタ２
はｎビットのシフトレジスタであり、シフトクロックに
より順次入力されたデータが左側にシフトされて格納さ
れていく。そして、ｎビ、。
はｎビットのシフトレジスタであり、シフトクロックに
より順次入力されたデータが左側にシフトされて格納さ
れていく。そして、ｎビ、。
トのデータが全て埋まったら、シフトクロック毎に順次
１ビツトずつ読出され、信号線ｇ４を介してサービスプ
ロセッサ２に与えられる。サービスプロセッサ２は、入
力されたスキャンアウトデータを順次読込んで所定の分
析を行う。
１ビツトずつ読出され、信号線ｇ４を介してサービスプ
ロセッサ２に与えられる。サービスプロセッサ２は、入
力されたスキャンアウトデータを順次読込んで所定の分
析を行う。
［発明が解決しようとする課題］
第４図に示したような従来システムの場合、ｎビットの
スキャンアウトデータを得るためには、スキャンアドレ
スもｎ個必要である。ところで、場合によってはｎ個の
データ全てが必要でない場合もある。このような場合で
も、指定アドレスの内容をサービスプロセッサ２内で編
集したり、不定ビットのアドレスとして適当なアドレス
を設定して本体装置１をスキャンし、その結果出力され
たスキャンアウトデータに対して不要なデータ領域には
第６図に示すように“０”にマスクする処理を行い、必
要なデータのみ読込むような処理を行っていた。
スキャンアウトデータを得るためには、スキャンアドレ
スもｎ個必要である。ところで、場合によってはｎ個の
データ全てが必要でない場合もある。このような場合で
も、指定アドレスの内容をサービスプロセッサ２内で編
集したり、不定ビットのアドレスとして適当なアドレス
を設定して本体装置１をスキャンし、その結果出力され
たスキャンアウトデータに対して不要なデータ領域には
第６図に示すように“０”にマスクする処理を行い、必
要なデータのみ読込むような処理を行っていた。
第７図は従来システムの動作を示すフローチャートであ
る。先ず、レジスタ２のビット数を設定する定数１を０
に初期化する（Ｓｌ）。次に、ｌく指定ビット数（この
場合にはｎ）の比較を行う（Ｓ２）。若し１く指定ビッ
ト数であれば、本体装置１のスキャンを行い（Ｓ３）、
読出した内容をレジスタ２ （ＳＤＲ）に設定する（Ｓ
４）。次にｉの内容をまたけ更新しくＳ５）、ステ２．
プＳ２に戻り、ｌと指定ビット数ｎとの比較を行う（Ｓ
２）。
る。先ず、レジスタ２のビット数を設定する定数１を０
に初期化する（Ｓｌ）。次に、ｌく指定ビット数（この
場合にはｎ）の比較を行う（Ｓ２）。若し１く指定ビッ
ト数であれば、本体装置１のスキャンを行い（Ｓ３）、
読出した内容をレジスタ２ （ＳＤＲ）に設定する（Ｓ
４）。次にｉの内容をまたけ更新しくＳ５）、ステ２．
プＳ２に戻り、ｌと指定ビット数ｎとの比較を行う（Ｓ
２）。
若し、ステップＳ２てｉ〉指定ビット数になったら、全
てのスキャンアドレスのスキャンが終了したことになる
から、サービスプロセッサ２はレジスタ２ （ＳＤＲ）
の内容を読出しくＳ６）、レジスタ２の内容と必要なビ
ットとのマスクをとる。
てのスキャンアドレスのスキャンが終了したことになる
から、サービスプロセッサ２はレジスタ２ （ＳＤＲ）
の内容を読出しくＳ６）、レジスタ２の内容と必要なビ
ットとのマスクをとる。
つまり、不必要なビットのみ“Ｏ”にマスクする。
又は編集する（Ｓ７）。
このように、従来システムでは、不必要なラッチの内容
もスキャンアウトするようにしているので、その分無駄
な時間かかかってしまう。また、スキャンアウトしたデ
ータから不要なデータをマスクする処理が必要であると
いう問題かあった。
もスキャンアウトするようにしているので、その分無駄
な時間かかかってしまう。また、スキャンアウトしたデ
ータから不要なデータをマスクする処理が必要であると
いう問題かあった。
本発明はこのような課題に鑑みてなされたものであって
、スキャンアウトに要する時間を短縮して効率的な運用
を行うことができるようにすることができるスキャンア
ウト制御システムを提供することを目的としている。
、スキャンアウトに要する時間を短縮して効率的な運用
を行うことができるようにすることができるスキャンア
ウト制御システムを提供することを目的としている。
［課題を解決するための手段］
第１図は本発明の原理ブロック図である。第４図と同一
のものは、同一の符号を付して示す。図は本体装置１内
の任意のラッチデータを、サービスプロセッサ２からの
指示を受けてシステムコンソールインタフェース部４が
任意のタイミングでビットシリアルに読出すようにした
スキャンアウト制御システムを構成している。
のものは、同一の符号を付して示す。図は本体装置１内
の任意のラッチデータを、サービスプロセッサ２からの
指示を受けてシステムコンソールインタフェース部４が
任意のタイミングでビットシリアルに読出すようにした
スキャンアウト制御システムを構成している。
図において、システムコンソールインタフェース部４内
には、サービスプロセッサ２からのスキャンアドレスデ
ータを受ける第１のレジスタ３ａと、本体装置１から読
出されたデータを保持する第２のレジスタ３ｂと、本体
装置１にスキャンアドレスを与えると共に、不要なスキ
ャンアドレスデータについては本体装置１からの出ツノ
を待つことなく、特定データを前記第２のレジスタ３ｂ
に書込むスキャンデータ制御部１０か設けられている。
には、サービスプロセッサ２からのスキャンアドレスデ
ータを受ける第１のレジスタ３ａと、本体装置１から読
出されたデータを保持する第２のレジスタ３ｂと、本体
装置１にスキャンアドレスを与えると共に、不要なスキ
ャンアドレスデータについては本体装置１からの出ツノ
を待つことなく、特定データを前記第２のレジスタ３ｂ
に書込むスキャンデータ制御部１０か設けられている。
その他の構成は、第４図と同一である。
［作用コ
スキャンデータ制御部１０には予め不要なラッチのスキ
ャンアドレスデータがサービスプロセッサ２から与えら
れており、当該不要スキャンアドレスがサービスプロセ
ッサ２から与えられたら、スキャンデータ制御部１０は
本体装置１をバイパスして、第２のレジスタ３ｂに特定
データ（例えば“０”）を書込むようにする。このよう
に、本発明によれば不要ラッチデータについては、本体
装置１にスキャンアドレスを与えて本体装置１から出力
されるデータを読出すまで待つことなく、速やかに第２
のレジスタ３ｂに特定データを書込めるので、処理に要
する時間を短くして高速化を図ることかできる。しかも
、本発明によれば、スキャンアウトデータをマスクする
処理も不要となる。
ャンアドレスデータがサービスプロセッサ２から与えら
れており、当該不要スキャンアドレスがサービスプロセ
ッサ２から与えられたら、スキャンデータ制御部１０は
本体装置１をバイパスして、第２のレジスタ３ｂに特定
データ（例えば“０”）を書込むようにする。このよう
に、本発明によれば不要ラッチデータについては、本体
装置１にスキャンアドレスを与えて本体装置１から出力
されるデータを読出すまで待つことなく、速やかに第２
のレジスタ３ｂに特定データを書込めるので、処理に要
する時間を短くして高速化を図ることかできる。しかも
、本発明によれば、スキャンアウトデータをマスクする
処理も不要となる。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第２図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。図
において、１．０ ａはレジスタ１から読出したスキャ
ンアドレスを受けて不要アドレス部と必要アドレス部と
に分け、要スキャンアドレスの場合にはそのスキャンア
ドレスデータを本体装置１に与えると共に、不要スキャ
ンアドレスの場合にはその旨の識別信号を出力するアド
レス制御回路、１０ｂは該アドレス制御回路１０ａから
のスキャンアドレス不要信号を受けて本体装置ｌから読
出されたスキャンデータをレジスタ２に書込む場合と、
本体装置１をバイパスして特定データ（この場合には０
″）を書込む場合とて書込みタイミングを調整するクロ
ック制御回路である。これらアドレス制御回路１０ａと
クロック制御回路１０ ｂとてスキャンデータ制御部１
０を構成している。
。第１図と同一のものは、同一の符号を付して示す。図
において、１．０ ａはレジスタ１から読出したスキャ
ンアドレスを受けて不要アドレス部と必要アドレス部と
に分け、要スキャンアドレスの場合にはそのスキャンア
ドレスデータを本体装置１に与えると共に、不要スキャ
ンアドレスの場合にはその旨の識別信号を出力するアド
レス制御回路、１０ｂは該アドレス制御回路１０ａから
のスキャンアドレス不要信号を受けて本体装置ｌから読
出されたスキャンデータをレジスタ２に書込む場合と、
本体装置１をバイパスして特定データ（この場合には０
″）を書込む場合とて書込みタイミングを調整するクロ
ック制御回路である。これらアドレス制御回路１０ａと
クロック制御回路１０ ｂとてスキャンデータ制御部１
０を構成している。
】］はクロック制御回路１０ｂからの制御信号を受けて
、本体装置１から読出されたスキャンデータと特定デー
タ“θ′とのレジスタ２への切換え制御を行うゲート回
路である。その他の構成は、第１図と同しである。この
ように構成されたシステムの動作を説明すれば、以下の
とおりである。
、本体装置１から読出されたスキャンデータと特定デー
タ“θ′とのレジスタ２への切換え制御を行うゲート回
路である。その他の構成は、第１図と同しである。この
ように構成されたシステムの動作を説明すれば、以下の
とおりである。
先ず本体装置１は先ずスキャンアウトモードに設定され
る。このモート設定は、本体装置１に付属のキーボード
等から設定してもよいし、又はサービスプロセッサ２か
らの指示により行うようにしてもよい。サービスプロセ
ッサ２から信号線ｇ１を介してレジスタ１にスキャンア
ドレスを通知する。通知されたスキャンアドレスはレジ
スタ１に保持される。このレジスタ１に保持されたスキ
ャンアドレスは、アドレス制御回路１０ａに与えられる
。該アドレス制御回路１０ａは入力されたレジスタ１か
らのスキャンアドレスデータを受けて不要アドレス部と
必要アドレス部とに分け、要スキャンアドレスの場合に
はそのスキャンアドレスデータを本体装置１に与えると
共に、不要スキャンアドレスの場合にはその旨の識別信
号を出力する。
る。このモート設定は、本体装置１に付属のキーボード
等から設定してもよいし、又はサービスプロセッサ２か
らの指示により行うようにしてもよい。サービスプロセ
ッサ２から信号線ｇ１を介してレジスタ１にスキャンア
ドレスを通知する。通知されたスキャンアドレスはレジ
スタ１に保持される。このレジスタ１に保持されたスキ
ャンアドレスは、アドレス制御回路１０ａに与えられる
。該アドレス制御回路１０ａは入力されたレジスタ１か
らのスキャンアドレスデータを受けて不要アドレス部と
必要アドレス部とに分け、要スキャンアドレスの場合に
はそのスキャンアドレスデータを本体装置１に与えると
共に、不要スキャンアドレスの場合にはその旨の識別信
号を出力する。
要スキャンアドレスの場合には、信号線ｇ２を介して本
体装置１にスキャンアドレスデータを与える。本体装置
１にスキャンアドレスが与えられると、そのスキャンア
ドレスに対応した領域にラッチされているデータ（“１
”又は“０”）が出力され、信号線ｇ３から出力される
。ここで、出力されるラッチデータは１個のスキャンア
ドレスにつき１ビツトである。出力されたデータはシス
テムコンソールインタフェース部３内のゲート回路１１
に入る。今、ゲート回路１１は本体装置ｌ側のデータを
レジスタ２に伝達するようになっているので、本体装置
１からの出力スキャンデータはレジスタ２に保持される
。
体装置１にスキャンアドレスデータを与える。本体装置
１にスキャンアドレスが与えられると、そのスキャンア
ドレスに対応した領域にラッチされているデータ（“１
”又は“０”）が出力され、信号線ｇ３から出力される
。ここで、出力されるラッチデータは１個のスキャンア
ドレスにつき１ビツトである。出力されたデータはシス
テムコンソールインタフェース部３内のゲート回路１１
に入る。今、ゲート回路１１は本体装置ｌ側のデータを
レジスタ２に伝達するようになっているので、本体装置
１からの出力スキャンデータはレジスタ２に保持される
。
一方、アドレス制御回路１０ａて不要アドレスと判断さ
れた場合、該アドレス制御回路１０ａはクロック制御回
路１０ｂにその旨を通知する。クロック制御回路１０ｂ
は 不要アドレス信号を受けとると、ゲート回路１１を特定
データ“０”側に設定する。この結果、本体装置１から
のデータは無視され、特定データ“Ｏ”がゲート回路１
１から出力され、レジスタ２に与えられる。また、クロ
ック制御回路１０ｂは特定データ“Ｏ”をレジスタ２に
書込む場合には、シフトクロックの速度を速めてやる。
れた場合、該アドレス制御回路１０ａはクロック制御回
路１０ｂにその旨を通知する。クロック制御回路１０ｂ
は 不要アドレス信号を受けとると、ゲート回路１１を特定
データ“０”側に設定する。この結果、本体装置１から
のデータは無視され、特定データ“Ｏ”がゲート回路１
１から出力され、レジスタ２に与えられる。また、クロ
ック制御回路１０ｂは特定データ“Ｏ”をレジスタ２に
書込む場合には、シフトクロックの速度を速めてやる。
つまり、アドレス制御回路１０ａから本体装置１にスキ
ャンアドレスデータを与えて、本体装置１内のラッチに
ラッチされているデータを読出して信号線ｇ３を介して
レジスタ２に与えるまでの時間と、特定データ“０゛を
ゲート回路１１から読出してレジスタ２に与えるまでの
時間には差かある。そこで、クロック制御回路１０ｂは
、これらの時間差を考慮してレジスタ２に印加するシフ
トクロックのタイミングを調整するのである。
ャンアドレスデータを与えて、本体装置１内のラッチに
ラッチされているデータを読出して信号線ｇ３を介して
レジスタ２に与えるまでの時間と、特定データ“０゛を
ゲート回路１１から読出してレジスタ２に与えるまでの
時間には差かある。そこで、クロック制御回路１０ｂは
、これらの時間差を考慮してレジスタ２に印加するシフ
トクロックのタイミングを調整するのである。
このようにしてレジスタ２にｎビット分のデータか格納
されると、サービスプロセッサ２は、レジスタ２の内容
を順次読出し、所定の分析処理を行う。
されると、サービスプロセッサ２は、レジスタ２の内容
を順次読出し、所定の分析処理を行う。
第３図は本発明システムの動作を示すフローチャートで
ある。先ず、レジスタ２のビット数を設定する定数ｌを
Ｏに初期化する（Ｓｌ）。次に、ｉく指定ビット数（こ
の場合にはｎ）の比較を行う（Ｓ２）。若し１く指定ビ
ット数であれば、本体装置１のスキャンを行い（Ｓ３）
、読出した内容をレジスタ２ （ＳＤＲ）に設定する（
Ｓ４）。
ある。先ず、レジスタ２のビット数を設定する定数ｌを
Ｏに初期化する（Ｓｌ）。次に、ｉく指定ビット数（こ
の場合にはｎ）の比較を行う（Ｓ２）。若し１く指定ビ
ット数であれば、本体装置１のスキャンを行い（Ｓ３）
、読出した内容をレジスタ２ （ＳＤＲ）に設定する（
Ｓ４）。
次にｉの内容をまたけ更新しくＳ５）、ステップＳ２に
戻り、１と指定ビット数ｎとの比較を行う（Ｓ２）。
戻り、１と指定ビット数ｎとの比較を行う（Ｓ２）。
若し、ステップＳ２でｌ〉指定ビット数になったら、全
てのスキャンアドレスのスキャンが終了したことになる
から、サービスプロセッサ２はレジスタ２ （ＳＤＲ）
の内容を読出す（Ｓ６）。第７図の従来システムの動作
と比較すると分かるように、ＳＤＲの内容と必要なビッ
トのマスクをとる操作が不要となっている。
てのスキャンアドレスのスキャンが終了したことになる
から、サービスプロセッサ２はレジスタ２ （ＳＤＲ）
の内容を読出す（Ｓ６）。第７図の従来システムの動作
と比較すると分かるように、ＳＤＲの内容と必要なビッ
トのマスクをとる操作が不要となっている。
［発明の効果］
以上、詳細に説明したように、本発明によれはスキャン
アウトデータが不要の部分については本体装置をバスし
てレジスタ２に特定データを書き込むようにすることに
より、スキャンアウトに要する時間を短縮して効率的な
運用を行うことができる。
アウトデータが不要の部分については本体装置をバスし
てレジスタ２に特定データを書き込むようにすることに
より、スキャンアウトに要する時間を短縮して効率的な
運用を行うことができる。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示す構成ブロック図、
第３図は本発明システムの動作を示すフローチャート、
第４図は従来システムの構成ブロック図、第５図はレジ
スタの構造を示す図、 第６図はスキャンアウトフォーマット形式を示す図、 第７図は従来システムの動作を示すフローチャトである
。 第１図において、 １は本体装置、 ２はサービスプロセッサ、 ３ａはレジスタ１． ３ｂはレジスタ２． １０はスキャンデータ制御部、 ４はシステムコンソールインタフェース部、ｐ１〜ｐ４
は信号線である。 本発明システムＯ動作を示すフローチ１−ト第 図 レジスタ２（７１ＭＡ造を示す図 第 図 スキャンアウトデータ形式を示す口 笛 図
スタの構造を示す図、 第６図はスキャンアウトフォーマット形式を示す図、 第７図は従来システムの動作を示すフローチャトである
。 第１図において、 １は本体装置、 ２はサービスプロセッサ、 ３ａはレジスタ１． ３ｂはレジスタ２． １０はスキャンデータ制御部、 ４はシステムコンソールインタフェース部、ｐ１〜ｐ４
は信号線である。 本発明システムＯ動作を示すフローチ１−ト第 図 レジスタ２（７１ＭＡ造を示す図 第 図 スキャンアウトデータ形式を示す口 笛 図
Claims (2)
- （１）本体装置（１）内の任意のラッチデータを、サー
ビスプロセッサ（２）からの指示を受けてシステムコン
ソールインタフェース部（４）が任意のタイミングでビ
ットシリアルに読出すようにしたスキャンアウト制御シ
ステムにおいて、 システムコンソールインタフェース部（４）内に、サー
ビスプロセッサ（２）からのスキャンアドレスデータを
受ける第１のレジスタ（３ａ）と、 本体装置（１）から読出されたデータを保 持する第２のレジスタ（３ｂ）と、 本体装置（１）にスキャンアドレスを与え ると共に、不要なスキャンアドレスデータについては本
体装置（１）からの出力を待つことなく、特定データを
前記第２のレジスタ （３ｂ）に書込むスキャンデータ制御部（１０）とを設
けたことを特徴とするスキャンアウト制御システム。 - （２）本体装置（１）からの出力データを第２のレジス
タ（３ｂ）に書込むタイミングと、特定データを第２の
レジスタ（３ｂ）に書込むタイミングとを調整するタイ
ミング調整機構を前記スキャンデータ制御部（１０）内
に設けたことを特徴とする請求項１記載のスキャンアウ
ト制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243141A JP2693631B2 (ja) | 1990-09-13 | 1990-09-13 | スキャンアウト制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243141A JP2693631B2 (ja) | 1990-09-13 | 1990-09-13 | スキャンアウト制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04123127A true JPH04123127A (ja) | 1992-04-23 |
| JP2693631B2 JP2693631B2 (ja) | 1997-12-24 |
Family
ID=17099402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243141A Expired - Lifetime JP2693631B2 (ja) | 1990-09-13 | 1990-09-13 | スキャンアウト制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2693631B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5611971A (en) * | 1992-08-07 | 1997-03-18 | Takeda Chemical Industries, Ltd. | Production of microcapsules of water-soluble drugs |
| DE102012018806A1 (de) | 2011-09-28 | 2013-03-28 | Hitachi Automotive Systems, Ltd. | Steuervorrichtung und Verfahren zum Steuern eines variablen Ventilsteuermechanismus in einem Verbrennungsmotor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352029A (en) * | 1976-10-22 | 1978-05-12 | Fujitsu Ltd | Arithmetic circuit unit |
| JPS60134943A (ja) * | 1983-12-23 | 1985-07-18 | Fujitsu Ltd | スキヤンアウト方式 |
-
1990
- 1990-09-13 JP JP2243141A patent/JP2693631B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352029A (en) * | 1976-10-22 | 1978-05-12 | Fujitsu Ltd | Arithmetic circuit unit |
| JPS60134943A (ja) * | 1983-12-23 | 1985-07-18 | Fujitsu Ltd | スキヤンアウト方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5611971A (en) * | 1992-08-07 | 1997-03-18 | Takeda Chemical Industries, Ltd. | Production of microcapsules of water-soluble drugs |
| DE102012018806A1 (de) | 2011-09-28 | 2013-03-28 | Hitachi Automotive Systems, Ltd. | Steuervorrichtung und Verfahren zum Steuern eines variablen Ventilsteuermechanismus in einem Verbrennungsmotor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2693631B2 (ja) | 1997-12-24 |
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