JPH04116475A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04116475A JPH04116475A JP2236632A JP23663290A JPH04116475A JP H04116475 A JPH04116475 A JP H04116475A JP 2236632 A JP2236632 A JP 2236632A JP 23663290 A JP23663290 A JP 23663290A JP H04116475 A JPH04116475 A JP H04116475A
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- test
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Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はトライステー1−ケー)〜を含む半導体集積回
路さらにはそれにおける診断容易化技術に関し、例えば
ゲートアレイ形式の各種半導体集積回路やASIC(ア
プリケーション・スペシフィック・インテグレーテッド
・サーキッl−)形式のマイクロコンピュータなどに適
用して有効な技術に関する。
路さらにはそれにおける診断容易化技術に関し、例えば
ゲートアレイ形式の各種半導体集積回路やASIC(ア
プリケーション・スペシフィック・インテグレーテッド
・サーキッl−)形式のマイクロコンピュータなどに適
用して有効な技術に関する。
論理規模増大の一途を辿るマイクロコンピュータのよう
な半導体集積回路に対する診断容易化技術としてスキャ
ンバス方式がある。これは、多数の論理チー1〜を外部
端子を通して効率よく診断可能にするために、試験デー
タの入出力モードを半導体集積回路の通常動作モードと
を別に設けておき、内部レジスタに試験データを容易に
入出力できるような構成を予め半導体集積回路に設(づ
ておくものである。例えば半導体集積回路内部の各フリ
ップフロップにシフI−レジスタとしての機能を付加し
てスキャンバスを構成したり、フリップフロップにアド
レスを割当て必要な一群にデータの人出力を行えるよう
なスキャンバスを構成しておく。斯るスキャンハス構成
において、複雑な順序回路のテスI〜は組合せ回路に対
するテストに帰着され、所要のノー1〜が論理O又は論
理1に固定される故障を仮定して全ノートの仮定故障を
所定の故障検出率で発見てきるようなテストパターンを
半導体集積回路に与え、そのときの出カバターンを期待
値パターンと比較することによ−)で故障を発見する。
な半導体集積回路に対する診断容易化技術としてスキャ
ンバス方式がある。これは、多数の論理チー1〜を外部
端子を通して効率よく診断可能にするために、試験デー
タの入出力モードを半導体集積回路の通常動作モードと
を別に設けておき、内部レジスタに試験データを容易に
入出力できるような構成を予め半導体集積回路に設(づ
ておくものである。例えば半導体集積回路内部の各フリ
ップフロップにシフI−レジスタとしての機能を付加し
てスキャンバスを構成したり、フリップフロップにアド
レスを割当て必要な一群にデータの人出力を行えるよう
なスキャンバスを構成しておく。斯るスキャンハス構成
において、複雑な順序回路のテスI〜は組合せ回路に対
するテストに帰着され、所要のノー1〜が論理O又は論
理1に固定される故障を仮定して全ノートの仮定故障を
所定の故障検出率で発見てきるようなテストパターンを
半導体集積回路に与え、そのときの出カバターンを期待
値パターンと比較することによ−)で故障を発見する。
尚、スキャンバス方式について記載された文献の例とし
ては日経マグロウヒル社発行の「日経エレクトロニクス
(1986年7月28[]発行の第400号))第30
1頁乃至第322頁がある。
ては日経マグロウヒル社発行の「日経エレクトロニクス
(1986年7月28[]発行の第400号))第30
1頁乃至第322頁がある。
ところで半導体集積回路においてセレクタ論理を構成す
るものとしてドライステートゲ−1〜が用いられている
場合、当該トライステートゲー1への出力は論理1及び
論理Oの他に高出力インピーダンス状態を採るため、従
来のスキャンバス構造において所要ノードが論理O又は
論理上に固定される故障を仮定して行われるテストでは
特定ノード;( の高出力インピータンス状態を検出することかできない
ため、ドライステートゲ−I〜が含まれる場合には特に
当該チーI〜のゲート出力イネーブル信号の論理に対す
る故障検出率が著しく低下するという問題点のあること
が本発明考によって明らかにされた。
るものとしてドライステートゲ−1〜が用いられている
場合、当該トライステートゲー1への出力は論理1及び
論理Oの他に高出力インピーダンス状態を採るため、従
来のスキャンバス構造において所要ノードが論理O又は
論理上に固定される故障を仮定して行われるテストでは
特定ノード;( の高出力インピータンス状態を検出することかできない
ため、ドライステートゲ−I〜が含まれる場合には特に
当該チーI〜のゲート出力イネーブル信号の論理に対す
る故障検出率が著しく低下するという問題点のあること
が本発明考によって明らかにされた。
例えば、3個のトライステートゲートTSGI〜TSG
3の出力端子が信号線ST、に共通接続されている論理
を想定する。φgoe]〜φgoe3は1〜ライスチー
トゲ−1〜TSG]〜TSG3に供給されるチーI・出
カイネーブル信号合、1nl−jn3はI・ライスチー
I−ゲートTSG1.−TSG3の入力信号である。例
えばこの構成において、φgoel−論理1.φgoe
2=論理0.φgoe3−論理」。のとき、1〜ライス
チートゲ−1−TSGI、TSG3の出力は高インピー
ダンス状態にされ、I−ライスチー1〜ゲートTSG2
の出力動作が選択されて信号in2が信号線SLに与え
られる。
3の出力端子が信号線ST、に共通接続されている論理
を想定する。φgoe]〜φgoe3は1〜ライスチー
トゲ−1〜TSG]〜TSG3に供給されるチーI・出
カイネーブル信号合、1nl−jn3はI・ライスチー
I−ゲートTSG1.−TSG3の入力信号である。例
えばこの構成において、φgoel−論理1.φgoe
2=論理0.φgoe3−論理」。のとき、1〜ライス
チートゲ−1−TSGI、TSG3の出力は高インピー
ダンス状態にされ、I−ライスチー1〜ゲートTSG2
の出力動作が選択されて信号in2が信号線SLに与え
られる。
ゲート出力イネーブル信号φgoel〜φg0e3は様
々な論理によって形成され、例えば論理ゲートG]〜G
5はゲート出力イネーブル信号φgoelを形成する論
理回路の一例である。この論理において、チー1〜G2
の出カッ−1〜Ng2が故障により論理Oに固定される
場合を想定して、チー1−01〜G4.G6の全ての入
力を論理1に設定すると、当該故障によりゲート出力イ
ネーブル信号φgoe3は論理Oを採り、該ノードNg
2に故障がなければ論理1を採る。このときゲート出力
イネーブル信号φg o e 3は半導体集積回路の外
部から直接観測することができないため、ゲートG8を
通してノドNg8で観測せざるを得ない。しかしながら
、それでもトライステートゲートTSG3の高出力イン
ピーダンス状態は外から観測することができない。例え
ば、このときφgoel−論理1.φgoe2−論理1
.i、n3論理1に設定すると、前記ノー1< N g
2に故障があればφgoe3−論理Oとなって1−ラ
イステートゲートTSG3がオンになり、ノードNg8
は信号in3の論理レベルに応じて論理1にされる。一
方前記ノードNg2に故障がないときはトライステー1
−ゲートTSGの出力も高インピーダンス状態にされる
が、ノートNg8の論理レベルはそれ以前の回路動作に
依存して決定されている信号線SLの充放電状態に応じ
て論理O或いは論理1の何れかの状態を採ることになり
、偶然に論理1を採れば故障がある場合と区別がつかな
くなる。
々な論理によって形成され、例えば論理ゲートG]〜G
5はゲート出力イネーブル信号φgoelを形成する論
理回路の一例である。この論理において、チー1〜G2
の出カッ−1〜Ng2が故障により論理Oに固定される
場合を想定して、チー1−01〜G4.G6の全ての入
力を論理1に設定すると、当該故障によりゲート出力イ
ネーブル信号φgoe3は論理Oを採り、該ノードNg
2に故障がなければ論理1を採る。このときゲート出力
イネーブル信号φg o e 3は半導体集積回路の外
部から直接観測することができないため、ゲートG8を
通してノドNg8で観測せざるを得ない。しかしながら
、それでもトライステートゲートTSG3の高出力イン
ピーダンス状態は外から観測することができない。例え
ば、このときφgoel−論理1.φgoe2−論理1
.i、n3論理1に設定すると、前記ノー1< N g
2に故障があればφgoe3−論理Oとなって1−ラ
イステートゲートTSG3がオンになり、ノードNg8
は信号in3の論理レベルに応じて論理1にされる。一
方前記ノードNg2に故障がないときはトライステー1
−ゲートTSGの出力も高インピーダンス状態にされる
が、ノートNg8の論理レベルはそれ以前の回路動作に
依存して決定されている信号線SLの充放電状態に応じ
て論理O或いは論理1の何れかの状態を採ることになり
、偶然に論理1を採れば故障がある場合と区別がつかな
くなる。
また、第3図のような回路構成において、スタンバイ電
流を測定する際には信号線SLを共有するトライステー
トゲートTSGI〜TSG3の何れか1つをオン動作さ
せてゲートG8の入力が不確定な中間レベルにならない
ような動作パターンを特別に与えなければならない。
流を測定する際には信号線SLを共有するトライステー
トゲートTSGI〜TSG3の何れか1つをオン動作さ
せてゲートG8の入力が不確定な中間レベルにならない
ような動作パターンを特別に与えなければならない。
そこで、本発明者はトライステートゲートをセレクタ回
路に置き換える構成について検討した。
路に置き換える構成について検討した。
例えば第4図に示されるように、第3図のトライステー
トゲートTSGI〜TSG3はオアゲートOR1〜OR
3とアントゲ−1〜AND1から成るセレクタ回路に置
き換えられる。第4図の構成において、例えばφgoe
l−論理1.φgoe2=論理0.φgoe3=論理1
のとき、オアゲートOR2の入力in2が選択されて該
信号in2と同じ論理の信号がゲートG8から出力され
る。
トゲートTSGI〜TSG3はオアゲートOR1〜OR
3とアントゲ−1〜AND1から成るセレクタ回路に置
き換えられる。第4図の構成において、例えばφgoe
l−論理1.φgoe2=論理0.φgoe3=論理1
のとき、オアゲートOR2の入力in2が選択されて該
信号in2と同じ論理の信号がゲートG8から出力され
る。
この論理においてはゲート01〜G7によって構成され
るような信号φgoe3生成論理に対してその故障を確
実に把握することができる。例えば、ゲートG2の出力
ノードNg2が故障により論理Oに固定される場合を想
定して、ゲー1〜G1〜G4、G6の全ての入力を論理
1に設定すると、当該故障によりグー1〜出カイネーブ
ル信号φgoe3は論理Oを採り、該ノードNg2に故
障がなければ論理1を採る。このときφgOe1=論理
1゜φgoe2−論理1,1n3−論理Oに設定すると
、ノードNg2に前記論理O故障があればφgoe3=
=論理0となってノードNg8も該信号φgoe3の論
理レベルに応じて論理Oにされる。
るような信号φgoe3生成論理に対してその故障を確
実に把握することができる。例えば、ゲートG2の出力
ノードNg2が故障により論理Oに固定される場合を想
定して、ゲー1〜G1〜G4、G6の全ての入力を論理
1に設定すると、当該故障によりグー1〜出カイネーブ
ル信号φgoe3は論理Oを採り、該ノードNg2に故
障がなければ論理1を採る。このときφgOe1=論理
1゜φgoe2−論理1,1n3−論理Oに設定すると
、ノードNg2に前記論理O故障があればφgoe3=
=論理0となってノードNg8も該信号φgoe3の論
理レベルに応じて論理Oにされる。
一方前記ノードNg2に故障がないときは、その信号φ
goe3=論理1に応じてノードNg8の論理レベルも
論理1にされる。
goe3=論理1に応じてノードNg8の論理レベルも
論理1にされる。
このように第4図のオアゲートOR1〜○R3及びアン
ドゲートAND1で成るセレクタを第3図のトライステ
ートゲートTSGI〜TSG3に代えて採用することに
より制御信号φgoal。
ドゲートAND1で成るセレクタを第3図のトライステ
ートゲートTSGI〜TSG3に代えて採用することに
より制御信号φgoal。
φgoe2.φgoe3生成論理の故障に対しても充分
なテストを行うことができる。しかしながらトライステ
ートゲートに代えて第4図のようなセレクタを採用する
場合に、半導体集積回路の通常動作においても当該セレ
クタを利用しなければならず、信号伝達経路に介在する
ゲートの段数が増える結果動作遅延が大きくなって通常
動作に支障を来すということが本発明者によって明らか
にされた。
なテストを行うことができる。しかしながらトライステ
ートゲートに代えて第4図のようなセレクタを採用する
場合に、半導体集積回路の通常動作においても当該セレ
クタを利用しなければならず、信号伝達経路に介在する
ゲートの段数が増える結果動作遅延が大きくなって通常
動作に支障を来すということが本発明者によって明らか
にされた。
本発明の目的は、トライステートゲートを利用つつ同ゲ
ートのゲート出力イネーブル信号形成回路の故障検出率
を高めることができる半導体集積回路を提供することに
ある。
ートのゲート出力イネーブル信号形成回路の故障検出率
を高めることができる半導体集積回路を提供することに
ある。
また、本発明の別の目的は容易にスタンバイ電流を観測
することができる半導体集積回路を提供することにある
。
することができる半導体集積回路を提供することにある
。
本発明の前記並びにその他の目的と新規な特徴は本明細
書の記述並びに添付図面から明らかになるであろう。
書の記述並びに添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、複数個のトライステート出力回路に供給され
るゲート出力イネーブル信号を夫々入力してそれを選択
するデス1−用セレクタ回路を設け、該テスト用セレク
タ回路が選択した信号を信号線に出力可能な状態におい
て高インピーダンスノードを保有しないようにするもの
である。前記信号線には複数個のトライステート出力回
路の出力端子が結合されている。
るゲート出力イネーブル信号を夫々入力してそれを選択
するデス1−用セレクタ回路を設け、該テスト用セレク
タ回路が選択した信号を信号線に出力可能な状態におい
て高インピーダンスノードを保有しないようにするもの
である。前記信号線には複数個のトライステート出力回
路の出力端子が結合されている。
テストイネーブル信号によってテストモードと通常動作
モードの切換えが行われるようにされているとき、その
動作モードの切換えに応じてトライステート出力回路を
利用するかテスト用セレクタ回路を利用するかの選択を
簡単に行えるようにするには、前記複数個のトライステ
ー1へ出力回路とテスト用セレクタ回路に、テスI−イ
ネーブル信号の論理レベルに応じて出力を排他的に前記
信号線に供給するための論理を設けておくとよい。
モードの切換えが行われるようにされているとき、その
動作モードの切換えに応じてトライステート出力回路を
利用するかテスト用セレクタ回路を利用するかの選択を
簡単に行えるようにするには、前記複数個のトライステ
ー1へ出力回路とテスト用セレクタ回路に、テスI−イ
ネーブル信号の論理レベルに応じて出力を排他的に前記
信号線に供給するための論理を設けておくとよい。
また、前記複数個の1〜ライスチーI・チーI−が実現
するセレクタ論理と等価的なセレクタ論理を含むテスト
用セレクタ回路を設けて、該テスト用セレクタ論理が選
択した信号を所定の信号線に出力可能な状態において高
インピーダンスノードを保有しないような構成を採用す
ることもできる。
するセレクタ論理と等価的なセレクタ論理を含むテスト
用セレクタ回路を設けて、該テスト用セレクタ論理が選
択した信号を所定の信号線に出力可能な状態において高
インピーダンスノードを保有しないような構成を採用す
ることもできる。
このような半導体集積回路はマイクロコンピュータとし
て構成することができる。
て構成することができる。
上記した手段よれば、半導体集積回路にテストモードが
設定された状態において、トライステート出力回路若し
くはドライステートゲ−1・は信号線から切り離され、
これに代えてテスト用セレクタ回路が信号線に接続され
、この状態において該テスト用セレクタには高インピー
ダンス状態にされるノードは存在せず、しかも1〜ライ
スチートゲ−1へか実現する論理と等価であるため、高
い故障検出率な得ることができる。
設定された状態において、トライステート出力回路若し
くはドライステートゲ−1・は信号線から切り離され、
これに代えてテスト用セレクタ回路が信号線に接続され
、この状態において該テスト用セレクタには高インピー
ダンス状態にされるノードは存在せず、しかも1〜ライ
スチートゲ−1へか実現する論理と等価であるため、高
い故障検出率な得ることができる。
通常動作可能な状態が設定されているときは、テスト用
セレクタ回路が信号線から切・り離され、1〜ライスチ
ー1〜ゲート若し、くけ[−ライステ・−I〜出力回路
が動作されるため、ぞれら回路ば ゲート段数の比較的
多いテスト用セレクタ回路に比べて動作速度の速い本来
の速度をもって機能する。
セレクタ回路が信号線から切・り離され、1〜ライスチ
ー1〜ゲート若し、くけ[−ライステ・−I〜出力回路
が動作されるため、ぞれら回路ば ゲート段数の比較的
多いテスト用セレクタ回路に比べて動作速度の速い本来
の速度をもって機能する。
第1図には本発明の一実施例が示される。同図に示され
る回路は、シリコンのような1−個の半導体基板に形成
された半導体集積回路に含まれ、1本の信号線S Lに
出力端子が共通接続された3個のトライステート出力回
路T OC,]−〜TOC3が代表的に示される。1へ
ライスチー1・出力回路T○C1はI・ライスチートゲ
−1−T S G iとオアチー1へ○R11を含み、
1ヘライスチー)へ出力回路T○C2,TOC3も夫々
ドライステートゲ−1−f SG2とオアチーhOR]
、2.トライステーI−チー1− T S G 3とオ
アゲートOR1,3を含む。
る回路は、シリコンのような1−個の半導体基板に形成
された半導体集積回路に含まれ、1本の信号線S Lに
出力端子が共通接続された3個のトライステート出力回
路T OC,]−〜TOC3が代表的に示される。1へ
ライスチー1・出力回路T○C1はI・ライスチートゲ
−1−T S G iとオアチー1へ○R11を含み、
1ヘライスチー)へ出力回路T○C2,TOC3も夫々
ドライステートゲ−1−f SG2とオアチーhOR]
、2.トライステーI−チー1− T S G 3とオ
アゲートOR1,3を含む。
前記オアチー1− OR11〜○R13の一方の入力端
子にはゲート出力イネーブル信号φgoel〜φgoe
3が供給され、他方の入力端子にはテストイネーブル信
号TESTが供給され、夫々の出力端子はトライステー
1−ゲートTSGI〜TSG3のノードNgoe1.−
Ngoe3に結合される。
子にはゲート出力イネーブル信号φgoel〜φgoe
3が供給され、他方の入力端子にはテストイネーブル信
号TESTが供給され、夫々の出力端子はトライステー
1−ゲートTSGI〜TSG3のノードNgoe1.−
Ngoe3に結合される。
トライステト一チー1−T S G 1〜TSG3は、
ノードNgoel−Ngoe3が論理0(例えばローレ
ベル)にされるとき入力信号1nl−〜in3を出力可
能にされ、ノードNgoel〜N g 。
ノードNgoel−Ngoe3が論理0(例えばローレ
ベル)にされるとき入力信号1nl−〜in3を出力可
能にされ、ノードNgoel〜N g 。
G3が論理1 (例えばハイレベル)のとき高出力イン
ピーダンス状態を採る。前記テストイネーブル信号TE
STは論理1でテストモードを指示する。ゲート出力イ
ネーブル信号φgoel〜φgoe3は論理Oによって
対応する1〜ライステートゲートを出力可能にする。し
たがって、テスI−イネーブル信号TESTの論理1に
よってナス1〜モードが指示されると、全てのノー1;
N g o e 1〜Ngoe3が論理1にされ、こ
れによってライスチトゲートTSG]〜T S G 3
は全て高嵩カインピーダンス状態にされる。テストイネ
ーブル信号TESTの論理Oによって通常動作モートが
指示されるときは、ノートN g o e 1− N
g o e 3の論理レベルはゲート出力イネーブル信
号φg。
ピーダンス状態を採る。前記テストイネーブル信号TE
STは論理1でテストモードを指示する。ゲート出力イ
ネーブル信号φgoel〜φgoe3は論理Oによって
対応する1〜ライステートゲートを出力可能にする。し
たがって、テスI−イネーブル信号TESTの論理1に
よってナス1〜モードが指示されると、全てのノー1;
N g o e 1〜Ngoe3が論理1にされ、こ
れによってライスチトゲートTSG]〜T S G 3
は全て高嵩カインピーダンス状態にされる。テストイネ
ーブル信号TESTの論理Oによって通常動作モートが
指示されるときは、ノートN g o e 1− N
g o e 3の論理レベルはゲート出力イネーブル信
号φg。
e 1〜φgoe3の論理レベルに従って決定され、そ
れが論理Oレベルにされる所定の1個のI−ライスチト
ゲ−1・が出力動作可能にされる。
れが論理Oレベルにされる所定の1個のI−ライスチト
ゲ−1・が出力動作可能にされる。
第1図においてT S ELはテスト用セレクタ回路で
ある。このテスト用セレクタ回路T S E Lは、ゲ
ート出力イネーブル信号φgoelど入力信号inlを
2人力するアオアゲ−1〜〇R21、チーI〜出カイネ
ーブル信号φgoe2と入力信号]n2を2人力するア
オアゲート○R22、ゲート出力イネーブル信号φgo
e3と入力信号in3を2人力するアオアゲ−1−OR
23、及び各オアゲート0R21〜○R23の出力を3
人力するアンIくチー1−AND21を含む。
ある。このテスト用セレクタ回路T S E Lは、ゲ
ート出力イネーブル信号φgoelど入力信号inlを
2人力するアオアゲ−1〜〇R21、チーI〜出カイネ
ーブル信号φgoe2と入力信号]n2を2人力するア
オアゲート○R22、ゲート出力イネーブル信号φgo
e3と入力信号in3を2人力するアオアゲ−1−OR
23、及び各オアゲート0R21〜○R23の出力を3
人力するアンIくチー1−AND21を含む。
このテスト用セレクタ回路T S E Lは、グー1〜
出カイネーブル信号φgoel〜φgoe3を夫々入力
してそれを入力信号in1〜]−n 3の論理レベルに
従って選択するものであり、オアゲート0R21〜23
のうち論理0の入力信号を受けるものに供給されるゲー
ト出力イネーブル信号を選択し、これを信号線SLに出
力する。
出カイネーブル信号φgoel〜φgoe3を夫々入力
してそれを入力信号in1〜]−n 3の論理レベルに
従って選択するものであり、オアゲート0R21〜23
のうち論理0の入力信号を受けるものに供給されるゲー
ト出力イネーブル信号を選択し、これを信号線SLに出
力する。
アンドゲートAND21の出力動作は、前記テストイネ
ーブル信号TESTの論理1によってテストモードが指
示されている場合にだけ許容される。したがって、前記
複数個のトライステート出力回路TOCI−TOC3と
テスト用セレクタ回路TSELは、テストイネーブル信
号TESTの論理レベルに応じて出力を排他的に前記信
号線SLに供給することができ、そのための論理は、オ
アゲート○R11〜○R13と、テストイネーブル信号
TESTの論理レベルに従って活性化制御されるアント
ゲートAND21とによって達成される。
ーブル信号TESTの論理1によってテストモードが指
示されている場合にだけ許容される。したがって、前記
複数個のトライステート出力回路TOCI−TOC3と
テスト用セレクタ回路TSELは、テストイネーブル信
号TESTの論理レベルに応じて出力を排他的に前記信
号線SLに供給することができ、そのための論理は、オ
アゲート○R11〜○R13と、テストイネーブル信号
TESTの論理レベルに従って活性化制御されるアント
ゲートAND21とによって達成される。
このようにテスト用セレクタ回路TSELは、トライス
テートゲートTSGI〜TSG3が実現するセレクタ論
理と等価的なセレクタ論理を有していて、該テスト用セ
レクタ回路TSELが選択した信号を信号線SLに選択
的に出力可能にされている。しかも、テスト用セレクタ
回路TSELは信号出力可能な状態において高インピー
ダンスのノードを内部に持たない。
テートゲートTSGI〜TSG3が実現するセレクタ論
理と等価的なセレクタ論理を有していて、該テスト用セ
レクタ回路TSELが選択した信号を信号線SLに選択
的に出力可能にされている。しかも、テスト用セレクタ
回路TSELは信号出力可能な状態において高インピー
ダンスのノードを内部に持たない。
第2図には第1図のような回路を適用したマイクロコン
ピュータの一例が示される。このマイクロコンピュータ
は命令を解読して制御信号を生成する命令制御部IC0
NTと該命令制御部IC○NTで生成さ九る制御信号に
従って命令を実行する実行部EXECを含む。命令制御
部IC0NTは、特に制限されないが、ハードワイアー
ドロジックにより各部の制御信号を生成するものであり
、図示しないプログラムカウンタの値に基づいてプログ
ラムメモリから読出された命令をフェッチする命令レジ
スタIREGを有し、これが保持する命令をコードを命
令デコーダIDECで解読することにより、命令実行に
必要な制御信号を生成して、実行部EXECなどに供給
する。
ピュータの一例が示される。このマイクロコンピュータ
は命令を解読して制御信号を生成する命令制御部IC0
NTと該命令制御部IC○NTで生成さ九る制御信号に
従って命令を実行する実行部EXECを含む。命令制御
部IC0NTは、特に制限されないが、ハードワイアー
ドロジックにより各部の制御信号を生成するものであり
、図示しないプログラムカウンタの値に基づいてプログ
ラムメモリから読出された命令をフェッチする命令レジ
スタIREGを有し、これが保持する命令をコードを命
令デコーダIDECで解読することにより、命令実行に
必要な制御信号を生成して、実行部EXECなどに供給
する。
実行部EXECは、特に制限されないが、算術論理演算
回路ALU、演算結果を一時的に保持したりするアキュ
ムレータACC,複数個の汎用レジスタGRI〜GRi
、出力レジスタOR1入力レジスタIR1及びメモリM
RY、入力選択回路I 5ELL〜I 5EL3、及び
出力選択回路○5ELL〜08EL3などが内部バスB
USに接続されて構成される。
回路ALU、演算結果を一時的に保持したりするアキュ
ムレータACC,複数個の汎用レジスタGRI〜GRi
、出力レジスタOR1入力レジスタIR1及びメモリM
RY、入力選択回路I 5ELL〜I 5EL3、及び
出力選択回路○5ELL〜08EL3などが内部バスB
USに接続されて構成される。
第2図において第1図に示されるような回路構成は入力
選択回路l5ELI〜l5EL3や出力選択回路○5E
LL〜08EL3に適用されている。入力選択回路l5
ELI〜I 5EL3や出力選択回路08ELI〜○5
EL3において前記ゲート出力イネーブル信号φgoe
l〜φgoe3などに対応されるような制御信号は命令
デコーダIDECから出力され、或いはこれに基づいて
生成される。
選択回路l5ELI〜l5EL3や出力選択回路○5E
LL〜08EL3に適用されている。入力選択回路l5
ELI〜I 5EL3や出力選択回路08ELI〜○5
EL3において前記ゲート出力イネーブル信号φgoe
l〜φgoe3などに対応されるような制御信号は命令
デコーダIDECから出力され、或いはこれに基づいて
生成される。
次に上記実施例の作用効果を説明する。
(1)テストイネーブル信号TESTが論理1にされて
半導体集積回路にテストモードが設定された状態では、
ノードNg o e 1−Ng o a 3が論理1に
され、これによってトライステ−トートTSGI〜TS
G3は全て高出力インピーダンス状態にされ、その結果
トライステート出力回路T○C1〜TOC3は信号線S
Lから切り離される。
半導体集積回路にテストモードが設定された状態では、
ノードNg o e 1−Ng o a 3が論理1に
され、これによってトライステ−トートTSGI〜TS
G3は全て高出力インピーダンス状態にされ、その結果
トライステート出力回路T○C1〜TOC3は信号線S
Lから切り離される。
そして、論理1のテストイネーブル信号TESTによっ
てアントゲ−hAND21が活性化されることにより、
テスト用セレクタ回路TSELの出力が信号線SLに供
給可能にされる。テスト用セレクタ回路TSELは斯る
信号出力可能状態において高インピーダンスのノードを
内部に持たず、且つそのセレクタ論理はトライステー1
−ゲートが実現する論理と等価である。したがって、ゲ
ート出力イネーブル信号φgoal〜φgoe3の論理
生成回路をテストする場合には、入力信号in1〜in
3の論理レベルでゲート出力イネーブル信号φgoel
〜φgoe3の何れかを選択するようにすれば、どのよ
うな選択態様においてもその選択された出力イネーブル
信号が信号線SLに与えられることになり、ゲート出力
イネーブル信号φgoel〜φgoe3を論理生成する
回路の故障診断を高い確率で行うことができるようにな
る。即ち、ゲート出力イネーブル信号φgoe1〜φg
oe3を論理生成する回路の故障を高い確率で検出する
ことができるように予め用意されているテストパターン
を使って故障診断を行う場合に、当該デス1〜パターン
で保証されている所期の故障検出率を満足して故障検出
を行うことができる。
てアントゲ−hAND21が活性化されることにより、
テスト用セレクタ回路TSELの出力が信号線SLに供
給可能にされる。テスト用セレクタ回路TSELは斯る
信号出力可能状態において高インピーダンスのノードを
内部に持たず、且つそのセレクタ論理はトライステー1
−ゲートが実現する論理と等価である。したがって、ゲ
ート出力イネーブル信号φgoal〜φgoe3の論理
生成回路をテストする場合には、入力信号in1〜in
3の論理レベルでゲート出力イネーブル信号φgoel
〜φgoe3の何れかを選択するようにすれば、どのよ
うな選択態様においてもその選択された出力イネーブル
信号が信号線SLに与えられることになり、ゲート出力
イネーブル信号φgoel〜φgoe3を論理生成する
回路の故障診断を高い確率で行うことができるようにな
る。即ち、ゲート出力イネーブル信号φgoe1〜φg
oe3を論理生成する回路の故障を高い確率で検出する
ことができるように予め用意されているテストパターン
を使って故障診断を行う場合に、当該デス1〜パターン
で保証されている所期の故障検出率を満足して故障検出
を行うことができる。
(2)デス1〜モードの設定状態においてアンドゲート
AND21の出力は入カテス1〜パターンを限定しなく
ても必ず論理1又は論理Oになるがら、スタンバイ電流
を簡単に観測することができる。
AND21の出力は入カテス1〜パターンを限定しなく
ても必ず論理1又は論理Oになるがら、スタンバイ電流
を簡単に観測することができる。
即ち、特別なデス1〜パターンを印加することなにく単
にテストイネーブル信号TESTの操作だけで簡単にス
タンバイ電流の観測も可能になる。
にテストイネーブル信号TESTの操作だけで簡単にス
タンバイ電流の観測も可能になる。
(3)テストイネーブル信号T ES Tの論理Oによ
って通常動作モー1くが指示されたときは、アントゲ−
1−AND21が非活性化されることによりテスト用セ
レクタ回路TSELが選択した信号は信号線SLに供給
不可能になる。一方ノードNgoeコ−〜Ngoe3の
論理レベルはゲート出力イネーブル信号φgoel〜φ
goe3の論理レベルに従って決定されるようになり、
それがローレベルにされる所定の]個のトライステト−
ゲートが出力動作可能にされる。したがって、通常動作
可能な状態が設定されているときは、テスト用セレクタ
回路T S E T、が信号線SLから切り離されて、
1−ライスチートゲ−I〜TS G 1〜i−S G
3が動作されるため、ゲート段数の比較的多いテスト用
セレクタ回路TSELに比へて動作速度の速いセレクタ
論理を実現して動作可能になる。
って通常動作モー1くが指示されたときは、アントゲ−
1−AND21が非活性化されることによりテスト用セ
レクタ回路TSELが選択した信号は信号線SLに供給
不可能になる。一方ノードNgoeコ−〜Ngoe3の
論理レベルはゲート出力イネーブル信号φgoel〜φ
goe3の論理レベルに従って決定されるようになり、
それがローレベルにされる所定の]個のトライステト−
ゲートが出力動作可能にされる。したがって、通常動作
可能な状態が設定されているときは、テスト用セレクタ
回路T S E T、が信号線SLから切り離されて、
1−ライスチートゲ−I〜TS G 1〜i−S G
3が動作されるため、ゲート段数の比較的多いテスト用
セレクタ回路TSELに比へて動作速度の速いセレクタ
論理を実現して動作可能になる。
(4)テストイネーブル信号によってテストモードと通
常動作モードの切換えが行われるようにされている半導
体集積回路において、前記複数個のトライステート出力
回路TOC1〜T OC3とテスト用セレクタ回路TS
ELに、テストイネーブル信号TESTの論理レベルに
応じて出力を排他的に前記信号線SLに供給するための
論理を設けておくことにより、半導体集積回路の動作モ
ード切換えに応じて1〜ライステ一ト出力回路TOC]
〜TOC3を利用するかテスト用セレクタ回路TSEL
を利用するかの選択を簡単に行うことができる。
常動作モードの切換えが行われるようにされている半導
体集積回路において、前記複数個のトライステート出力
回路TOC1〜T OC3とテスト用セレクタ回路TS
ELに、テストイネーブル信号TESTの論理レベルに
応じて出力を排他的に前記信号線SLに供給するための
論理を設けておくことにより、半導体集積回路の動作モ
ード切換えに応じて1〜ライステ一ト出力回路TOC]
〜TOC3を利用するかテスト用セレクタ回路TSEL
を利用するかの選択を簡単に行うことができる。
(5)ASIC若しくはグー1ヘアレイなどセミカスタ
ム的な方式で形成される半導体集積回路は部分的であっ
たとしてもユーザによる論理設計に従って半導体集積回
路を形成しなければならないという性質上、セ1ノクタ
論理とじてトライステートゲートを一切使用禁止して対
処することは事実上不可能であり、このような事情の元
で形成される半導体集積回路においては、回路の信頼性
確保という点において第1図のような構成を採用するこ
とは不可欠であると考えられる。
ム的な方式で形成される半導体集積回路は部分的であっ
たとしてもユーザによる論理設計に従って半導体集積回
路を形成しなければならないという性質上、セ1ノクタ
論理とじてトライステートゲートを一切使用禁止して対
処することは事実上不可能であり、このような事情の元
で形成される半導体集積回路においては、回路の信頼性
確保という点において第1図のような構成を採用するこ
とは不可欠であると考えられる。
以]二本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能である。
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能である。
例えば、オアゲート0R21〜0R23に供給される信
号inl〜in3は1〜ライステートゲートTSGI〜
TSG3の入力信号とは別の信号であってもよいが、そ
の場合にはそれ専用の信号線を新たに設けなくても済む
ように考慮することが望ましい。また、上記実施例の第
1図では3個のドライステートゲ−1〜を一単位として
ナス1〜用セレクタ回路を設けたが、1個のテスト用セ
レクタ回路に対応するl・ライステートゲートの数は適
宜変更可能である。また、第1図のような回路構成の適
用個所は第2図に限定されず、半導体集積回路の種々の
回路部分で利用することができる。さらに、ドライステ
ートゲ−I・を含むセ1ノクタ論理とテスト用セレクタ
回路とを排他的に信号線に接続するための論理は、上記
実施例のアンドゲートAND21−のように出力段ゲー
トそれ自体を活性/非活性制御する構成に限定されず、
出力段ゲートの先にスイッチ素子を配置する構成に置き
換えることもできる。
号inl〜in3は1〜ライステートゲートTSGI〜
TSG3の入力信号とは別の信号であってもよいが、そ
の場合にはそれ専用の信号線を新たに設けなくても済む
ように考慮することが望ましい。また、上記実施例の第
1図では3個のドライステートゲ−1〜を一単位として
ナス1〜用セレクタ回路を設けたが、1個のテスト用セ
レクタ回路に対応するl・ライステートゲートの数は適
宜変更可能である。また、第1図のような回路構成の適
用個所は第2図に限定されず、半導体集積回路の種々の
回路部分で利用することができる。さらに、ドライステ
ートゲ−I・を含むセ1ノクタ論理とテスト用セレクタ
回路とを排他的に信号線に接続するための論理は、上記
実施例のアンドゲートAND21−のように出力段ゲー
トそれ自体を活性/非活性制御する構成に限定されず、
出力段ゲートの先にスイッチ素子を配置する構成に置き
換えることもできる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タに適用した場合について説明したが、本発明はそれに
限定されるものではなく種々の半導体集積回路に適用す
ることができる。また、半導体集積回路はゲートアレイ
形式やアプリケーションスペシフィク形式に限定されな
い。
をその背景となった利用分野であるマイクロコンピュー
タに適用した場合について説明したが、本発明はそれに
限定されるものではなく種々の半導体集積回路に適用す
ることができる。また、半導体集積回路はゲートアレイ
形式やアプリケーションスペシフィク形式に限定されな
い。
本願において開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、半導体集積回路のテストモードにおいて、ト
ライステート出力回路若しくはドライステートゲ−1−
に代えてセレクタ論理を実現するテスト用セレクタ回路
は、信号出力可能な状態において高インピーダンスノー
ドを内部に持たず、旧つその論理はトライステートゲー
トを含むセレクタ論理と等価であるから、ドライステー
トゲ−を−のゲート出力イネーブル信号形成回路に対し
て高い故障検出率を得ることができるという効果がある
。
ライステート出力回路若しくはドライステートゲ−1−
に代えてセレクタ論理を実現するテスト用セレクタ回路
は、信号出力可能な状態において高インピーダンスノー
ドを内部に持たず、旧つその論理はトライステートゲー
トを含むセレクタ論理と等価であるから、ドライステー
トゲ−を−のゲート出力イネーブル信号形成回路に対し
て高い故障検出率を得ることができるという効果がある
。
また、通常動作可能な状態においては、テスト用セレク
タ回路が信号線から切り離されて、トライステートゲー
ト若しくはトライステート出力回路が動作されるため、
ゲート段数の比較的多いナス1〜用セレクタ回路しこ比
べて動作速度の速い本来の速度で通常動作可能であるこ
とを保証することができる。
タ回路が信号線から切り離されて、トライステートゲー
ト若しくはトライステート出力回路が動作されるため、
ゲート段数の比較的多いナス1〜用セレクタ回路しこ比
べて動作速度の速い本来の速度で通常動作可能であるこ
とを保証することができる。
さらに、テストモードの設定状態において内部には高イ
ンピーダンスノードが存在しないから、テスト用セレク
タ回路の出力は入力テストパターンを限定しなくても必
ず論理1又は論理Oになり、これにより、特別なテスト
パターンを印加することなにく単にテストモードを設定
するだけで簡単にスタンバイ電流を観測することができ
るという効果がある。
ンピーダンスノードが存在しないから、テスト用セレク
タ回路の出力は入力テストパターンを限定しなくても必
ず論理1又は論理Oになり、これにより、特別なテスト
パターンを印加することなにく単にテストモードを設定
するだけで簡単にスタンバイ電流を観測することができ
るという効果がある。
第1図は本発明の一実施例回路図、
第2図は第1図の回路を適用したマイクロコンピュータ
のブロック図、 第3図はトライステートゲートでセレクタ論理を構成し
た一般的な回路図、 第4図はトライステートゲートで実現した第3図のセレ
クタ論理と等価なセレクタの回路図である。 TOCI〜TOC3・・・トライステー1へ出力回路、
TSGI〜TSG・・・トライステートゲート、0R1
1−OR13−・・オアゲート、φgoel−φgoe
3・・・ゲート出力イネーブル信号、inl〜ins・
・・入力信号、TEST・・・テストイネーブル信号、
TSEL・・テスト用セレクタ回路、0R21〜0R2
3・・・ORゲート、AND21・・・アンドゲート。 (ノ
のブロック図、 第3図はトライステートゲートでセレクタ論理を構成し
た一般的な回路図、 第4図はトライステートゲートで実現した第3図のセレ
クタ論理と等価なセレクタの回路図である。 TOCI〜TOC3・・・トライステー1へ出力回路、
TSGI〜TSG・・・トライステートゲート、0R1
1−OR13−・・オアゲート、φgoel−φgoe
3・・・ゲート出力イネーブル信号、inl〜ins・
・・入力信号、TEST・・・テストイネーブル信号、
TSEL・・テスト用セレクタ回路、0R21〜0R2
3・・・ORゲート、AND21・・・アンドゲート。 (ノ
Claims (1)
- 【特許請求の範囲】 1、ゲート出力イネーブル信号の入力論理レベルに応じ
て高出力インピーダンス状態を採り得ると共に、出力端
子が所定の信号線に共通接続される複数個のトライステ
ート出力回路を含む半導体集積回路において、 前記複数個のトライステート出力回路に供給されるゲー
ト出力イネーブル信号を夫々入力してそれを選択するテ
スト用セレクタ回路を設け、該テスト用セレクタ回路が
選択した信号を前記信号線に出力可能な状態において高
インピーダンスノードを保有しないようにされて成るも
のであることを特徴とする半導体集積回路。 2、前記複数個のトライステート出力回路とテスト用セ
レクタ回路は、テストイネーブル信号の論理レベルに応
じて出力を排他的に前記信号線に供給するための論理を
含むものであることを特徴とする請求項1記載の半導体
集積回路。 3、ゲート出力イネーブル信号の入力論理レベルに応じ
て高出力インピーダンス状態を採り得ると共に、出力端
子が所定の信号線に共通接続される複数個のトライステ
ートゲートを含む半導体集積回路において、 前記複数個のトライステートゲートが実現するセレクタ
論理と等価的なセレクタ論理を含むステト用セレクタ回
路を設けて、該テスト用セレクタ回路が選択した信号を
前記信号線に出力可能な状態において高インピーダンス
ノードを保有しないようにされて成ることを特徴とする
半導体集積回路。 4、命令を解読してこれを実行する中央処理装置を含む
マイクロコンピュータ化されて成るものであることを特
徴とする請求項1乃至3の何れか1項記載の半導体集積
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2236632A JPH04116475A (ja) | 1990-09-06 | 1990-09-06 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2236632A JPH04116475A (ja) | 1990-09-06 | 1990-09-06 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04116475A true JPH04116475A (ja) | 1992-04-16 |
Family
ID=17003503
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2236632A Pending JPH04116475A (ja) | 1990-09-06 | 1990-09-06 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04116475A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015507255A (ja) * | 2011-12-15 | 2015-03-05 | マイクロン テクノロジー, インク. | ステートマシンにおけるデータ解析用の方法およびシステム |
-
1990
- 1990-09-06 JP JP2236632A patent/JPH04116475A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015507255A (ja) * | 2011-12-15 | 2015-03-05 | マイクロン テクノロジー, インク. | ステートマシンにおけるデータ解析用の方法およびシステム |
US9443156B2 (en) | 2011-12-15 | 2016-09-13 | Micron Technology, Inc. | Methods and systems for data analysis in a state machine |
US9870530B2 (en) | 2011-12-15 | 2018-01-16 | Micron Technology, Inc. | Methods and systems for data analysis in a state machine |
US10733508B2 (en) | 2011-12-15 | 2020-08-04 | Micron Technology, Inc. | Methods and systems for data analysis in a state machine |
US11977977B2 (en) | 2011-12-15 | 2024-05-07 | Micron Technology, Inc. | Methods and systems for data analysis in a state machine |
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