JPH04114527A - 時分割多重分離回路 - Google Patents

時分割多重分離回路

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JPH04114527A
JPH04114527A JP23314690A JP23314690A JPH04114527A JP H04114527 A JPH04114527 A JP H04114527A JP 23314690 A JP23314690 A JP 23314690A JP 23314690 A JP23314690 A JP 23314690A JP H04114527 A JPH04114527 A JP H04114527A
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JP
Japan
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frame
bit
parallel
serial
circuit
Prior art date
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Pending
Application number
JP23314690A
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English (en)
Inventor
Seiichi Yamato
大和 勢一
Takahiro Shirakawa
尊浩 白川
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 所定の周期でフレームビットを含むように時分割多重化
されたディジタル信号を高速に伝送する時分割多重伝送
システムの受信側に設けられる時分割多重分離回路に関
し、 高速動作が要求される部分を少なくしてLSI化が可能
な低速動作部分を多くすることにより、LSI化を進め
て回路規模を小型化し、および、低消費電力化すること
を目的とし、 所定の周期でフレームビットを含む時分割多重回路され
た信号を入力して、多重分離する時分割多重分離回路に
おいて、シリアル・パラレル変換手段と、並べ替え手段
と、フレーム同期検出手段とを有してなり、前記シリア
ル・パラレル変換手段は、前記所定の周期に等しい並列
度に受信信号をシリアル・パラレル変換し、前記フレー
ム同期検出手段は、前記シリアル・パラレル変換手段の
パラレル出力の各ビットをサーチして前記フレームビッ
トが現れるビットを検出し、該ビットが所定のビット位
相に位置するように、前記シリアル・パラレル変換手段
のパラレル出力を並べ変えるように前記並べ替え手段を
制御し、前記並べ替え手段は、前記シリアル・パラレル
変換手段の出力を入力して、上記のフレーム同期検出手
段の検出結果に基づいて、該パラレル出力を並べ変える
ように構成する。
〔産業上の利用分野〕
本発明は、所定の周期でフレームビットを含むように時
分割多重化されたディジタル信号を高速に伝送する時分
割多重伝送システムの受信側に設けられる時分割多重分
離回路に関する。
伝送装置を設計する場合、その回路規模の小型化や低消
費電力化等のためにはLSI化が有効である。しかしな
がら、高伝送速度でデータを伝送する場合、LSIにお
ける動作速度の制約によりLSI化が困難な場合がある
。そのため、伝送装置内において高速動作が要求される
部分をできるだけ少なくしてLSI化が可能な低速動作
部分を多くすることが望ましい。
〔従来の技術および発明が解決しようとする課題〕第9
図は、所定の周期でフレームビットを含むように時分割
多重化されたディジタル信号を伝送する従来の時分割多
重伝送システムの概略構成を示すものである。第9図に
おいて、4は多重化回路、5は伝送路、6は同期回路、
そして、7は分離回路である。
送信側においては、複数のチャネルのデータDATA1
〜DATAxを多重化し、フレームパルスを付加するこ
とにより、フレーム構成のデータを伝送路上に送出する
。他方、受信側においては、先ず、同期回路6において
フレームの同期をとってから、上記の多重化されたデー
タを複数のチャネルに分離する。上記の同期回路6にお
いては、フレームの同期をとるためには伝送路上におけ
る伝送速度と同じ動作速度が要求される。したがって、
伝送速度が高速な場合には、同期回路はECL回路等に
よって構成する必要があり、消費電力が大きくなり、回
路の集積度も低くなるという問題があった。
本発明は、上記の問題点に鑑み、なされたもので、高速
動作が要求される部分を少なくしてLSI化が可能な低
速動作部分を多くした時分割多重伝送システムを提供す
ることを目的とするものである。
〔課題を解決するための手段〕
第1図は、本発明の時分割多重分離回路の基本構成を示
す図である。
第1図において、1はシリアル・パラレル変換手段、2
は並べ替え手段、そして、3はフレーム同期検出手段で
ある。
シリアル・パラレル変換手段1は、受信信号内でフレー
ムビットが現れる周期と同じ並列度に受信信号をシリア
ル・パラレル変換する。
フレーム同期検出手段3は、シリアル・パラレル変換手
段1のパラレル出力の各ビットをサーチして上記のフレ
ームビットが現れるビットを検出し、上記のビットが所
定のビット位相に位置するように、シリアル・パラレル
変換手段1の出力を並べ変えるように並べ替え手段2を
制御する。
並べ替え手段2は、上記のシリアル・パラレル変換手段
1のパラレル出力を入力して、上記のフレーム同期検出
手段3の検出結果に基づいて、上記のパラレル出力を並
べ変える。
〔作用〕
本発明によれば、受信側において、先ず、シリアル・パ
ラレル変換手段1において、受信信号内でフレームビッ
トが現れる周期と同じ並列度に受信信号をシリアル・パ
ラレル変換することにより、シリアル・パラレル変換手
段1の出力の1つのビットにのみ、上記のフレームビッ
トが現れる。フレーム同期検出手段3は、シリアル・パ
ラレル変換手段1の出力の各ビットをサーチして上記の
フレームビットが現れるビットを検出し、並べ替え手段
2を制御して、上記のビットが所定のビット位相に位置
するように、シリアル・パラレル変換手段1の出力を並
べ変える。
したがって、本発明による時分割多重分離回路において
は、シリアル・パラレル変換手段1以降の構成における
回路の動作速度が、シリアル・パラレル変換手段1の出
力の並列度の分だけ、伝送路上の伝送速度より低速化す
ることができるので、シリアル・パラレル変換手段1以
降の構成は、LSI化等が容易となり、全体構成の小型
化および省電力化を可能にする。
〔実施例〕
第2図は本発明の実施例の時分割多重分離回路を使用す
る時分割多重伝送システムの構成図である。
第2図において、多重化回路4および伝送路5は、前述
の第9図の構成と同様であるが、受信側において、10
は分離回路、20は並べ替え回路、そして、30は同期
回路である。
第2図の分離回路10、並べ替え回路20.および、同
期回路30は、それぞれ、第1図のシリアル・パラレル
変換手段1、並べ替え手段2、そして、フレーム同期検
8手段3に対応するものである。
第3図は、本発明の実施例において使用される伝送フレ
ームの構成を示すものである。 第3図の例において、
PRDl、PRD2.〜PRD9は、多重回路される前
の9つのチャネルのデータに対応し、PRDOは、上記
の9つのチャネルから1ビツトづつのデータが送信され
る毎に挿入されるフレームビット(フレームパルス)で
アル。
そして、第4図は、第3図のフレームフォーマットの各
ビットが伝送路5上を伝送される順序を示す。このよう
に、本実施例において伝送されるデータは、フレームビ
ット+9チヤネル(ビット)のデータからなる10ビツ
トのフレームからなり、連続する8フレームの各フレー
ムの先頭に位置するフレームビットFl、F2.F3.
〜F8は、所定のビットパターン(フレーム同期パター
ン)をなすものであって、受信側の同期回路30におい
ては、このビットパターンを検出することにより、フレ
ーム位相を検出することができる。
第5図は、第2図のシステムにおいて、第3図のフレー
ムフォーマットの時分割多重化された信号が伝送される
場合の受信側の構成、すなわち、時分割多重分離回路の
構成の概略を示すものである。
分離回路10′は、第4図に示されるような時分割多重
化された信号をシリアル・パラレル変換するものであっ
て、伝送路5′上の信号は、IRDO,IRDl、IR
D2.〜IRD9の10ビツトのパラレルな信号に分離
される。IRDO。
IRDI、IRD2.〜IRD9は、第3図のPRDO
,PRDl、PRD2.〜PRD9を巡回置換したもの
に等しい。そして、伝送路5′上の伝送速度をXhzと
すると、IRDO,IRDI。
■RD2.〜■RD9の伝送速度はX/10hzとなる
。これにより、後段の回路は、第5図に示されるように
低速のLSIによって構成され得る。
第5図のLS1部分のより詳細な構成は、第6図に示さ
れている。
第6図において、22はフレームパルスセレクタ、23
はパラレル信号制御セレクタ、33はフレームパルス検
出回路、34はフレームパルスハンティングカウンタ、
35は同期検出保護回路、そして、36はパラレル制御
セレクタ切り換え回路である。
フレームパルスセレクタ22は、パラレル制御セレクタ
切り換え回路36の出力信号5ELO〜9による制御の
下に、前記分離回路10′の10ビツトのパラレル出力
IRDO,IRDI、IRD2.〜IRD9のうち1ビ
ツトを選択してフレームパルス検出回路33に供給する
パラレル信号制御セレクタ23、同じくパラレル制御セ
レクタ切り換え回路36の出力信号5ELO〜9による
制御の下に、前記分離回路10′010ビツトのパラレ
ル出力IRDO,IRDI、IRD2.〜IRD9のう
ち残りの9ビツトを選択して、分離された9チヤネルの
データ信号PRDI、PRD2.〜PRD9として出力
する。
フレームパルスセレクタ22およびパラレル信号制御セ
レクタ23が、第5図の並べ替え回路20′に対応する
。そして、第6図のその他の構成は、第5図の同期回路
30′に対応する。
フレームパルス検出回路33は、図示しない8ビツトの
シフトレジスタとビット比較回路とからなり、上記のフ
レームパルスセレクタ22から供給されるパラレル出力
IRDO,IRD1.IRD2.〜IRD9のうち1ビ
ツトを、シフトレジスタに8ビツト入力して、前記所定
のパターン(フレーム俊樹パターン)に一致するか否か
を判断する。一致が検出されると、結果は同期検出保護
回路35に供給される。
フレームパルスハンティングカウンタ34は、上記のシ
フトレジスタへの入力ビツト数(シフト数)をカウント
し、8ビツトをカウントすると、カウントがフルになっ
たことを示す信号SSPを同期検出保護回路35および
パラレル制御セレクタ切り換え回路36に供給する。
パラレル制御セレクタ切り換え回路36は、上記の信号
SSPを受信する毎に、前記フレームパルスセレクタ2
2および前記パラレル信号制御セレクタ23が選択する
各ビットがそれぞれ1ビツトシフトするように、制御信
号5ELO〜9を切り換える。
同期検出保護回路35は、後述するように、フレーム同
期の前方保護および後方保護機能を有し、フレーム同期
信号MSYNCを出力する。
第7図は、第6図の構成の制御フローを示す図である。
第7図において、ステップ61において、システムリセ
ットを解除すると、ステップ62において、パラレル制
御セレクタ切り換え回路36の出力5ELO〜9を初期
設定する。
ステップ63において、フレームハンティングカウンタ
34のカウントを開始し、ステップ64においてフレー
ム同期パターンが検出されたか否かを判断し、検出され
たならば、ステップ65にて、フレームハンティングカ
ウンタ34のカウントをインクリメントし、ステップ6
6にて、フレームハンティングカウンタ34のカウント
がフルになったか否かを判断する。フルでなければ、再
び、ステップ64に進む。
ステップ66において、フレームハンティングカウンタ
34のカウントがフルになったと判断されると、ステッ
プ67にて、パラレル制御セレクタ切り換え回路36の
出力5ELO〜9を、前記パラレル信号制御セレクタ2
3およびフレームパルスセレクタ22に右いて選択する
ビットをそれぞれ1ビツトシフトするように更新する。
ステップ64において、フレーム同期パターンが検出さ
れると、ステップ68にて、フレームハンティングカウ
ンタ34のカウントを終了して、ステップ69のフレー
ム同期保護動作に進む。
ステップ69のフレーム同期保護動作は、ハードウェア
ロジック回路からなる同期検出保護回路において行われ
、その制御フローは、第8図に示されている。
第8図において、ステップ71および72は、フレーム
同期の後方保護動作の制御に対応し、ステップ71にお
いて、フレーム同期(パターン)が検出されるか否かを
判断して、検出されたならば、ステップ72に進んで、
後方保護のための所定の回数(例えば、5回)フレーム
同期(パターン)が検出されたか否かを判断する。所定
の回数未満であれば、ステップ71に戻る。ステップ7
2にて、後方保護のための所定の回数、フレーム同期(
パターン)が検出された(メインフレーム同期MSYN
C状態になった)と判断されると、ステップ73に進む
。ステップ71において、後方保護動作中にフレーム同
期(パターン)が検出できなかったときは、そのときの
フレームパルスセレクタ22における(分離回路10′
の出力の)ビットの選択では、フレーム同期が取れなか
ったと判断して、ステップ75にて、パラレル制御セレ
クタ切り換え回路36の出力5ELQ〜9を、前記パラ
レル信号制御セレクタ23およびフレームパルスセレク
タ22において選択するビラトラそれぞれ1ビツトシフ
トするように更新すして第7図の処理に戻る。
ステップ73および74は、フレーム同期の前方保護動
作の制御に対応し、ステップ73において、フレーム同
期(パターン)が検出されるか否かを判断して、もし、
検出されなかったときは、ステップ74にて、前方保護
のための所定の回数(例えば、4回)フレーム同期(パ
ターン)が検出されなかったか否かを判断する。所定の
回数未満であれば、ステップ73に戻る。ステップ74
にて、前方保護のための所定の回数、フレーム同期(パ
ターン)が検出されなかった(メインフレーム同期MS
YNC状態からはずれた)と判断されると、ステップ7
1に戻る。
〔発明の効果〕
本発明の時分割多重分離回路によれば、高速動作が要求
される部分を少なくしてLSI化が可能な低速動作部分
を多くすることにより、LSI化を進とて回路規模を小
型化し、および、低消費電力化することができる。
【図面の簡単な説明】
第1図は本発明の基本構成図、 第2図は本発明の実施例の時分割多重分離回路を使用す
る時分割多重伝送システムの構成図、第3図は、本発明
の実施例において使用される伝送フレームの構成を示す
図、 第4図は、第3図のフレームフォーマットの各ビットが
伝送路5上を伝送される順序を示す図、第5図は、第2
図のシステムにおいて、第3図のフレームフォーマット
の時分割多重化された信号が伝送される場合の受信側の
構成、すなわち、時分割多重分離回路の構成の概略を示
す図、第6図は、第5図のLSI部分のより詳細な構成
を示す図、 第7図は、第6図の構成の制御フローを示す図である。 第8図は、同期検出保護回路35におけるフレーム同期
保護動作の制御フローを示す図、そして、第9図は、従
来の時分割多重伝送システムの概略構成を示す図である
。 〔符号の説明〕 1 シリアル・パラレル変換手段、2 並べ替え手段、
3 フレーム同期検8手段、4 多重化回路、5 伝送
路、6 同期回路、7 分離回路、10.10’  分
離回路、20.20’  −並べ替え回路、30.30
’  同期回路、22 フレームパルスセレクタ、23
 パラレル信号制御セレクタ、33 フレームパルス検
出回!、34  フレームパルスハンティングカウンタ
、35回期検出保護回路、36 パラレル制御セレクタ
切り換え回路。 本発明の実施例において使用される 伝送フレーム構成を示す図 第3図 第2図のノステムの受信側の概略構成を示す同第5図 第6図の構成の制御フローを示す図 フレーム同期保護の制御フローを示す図48図 禰

Claims (1)

  1. 【特許請求の範囲】 所定の周期でフレームビットを含む時分割多重回路され
    た信号を入力して、多重分離する時分割多重分離回路に
    おいて、 シリアル・パラレル変換手段(1)と、並べ替え手段(
    2)と、フレーム同期検出手段(3)とを有してなり、 前記シリアル・パラレル変換手段(1)は、前記所定の
    周期に等しい並列度に受信信号をシリアル・パラレル変
    換し、 前記フレーム同期検出手段(3)は、前記シリアル・パ
    ラレル変換手段(1)のパラレル出力の各ビットをサー
    チして前記フレームビットが現れるビットを検出し、該
    ビットが所定のビット位相に位置するように、前記パラ
    レル出力を並べ変えるように前記並べ替え手段(2)を
    制御し、前記並べ替え手段(2)は、前記シリアル・パ
    ラレル変換手段(1)のパラレル出力を入力して、上記
    のフレーム同期検出手段(3)の検出結果に基づいて、
    該パラレル出力を並べ変えることを特徴とする時分割多
    重分離回路。
JP23314690A 1990-09-05 1990-09-05 時分割多重分離回路 Pending JPH04114527A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001063829A1 (fr) * 2000-02-25 2001-08-30 Fujitsu Limited Systeme de transmission de donnees
US6331989B1 (en) 1997-02-18 2001-12-18 Nec Corporation Multiplex transmission method and system

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