JPH0411390A - 連想メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ検索用の連想メモリ装置に係わり、詳細
には、双方向で検索の可能な連想メモリ装置に関する。

〔従来の技術〕

例えばデータを検索する場合に、番地でなく記憶内容か
らデータを呼び出す連想メモリ装置が使用されることが
ある。この連想メモリ装置は一般に、データを登録する
登録部、入力データと登録データを比較する比較部、比
較結果を各登録データ毎に一致信号として出力する一致
信号出力部および一致信号をエンコードして一致したデ
ータに対応するアドレスを出力するアドレス出力部から
構成されている。

このような従来の連想メモリ装置では、所定数のビット
で構成されるワード単位のデータが複数登録されている
。一方、この連想メモリ装置に登録されている各データ
に対応して連想されるべきデータは、他の外部メモリ装
置にそれぞれ格納されている。連想メモリ装置からは、
登録されて参る各データかみ連想されるデータの格納さ
れてこ）る外部メモリのアドレスが８カされるようにな
っている。

いま、例えばデータ八が連想メモリに装置に入力された
ものとする。すると連想メモリ装置は、登録されている
データのそれぞれと入力されたデータとを並列的に比較
し、一致したデータに対応して外部メモリ装置のアドレ
スを８カする。外部メモリ装置からは、入力されるアド
レスに格納されているデータ八から連想されるデータＢ
を出力する。

〔発明が解決しようとする課題〕

このような従来の連想メモリ装置では、入力されたデー
タと登録しているデータに従ってアドレスを生成し出力
するので、アドレスを生成するのに遅延が生じ、高速化
に適されない。

また連想したデータかみ逆に元のデータを検索すること
ができなし）ｅこのため、元の比較データを検索する場
合には、データＢからデータ八を検索するための連想メ
モリ装置を別個に必要とし、容量が大きくなるという欠
点があった。

そこで本発明の目的は、高速で双方向の読み出しが可能
な連想メモリ装置を提供することにある。

［１１ａｉを解決するための手段〕 請求項１記載の発明は、（１）一致信号線とワード線を
有し、入力されるデータと登録されているデータとを比
較して両者が一致した場合に一致信号を一致信号線から
８カし、ワード線がアクティブになると登録されている
データを出力する連想メモリを対になるように配置した
複数の連想メモリ対と、（ｉ）連想メモリ対における、
一方の連想メモリの一致信号線と他方の連想メモリの連
想メモリのワード線とをそれぞれ接続する第１の接続手
段と、（ｉｉｉ　）連想メモリ対における、−方の連想
メモリのワード線と他方の連想メモリの一致信号線とを
それぞれ接続する第２の接続手段とを連想メモリ装置に
具備させる。

すなわち請求項１記載の連想メモリ装置では、複数の連
想メモリをそれぞれ対になるように配置し、一方の一致
信号線を他方のワード線に接続し、また、一方のワード
線を他方の一致信号線にそれぞれ接続したものである。

請求項２記載の発明は、（１）一致信号線とワード線を
有し、入力されるデータと登録されているデータとを比
較して両者が一致した場合に一致信号を一致信号線から
出力し、ワード線がアクティブになると登録されている
データを出力する連想メモリを対になるように配置した
複数の連想メモリ対と、（１１）連想メモリ対における
、一方の連想メモリの一致信号線と他方の連想メモリの
連想メモリのワード線とをそれぞれｊｇｌのゲート部を
介して接続する第１の接続手段と、（ｉｉｉ　）連想メ
モリ対における、一方の連想メモリのワード線と他方の
連想メモリの一致信号線とをそれぞれ第２のゲート部を
介して接続する第２の接続手段と、（ｉｖ）一方の連想
メモリにデータが入力されるときに第１のゲート部を開
き、他方の連想メモリにデータが入力されるときに第２
のゲー）６を開くように第１および第２のゲートＲをそ
れぞれ！＋ｉｉ　Ｈするゲート部制御手段とを連想メモ
リ装置に具備させる。

すなわち請求項２記載の連想メモリ装置では、連想メモ
リ対のそれぞれの一致信号線とワード線を第１および第
２のゲート部を介して接続し、データが入力される側の
連想メモリからのみ一致信号が出力されるようにゲート
部制御手段で第１および第２のゲート部を制御するよう
にしている。

請求項３記載の連想メモリ装置では、第１および第２の
ゲート部をそれぞれＭＯ３）ランジスタで構成するよう
にしている。

〔実施例〕

以下実施例につき本発明の詳細な説明する。

第１図は、本発明の一実施例における１対の連想メモリ
からなる連想メモリ装置の構成を表わしたものである。

連想メモリ装置は、１ワードＮビツトのデータを記憶す
る第１の連想メモリ１１を備えている。

連想メモリ１１はデータが入力される入力線１２、デー
タが出力される出力線１３、一致信号線１４およびワー
ド線１６を備えてし）る。第１の連想メモリ１１は、入
力線１１から入力されるデータと格納されているデータ
とを比較し、両者が一致する場合に一致信号線１４から
一致信号を出力する。

ワード線１６はハイレベルの信号“１”によりアクティ
ブな状態となり、これによって第２の連想メモリ２１に
格納されているデータが出力線１３から出力される。ま
た、連想メモリ１１がアクティブな状態で、入力線１２
からデータが入力されると、入力されたデータの書き込
みが行われるようになっている。

連想メモリ装置は、１ワ一ドＭピットのデータを記憶す
る第２の連想メモリ２１を備えている。

第２の連想メモリ２１は、第１の連想メモリ１１と同様
に、入力線２２、データが出力される出力線２３、一致
信号線２４およびワード線２６を備えている。

第１の連想メモリ１１の一致信号線１４は、第１のＭＯ
３）ランジスタ３１を介して第２の連想メモリ２１のワ
ード＠２６に接続されている。また第１の連想メモリ１
１のワード線１６は、第２のＭＯＳ　）ランジスタ３２
を介して第２の連想メモリ２１の一致信号線２４に接続
されている。

第１および第２のＭＯ３）ランジスタ３１．３２はＭＯ
３）ランジスタ制御装置３３からの制御信号３４．３６
が入力されることよってオン状態とブ；る。ＭＯ５）ラ
ンジスタ制御装置３３は、第１の連想メモリ１１にデー
タが入力されるときに制御信号３４を、第２の連想メモ
リ２１にデータが入力されるときに制御３６をそれぞれ
出力するようになっている。

このように構成された連想メモリ装置の動作につｔｌて
次に説明する。

し１ま、第１および第２の連想メモリ１１．２１には、
それぞれデータＡとデータＢが登録されており、第１の
連想メモリ１１の入力線１２に比較データ“Ａ”が入力
されたものとする。第１の連想メモ’Ｊ　１１は、入力
された比較データ“Ａ′と＃８納されているデータとを
比較し、この場合、両者一致するので一致信号線１４か
ら一致信号を出力する。一方、第１のＭＯ３）ランジス
タ３１は、ＭＯ３）ランジスタ制御装置３３からの制御
信号３４によりオン状態となっている。このため、−致
信号線１４から出力された一致信号は、第１のＭＯ５）
ランジスタ３１を介して第２の連想メモリ２１のワード
線２６に入力され、ワード線２６がアクティブな状態に
なる。第２の連想メモリ２１は、ワード線２６がアクテ
ィブな状態となると、格納しているデータＢを出力′ａ
２３から出力する。

このようにしてデータへの入力によりデータＢが連想さ
れ、出力される。

逆に、データＢからデータ八を連想して出力する場合、
データＢを第２の連想メモリ２１に入力する。第２の連
想メモリ２１は、格納されているデータと入力されたデ
ータとを比較して、一致すれば一致信号を出力する。こ
の一致信号は、ＭＯＳトランジスタ制＠制置装置３３の
制御信号３６によってオン状態となっている第２のＭＯ
５）ランジスタ３２を介してワード線１６をアクティブ
ブ＝状態にする。ワード１６がアクティブになると第１
の連想メモリ１１の出力線１３から格納されているデー
タ、へが出力される。

第２図は、第１図に示したそれぞれ１ワードが格納され
る１対の連想メモリを複数対接続した連想メモリ装置の
構成を表わしたものである。第１と同一の部分には同一
の符号を付して適宜説明を省略することにする。

連想メモリ装置は、Ｋ個の連想メモ’Ｊｌｌ−１〜１１
−Ｋから成る第１の連想メモリ群４１と、同じくに個の
連想メモＩＪ　２１−１〜２１−Ｋからなる第２の連想
メモリ群４２を備えている。連想メモＩＪ　１１−１〜
１１−には、それぞれ連想メモＩＪ　２１−１〜２１−
にと対を成している。第１図と同様に、各連想メモリ１
１と連想メモリ２１は、第１のＭＯＳ）ランジスタ３１
を介して一致信号線１４とワード線２６で接続され、ま
た、第２のＭＯＳ）ランジスタ３２をり　てワード線１
６と一致信号線２４で接続されている。第１のＭＯＳト
ランジスタ３１−１〜３１−には全て、第１の連想メモ
リ群４１の入力線１２からデータが入力されるときに、
ＭＯＳ）ランジスタ制ｍｌ蓄３３かみ出力される制御信
号３４によってオン状態となる。また、第２のＭＯＳ）
ランジスタ３２−１〜３２−には全て、第２の連想メモ
リ群４２の入力線２２からデータが入力されるときに、
ＭＯＳトランジスタ制御装置３３から出力される制御信
号３６によってオン状態となる。

いま、連想メモリ１ｌ−１，１１−２、・・・・・・の
それぞれにデータＡ−ＩＡ−２、・・・・・・が登録さ
れており、これらに対応して連想メモ’Ｊ　２１−１．
２１−２、・・・・・・のそれぞれにデータＢ−１、Ｂ
−２、・・・・・・が登録されているものとする。

第１の連想メモリ群４１の入力線から例えばデータＡ−
２が入力されると、登録されているデータと入力された
データＡ−２とが一致するか否かの比較が各連想メモ！
７１１−１〜１１−にで並列に行われる。この場合連想
メモＩＪ　１１−２にデータＡ−２が登録されているの
で、この連想メモＩＪＩＩ−２から一致信号が一致信号
線１４−２から出力される。一致信号は、ＭＯＳ）ラン
ジスタ制御装置３３から入力される制御信号４３により
オン状態にある第１のＭＯＳ）ランジスタ３２−２を介
してワード線２６−２に供給される。

ワード２６−２は一致信号によってアクティブな状態と
なり、これによって連想メモＩＪ　２１−２に格納され
ているデータＢ−２が出力線２３から出力される。

〔発明の効果〕

このように本発明によれば、一方のワード線を他方の一
致信号線に、一方の一致信号線を他方のワード線にそれ
ぞれ接続した１対の連想メモリを複数配置したので、何
れの連想メモリからも双方向のデータの入力出力を行う
ことができる。また、外部のメモリを必要とせず、外部
メモリのアドレスを生成するための回路素子も不要とな
り経済的な連想メモリ装置を提供することができる。さ
らに、一致信号からアドレスを生成する必要がなく、直
接他方の連想メモリをアクセスできるので、入力された
データの連想動作を高速化することが可能となる。

更に請求項２記載の発明によれば、第１および第２のゲ
ート部およびゲート部制御手段を設けたので、出力側の
メモリ装置から一致信号が出力されることがあっても、
入力側のワード線がアクティブな状態になることが防止
される。

【図面の簡単な説明】

図面は本発明の一実施例を説明するためのものであり、
このうち第１図は１対の連想メモリからなる連想メモリ
装置の構成図、第２図はに対の連想メモリからなる連想
メモリ装置の構成図である。 １１．２１・・・・・・連想メモリ装置、１２．２２・
・・・・入力線、 １３．２３・・・・・・出力線、 １４．２４・・・・・・一致信号線、 １６．２６・・・・・・ワード線、 ３１・・・・・・第１のＭ　ＯＳ　）ランジスタ、３２
・・・・・・第２のＭ　ＯＳ　）ランジスタ、３３・ ＭＯＳ） ランジスタ制御装置。

Claims (1)

1. 【特許請求の範囲】 １、一致信号線とワード線を有し、入力されるデータと
   登録されているデータとを比較して両者が一致した場合
   に一致信号を前記一致信号線から出力し、前記ワード線
   がアクティブになると登録されているデータを出力する
   連想メモリを対になるように配置した複数の連想メモリ
   対と、 これらの連想メモリ対における、一方の連想メモリの一
   致信号線と他方の連想メモリの連想メモリのワード線と
   をそれぞれ接続する第１の接続手段と、 前記連想メモリ対における、前記一方の連想メモリのワ
   ード線と前記他方の連想メモリの一致信号線とをそれぞ
   れ接続する第２の接続手段 とを具備することを特徴とする連想メモリ装置。 ２、一致信号線とワード線を有し、入力されるデータと
   登録されているデータとを比較して両者が一致した場合
   に一致信号を前記一致信号線から出力し、前記ワード線
   がアクティブになると登録されているデータを出力する
   連想メモリを対になるように配置した複数の連想メモリ
   対と、 これらの連想メモリ対における、一方の連想メモリの一
   致信号線と他方の連想メモリの連想メモリのワード線と
   をそれぞれ第１のゲート部を介して接続する第１の接続
   手段と、 前記連想メモリ対における、前記一方の連想メモリのワ
   ード線と前記他方の連想メモリの一致信号線とをそれぞ
   れ第２のゲート部を介して接続する第２の接続手段と、 前記一方の連想メモリにデータが入力されるときに前記
   第１のゲート部を開き、前記他方の連想メモリにデータ
   が入力されるときに前記第２のゲート部を開くように前
   記第１および第２のゲート部をそれぞれ制御するゲート
   部制御手段 とを具備することを特徴とする連想メモリ装置。 ３、第１および第２のゲート部はそれぞれＭＯＳトラン
   ジスタであることを特徴とする請求項２記載の連想メモ
   リ装置。