JP3484093B2 - 連想メモリ - Google Patents
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- JP3484093B2 JP3484093B2 JP02360299A JP2360299A JP3484093B2 JP 3484093 B2 JP3484093 B2 JP 3484093B2 JP 02360299 A JP02360299 A JP 02360299A JP 2360299 A JP2360299 A JP 2360299A JP 3484093 B2 JP3484093 B2 JP 3484093B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- Static Random-Access Memory (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、連想メモリ(CA
M)に関し、より詳しくは、バリッドセルを有するCA
Mにおける検索対象となるデータを有しないアイドルワ
ードの検出回路およびその検出方法に関する。
M)に関し、より詳しくは、バリッドセルを有するCA
Mにおける検索対象となるデータを有しないアイドルワ
ードの検出回路およびその検出方法に関する。
【0002】
【従来の技術】連想メモリ(CAM)は、半導体メモリ
にデータ検索用のデバイスを追加することにより、通常
のデータの読み書き動作に加えて、入力された検索デー
タに一致するデータがメモリ内にあるか否かを検知し、
一致データがある場合はそのアドレスを出力し、一致デ
ータがない場合はそのデータがないことを出力する半導
体メモリである。一般的なCAMは、図1に示すよう
に、アドレス/データ回路(バス)1と入出力/制御回
路2と複数のメモリブロック3から構成されている。
にデータ検索用のデバイスを追加することにより、通常
のデータの読み書き動作に加えて、入力された検索デー
タに一致するデータがメモリ内にあるか否かを検知し、
一致データがある場合はそのアドレスを出力し、一致デ
ータがない場合はそのデータがないことを出力する半導
体メモリである。一般的なCAMは、図1に示すよう
に、アドレス/データ回路(バス)1と入出力/制御回
路2と複数のメモリブロック3から構成されている。
【0003】図2は従来のCAMのメモリ・ブロック3
を示す図である。このメモリブロック3は、一般のメモ
リに見られるアドレス・デコーダ10、データ書き込み
用ドライバ11、データ読み出し用センスアンプ12、
CAMセルアレイ13に加えて、データ検索用ドライバ
11、ワードマッチライン14、バリッドセル15、バ
リッド16、ワードマッチ回路17、アドレス・エンコ
ーダ18を含んでいる。データ検索用ドライバは、デー
タ書き込み用ドライバと兼用できるので、図2では同一
の符号11で示され、データ検索時に検索データをセル
アレイのビットラインに送る機能を有している。バリッ
ドセル15は、ワードアドレスごとに存在するメモリセ
ルである。バリッドセル15は、そのワードアドレスに
データが書き込まれていない状態では、”偽”(ビッ
ト”0”)を保持し、データが書き込まれた場合に、”
真”(ビット”1”)が書き込まれこれを保持するメモ
リである。
を示す図である。このメモリブロック3は、一般のメモ
リに見られるアドレス・デコーダ10、データ書き込み
用ドライバ11、データ読み出し用センスアンプ12、
CAMセルアレイ13に加えて、データ検索用ドライバ
11、ワードマッチライン14、バリッドセル15、バ
リッド16、ワードマッチ回路17、アドレス・エンコ
ーダ18を含んでいる。データ検索用ドライバは、デー
タ書き込み用ドライバと兼用できるので、図2では同一
の符号11で示され、データ検索時に検索データをセル
アレイのビットラインに送る機能を有している。バリッ
ドセル15は、ワードアドレスごとに存在するメモリセ
ルである。バリッドセル15は、そのワードアドレスに
データが書き込まれていない状態では、”偽”(ビッ
ト”0”)を保持し、データが書き込まれた場合に、”
真”(ビット”1”)が書き込まれこれを保持するメモ
リである。
【0004】ワードマッチライン14には、データ検索
時に検索データとメモリセル内のデータを各ワードアド
レスごとに比較した結果が出力される。ワードマッチ回
路17は、ワードマッチライン14を介してCAMセル
アレイ13に接続されている。ワードマッチ回路17
は、ワードマッチライン14とバリッドセル15の出力
であるバリッド16を受けて、一致データの有無を判定
し出力する回路である。アドレス・エンコーダ18は、
ワードマッチ回路17の出力を受け、特定の重み付けを
してアドレスを作成し出力する。特定の重み付けとは、
例えば低いアドレスの優先度を高めることを言う。
時に検索データとメモリセル内のデータを各ワードアド
レスごとに比較した結果が出力される。ワードマッチ回
路17は、ワードマッチライン14を介してCAMセル
アレイ13に接続されている。ワードマッチ回路17
は、ワードマッチライン14とバリッドセル15の出力
であるバリッド16を受けて、一致データの有無を判定
し出力する回路である。アドレス・エンコーダ18は、
ワードマッチ回路17の出力を受け、特定の重み付けを
してアドレスを作成し出力する。特定の重み付けとは、
例えば低いアドレスの優先度を高めることを言う。
【0005】次に、図2のCAMの動作について説明す
る。図3はCAM内のデータの流れを説明するための図
である。図3では、CAMセルアレイのワードアドレス
0からアドレス6までに図示される7つのデータが記憶
されている。ワードアドレス0、1、3、5、6のバリ
ッドセルには、検索対象のデータが存在することを示す
ビット”1”が記憶されている。また、ワードアドレス
2と4のバリッドセルには、検索対象のデータが存在し
ない(データが無効である)、言い換えれば、まだデー
タが書き込まれていない、あるいは書き込まれた後に無
効になったことを示すビット”0”が記憶されている。
る。図3はCAM内のデータの流れを説明するための図
である。図3では、CAMセルアレイのワードアドレス
0からアドレス6までに図示される7つのデータが記憶
されている。ワードアドレス0、1、3、5、6のバリ
ッドセルには、検索対象のデータが存在することを示す
ビット”1”が記憶されている。また、ワードアドレス
2と4のバリッドセルには、検索対象のデータが存在し
ない(データが無効である)、言い換えれば、まだデー
タが書き込まれていない、あるいは書き込まれた後に無
効になったことを示すビット”0”が記憶されている。
【0006】今、データ検索用ドライバ11(図2)に
より、図3の符号20で示される検索データが入力され
たとする。ワードマッチライン14には、データ検索時
に検索データとメモリセル内のデータを各ワードアドレ
スごとに比較した結果が出力される。ワードマッチ回路
17は、ワードマッチライン14とバリッドセル15の
出力であるバリッド16を受けて、一致データの有無を
検出し出力する。検索データ20とセル内のデータが一
致する場合は、ビット”0”を出力する。反対に、検索
データ20とセル内のデータが一致しない場合は、ビッ
ト”1”を出力する。図3の例では、ワードアドレス
1、2、6でデータが一致している。しかし、アドレス
2の場合、バリッドセルにビット"0"が立っているの
で、ワードマッチ回路の出力は”1”となっている。し
たがって、アドレス1と6のワードマッチ出力のみが”
0”となり、残りのアドレスは”1”となる。
より、図3の符号20で示される検索データが入力され
たとする。ワードマッチライン14には、データ検索時
に検索データとメモリセル内のデータを各ワードアドレ
スごとに比較した結果が出力される。ワードマッチ回路
17は、ワードマッチライン14とバリッドセル15の
出力であるバリッド16を受けて、一致データの有無を
検出し出力する。検索データ20とセル内のデータが一
致する場合は、ビット”0”を出力する。反対に、検索
データ20とセル内のデータが一致しない場合は、ビッ
ト”1”を出力する。図3の例では、ワードアドレス
1、2、6でデータが一致している。しかし、アドレス
2の場合、バリッドセルにビット"0"が立っているの
で、ワードマッチ回路の出力は”1”となっている。し
たがって、アドレス1と6のワードマッチ出力のみが”
0”となり、残りのアドレスは”1”となる。
【0007】アドレス・エンコーダ18は、ワードマッ
チ回路17の出力を受け取り、最も小さいアドレスを出
力する。図3の例では、アドレス1と6の2つの一致ア
ドレスのうちの小さい方のアドレス1を出力する。同時
にマッチ出力として”真”を出力する。
チ回路17の出力を受け取り、最も小さいアドレスを出
力する。図3の例では、アドレス1と6の2つの一致ア
ドレスのうちの小さい方のアドレス1を出力する。同時
にマッチ出力として”真”を出力する。
【0008】図1乃至図3を用いて説明した従来のCA
Mにおいては、以下のような問題点がある。すなわち、 (1)CAMにデータが書き込まれていない”空きアド
レス”(アイドルワード)があるか否かが不明である。 (2)CAMのどのアドレスが”空きアドレス”である
かが不明である。 (3)(1)と(2)の問題を解決し、”空きアドレ
ス”(アイドルワード)の有無および”空きアドレス”
(アイドルワード)がある場合そのアドレスを知るため
には、CAM外部に新たな回路を設ける必要がある。
Mにおいては、以下のような問題点がある。すなわち、 (1)CAMにデータが書き込まれていない”空きアド
レス”(アイドルワード)があるか否かが不明である。 (2)CAMのどのアドレスが”空きアドレス”である
かが不明である。 (3)(1)と(2)の問題を解決し、”空きアドレ
ス”(アイドルワード)の有無および”空きアドレス”
(アイドルワード)がある場合そのアドレスを知るため
には、CAM外部に新たな回路を設ける必要がある。
【0009】
【発明が解決しようとする課題】本発明は上記CAMの
問題点を解決するためになされたものである。その目的
は、CAMにおいて、”空きアドレス”(アイドルワー
ド)の有無および”空きアドレス”(アイドルワード)
がある場合そのアドレスを知ることができるようにする
ことである。
問題点を解決するためになされたものである。その目的
は、CAMにおいて、”空きアドレス”(アイドルワー
ド)の有無および”空きアドレス”(アイドルワード)
がある場合そのアドレスを知ることができるようにする
ことである。
【0010】本発明の目的は、CAM外部に新たな回路
を設けることなく、アイドルワードの有無およびアイド
ルワードがある場合そのワードアドレスを知ることがで
きるようにすることである。
を設けることなく、アイドルワードの有無およびアイド
ルワードがある場合そのワードアドレスを知ることがで
きるようにすることである。
【0011】本発明の目的は、バリッドセルを有するC
AMにおいて、バリッドセルのデータとアドレスエンコ
ーダを利用して、アイドルワードを検出し出力すること
ができるようにすることである。
AMにおいて、バリッドセルのデータとアドレスエンコ
ーダを利用して、アイドルワードを検出し出力すること
ができるようにすることである。
【0012】
【課題を解決するための手段】本発明によれば、CAM
セルと、バリッドセルと、ワードマッチラインを介して
CAMセルに接続すると共にバリッドセルに接続するワ
ードマッチ回路と、ワードマッチラインを介してCAM
セルに接続すると共にワードマッチ回路に接続するバリ
ッドセルの出力を用いてアイドルワードを検出するため
の回路と、アイドルワードを検出するための回路に接続
するアドレス・エンコーダとを含み、前記アイドルワー
ドを検出するための回路は選択回路を含み、該選択回路
はアイドルワード検出信号に応じて、バリッドセルの出
力とワードマッチ回路の出力を切り替えてアドレス・エ
ンコーダに出力することを特徴とする、連想メモリが提
供される。
セルと、バリッドセルと、ワードマッチラインを介して
CAMセルに接続すると共にバリッドセルに接続するワ
ードマッチ回路と、ワードマッチラインを介してCAM
セルに接続すると共にワードマッチ回路に接続するバリ
ッドセルの出力を用いてアイドルワードを検出するため
の回路と、アイドルワードを検出するための回路に接続
するアドレス・エンコーダとを含み、前記アイドルワー
ドを検出するための回路は選択回路を含み、該選択回路
はアイドルワード検出信号に応じて、バリッドセルの出
力とワードマッチ回路の出力を切り替えてアドレス・エ
ンコーダに出力することを特徴とする、連想メモリが提
供される。
【0013】本発明によれば、CAMセルと、バリッド
セルと、ワードマッチラインを介してCAMセルに接続
すると共にバリッドセルに接続する、バリッドセルの出
力を用いてアイドルワードを検出するための回路と、ア
イドルワードを検出するための回路に接続するワードマ
ッチ回路と、ワードマッチ回路に接続するアドレス・エ
ンコーダとを含み、前記アイドルワードを検出するため
の回路は選択回路を含み、該選択回路はアイドルワード
検出信号に応じて、バリッドセルの出力とワードマッチ
ライン上の出力を切り替えてワードマッチ回路に出力す
ることを特徴とする、連想メモリが提供される。
セルと、ワードマッチラインを介してCAMセルに接続
すると共にバリッドセルに接続する、バリッドセルの出
力を用いてアイドルワードを検出するための回路と、ア
イドルワードを検出するための回路に接続するワードマ
ッチ回路と、ワードマッチ回路に接続するアドレス・エ
ンコーダとを含み、前記アイドルワードを検出するため
の回路は選択回路を含み、該選択回路はアイドルワード
検出信号に応じて、バリッドセルの出力とワードマッチ
ライン上の出力を切り替えてワードマッチ回路に出力す
ることを特徴とする、連想メモリが提供される。
【0014】
【0015】
【発明の実施の形態】本発明の実施の形態について、図
面を参照しながら詳しく説明する。図4は、本発明に係
るアイドルワードの検出方法を概念的に示すための図で
ある。図4は矢印22を除いて図3と同じである。本発
明は、一言で言うとバリッドセルに注目し、バリッドセ
ルのデータを利用して空きアドレス(アイドルワード)
を検出をおこなうものである。すなわち、概念的には図
4の矢印22で示すように、バリッドセルのデータをア
ドレスエンコーダに引き渡すことにより、アイドルワー
ドを検出するものである。
面を参照しながら詳しく説明する。図4は、本発明に係
るアイドルワードの検出方法を概念的に示すための図で
ある。図4は矢印22を除いて図3と同じである。本発
明は、一言で言うとバリッドセルに注目し、バリッドセ
ルのデータを利用して空きアドレス(アイドルワード)
を検出をおこなうものである。すなわち、概念的には図
4の矢印22で示すように、バリッドセルのデータをア
ドレスエンコーダに引き渡すことにより、アイドルワー
ドを検出するものである。
【0016】図4の例では、バリッドセルのワードアド
レス2と4には、検索対象のデータが存在しない(デー
タが無効である)、言い換えれば、まだデータが書き込
まれていない、あるいは書き込まれた後に無効になった
ことを示すビット”0”が記憶されている。アドレス・
エンコーダは、このバリッドセルのアドレス2と4のデ
ータを受け取り、最も小さいアドレスであるアドレス2
を出力する。同時に、アドレス・エンコーダはマッチ出
力として”真”を出力する。
レス2と4には、検索対象のデータが存在しない(デー
タが無効である)、言い換えれば、まだデータが書き込
まれていない、あるいは書き込まれた後に無効になった
ことを示すビット”0”が記憶されている。アドレス・
エンコーダは、このバリッドセルのアドレス2と4のデ
ータを受け取り、最も小さいアドレスであるアドレス2
を出力する。同時に、アドレス・エンコーダはマッチ出
力として”真”を出力する。
【0017】図5と図6は、図4で示した本発明の概念
を具体的に表した図である。図5と図6は、本発明のC
AMのCAMセルアレイ13からアドレス・エンコーダ
18までの構成を示した図である。CAMの他の構成
(アドレスデコーダ10、ドライバ11、センスアンプ
12)は図2の従来例と同じである。
を具体的に表した図である。図5と図6は、本発明のC
AMのCAMセルアレイ13からアドレス・エンコーダ
18までの構成を示した図である。CAMの他の構成
(アドレスデコーダ10、ドライバ11、センスアンプ
12)は図2の従来例と同じである。
【0018】図5の第1例では、本発明のアイドルワー
ドの検出回路(選択回路)19をアドレス・エンコーダ
18の入力前に設置している。そして、制御信号として
アイドルワード検出信号(IWD)を用いて、バリッド
セル15の出力であるバリッド16(アイドルワード検
索出力)とワードマッチ回路17の出力(データ検索出
力)を切り替えてアドレス・エンコーダ18に出力す
る。アイドルワード検出信号(IWD)は、新たな信号
として発生させることもできるが、データ検索動作以外
の動作時に常にアイドルワードのアドレスを出力するの
であれば、データ検索信号をアイドルワード検出信号
(IWD)として用いることができる。なお、図5にお
いては、検出回路(選択回路)19は独立した1つの回
路として示されているが、アドレス・エンコーダ18内
に組み込むこともできる。
ドの検出回路(選択回路)19をアドレス・エンコーダ
18の入力前に設置している。そして、制御信号として
アイドルワード検出信号(IWD)を用いて、バリッド
セル15の出力であるバリッド16(アイドルワード検
索出力)とワードマッチ回路17の出力(データ検索出
力)を切り替えてアドレス・エンコーダ18に出力す
る。アイドルワード検出信号(IWD)は、新たな信号
として発生させることもできるが、データ検索動作以外
の動作時に常にアイドルワードのアドレスを出力するの
であれば、データ検索信号をアイドルワード検出信号
(IWD)として用いることができる。なお、図5にお
いては、検出回路(選択回路)19は独立した1つの回
路として示されているが、アドレス・エンコーダ18内
に組み込むこともできる。
【0019】一方、図6の第2例は、本発明のアイドル
ワードの検出回路(選択回路)19をワードマッチ回路
17の入力前に設置し、アイドルワード検出信号(IW
D)により、バリッドセル15の出力であるバリッド1
6(アイドルワード検索出力)とワードマッチラインの
出力(データ検索出力)を切り替えてワードマッチ回路
17に出力する方法である。なお、図6においては、検
出回路(選択回路)19は独立した1つの回路として示
されているが、ワードマッチ回路17内に組み込むこと
もできる。
ワードの検出回路(選択回路)19をワードマッチ回路
17の入力前に設置し、アイドルワード検出信号(IW
D)により、バリッドセル15の出力であるバリッド1
6(アイドルワード検索出力)とワードマッチラインの
出力(データ検索出力)を切り替えてワードマッチ回路
17に出力する方法である。なお、図6においては、検
出回路(選択回路)19は独立した1つの回路として示
されているが、ワードマッチ回路17内に組み込むこと
もできる。
【0020】図7はバリッドセル15の構成例を示した
図である。このバリッドセルは、図5と図6のCAMに
共通して使用できる。図7のバリッドセルは、一般的な
ラッチ回路を利用したものであり、N型FET30と3
つのインバータ31、32、33から構成されている。
動作としては、あるワードアドレスにデータを書き込む
場合、あるいはそのアドレスのデータを検索対象にした
いときに、N型FET30の入力(DATA)及びゲート
(GATE)を"1"(高)にする。この時、2つのインバー
タ31、32を経た出力(VALID)は"1"にセットされる
と同時にインバータ31、33により出力(VALID)"1"
が保持される。そのアドレスのデータを検索対象から外
したい場合は、入力(DATA)を"0"(低)に、ゲート(G
ATE)を"1"(高)にして出力(VALID)を"0"にセットす
る。この時、インバータ31、33により出力(VALI
D)"0"が自己保持される。
図である。このバリッドセルは、図5と図6のCAMに
共通して使用できる。図7のバリッドセルは、一般的な
ラッチ回路を利用したものであり、N型FET30と3
つのインバータ31、32、33から構成されている。
動作としては、あるワードアドレスにデータを書き込む
場合、あるいはそのアドレスのデータを検索対象にした
いときに、N型FET30の入力(DATA)及びゲート
(GATE)を"1"(高)にする。この時、2つのインバー
タ31、32を経た出力(VALID)は"1"にセットされる
と同時にインバータ31、33により出力(VALID)"1"
が保持される。そのアドレスのデータを検索対象から外
したい場合は、入力(DATA)を"0"(低)に、ゲート(G
ATE)を"1"(高)にして出力(VALID)を"0"にセットす
る。この時、インバータ31、33により出力(VALI
D)"0"が自己保持される。
【0021】図8は図5のCAMにおけるワードマッチ
回路17の構成例を示した図である。図8のワードマッ
チ回路は、N型FET40とP型FET41およびセン
スアンプ(SA)42から構成される。なお、ワードマ
ッチ回路では、CAMセル及びワードアドレス単位の比
較方法に応じて、様々なセンス方式を採ることができ
る。センスアンプ(SA)は、入力がある基準電位より
低いときに"0"を、高いときに"1"を出力する。入力(WM
LINE)は、入力された検索データとメモリ内のデータが
ワードアドレス単位で一致したときに"0"になり、一致
しなかったときは"1"となるような信号である。例え
ば、バリッドセルの出力であるバリッド(VALID)16
が"1"のときN型FET40がオンし同時にP型FET
41がオフとなる。この時、ノード(WMSENSE)がワー
ドマッチライン(WMLINE)と接続され、センスアンプ
(SA)によりワードマッチライン(WMLINE)上の信号
に応じた値がワードマッチ(WM)に出力される。バリッ
ド(VALID)16が"0"のとき、そのアドレスはデータ検
索の対象外であるので、N型FET40がオフし同時に
P型FET41がオンになる。この時、ノード(WMSENS
E)とワードマッチライン(WMLINE)が切り離され、ノ
ード(WMSENSE)の電位が高くなり、ワードマッチ(W
M)に"1"が出力される。
回路17の構成例を示した図である。図8のワードマッ
チ回路は、N型FET40とP型FET41およびセン
スアンプ(SA)42から構成される。なお、ワードマ
ッチ回路では、CAMセル及びワードアドレス単位の比
較方法に応じて、様々なセンス方式を採ることができ
る。センスアンプ(SA)は、入力がある基準電位より
低いときに"0"を、高いときに"1"を出力する。入力(WM
LINE)は、入力された検索データとメモリ内のデータが
ワードアドレス単位で一致したときに"0"になり、一致
しなかったときは"1"となるような信号である。例え
ば、バリッドセルの出力であるバリッド(VALID)16
が"1"のときN型FET40がオンし同時にP型FET
41がオフとなる。この時、ノード(WMSENSE)がワー
ドマッチライン(WMLINE)と接続され、センスアンプ
(SA)によりワードマッチライン(WMLINE)上の信号
に応じた値がワードマッチ(WM)に出力される。バリッ
ド(VALID)16が"0"のとき、そのアドレスはデータ検
索の対象外であるので、N型FET40がオフし同時に
P型FET41がオンになる。この時、ノード(WMSENS
E)とワードマッチライン(WMLINE)が切り離され、ノ
ード(WMSENSE)の電位が高くなり、ワードマッチ(W
M)に"1"が出力される。
【0022】図9は図5の第1例の検出回路19のさら
なる具体例を示す図である。図9の例では、選択回路5
0が図8のアイドルワード検出信号(IWD)に応じて
ワードマッチ出力(WM)とバリッド(VALID)を切り替
える。すなわち、通常のデータ検索の場合は、アイドル
ワード検出信号(IWD)が”0(低)”となり、選択
回路50からアドレスエンコーダ51へワードマッチ出
力(WM)が出力される。アイドルワード検出の場合は、
アイドルワード検出信号(IWD)が”1(高)”とな
り、選択回路50からアドレスエンコーダ51へバリッ
ド(VALID)が出力される。
なる具体例を示す図である。図9の例では、選択回路5
0が図8のアイドルワード検出信号(IWD)に応じて
ワードマッチ出力(WM)とバリッド(VALID)を切り替
える。すなわち、通常のデータ検索の場合は、アイドル
ワード検出信号(IWD)が”0(低)”となり、選択
回路50からアドレスエンコーダ51へワードマッチ出
力(WM)が出力される。アイドルワード検出の場合は、
アイドルワード検出信号(IWD)が”1(高)”とな
り、選択回路50からアドレスエンコーダ51へバリッ
ド(VALID)が出力される。
【0023】図10は図6の第2例の検出回路19のさ
らなる具体例を示す図である。図10の例は、図8のワ
ードマッチ回路のセンスアンプ42の入力段に選択回路
43を設けたものである。選択回路43は、アイドルワ
ード検出信号(IWD)に応じてワードマッチ出力(W
M)とバリッド出力(VALID)を切り替える。すなわち、
通常のデータ検索の場合は、アイドルワード検出信号
(IWD)が”0(低)”となり、選択回路43からセ
ンスアンプ(SA)42へワードマッチ出力(WM)が出
力される。アイドルワード検出の場合は、アイドルワー
ド検出信号(IWD)が”1(高)”となり、選択回路
43からセンスアンプ(SA)42へバリッドセルの出
力(VALID)が出力される。
らなる具体例を示す図である。図10の例は、図8のワ
ードマッチ回路のセンスアンプ42の入力段に選択回路
43を設けたものである。選択回路43は、アイドルワ
ード検出信号(IWD)に応じてワードマッチ出力(W
M)とバリッド出力(VALID)を切り替える。すなわち、
通常のデータ検索の場合は、アイドルワード検出信号
(IWD)が”0(低)”となり、選択回路43からセ
ンスアンプ(SA)42へワードマッチ出力(WM)が出
力される。アイドルワード検出の場合は、アイドルワー
ド検出信号(IWD)が”1(高)”となり、選択回路
43からセンスアンプ(SA)42へバリッドセルの出
力(VALID)が出力される。
【0024】図11から図13に本発明の選択回路4
3、50の詳細(例)を示す。図11の選択回路は、イ
ンバータ60とAND回路61、62とOR回路63か
ら構成される。図12の選択回路は、インバータ64と
OR回路65、66とAND回路67によって構成され
る。図13は、インバータ68とN型FET69、71
とP型FET70、72からなる選択回路である。図1
1から図13のいずれの構成においても、アイドルワー
ド検出信号(IWD)が"0"の場合、選択回路の出力は
ワードマッチラインの出力(WMSENSE)もしくはワード
マッチ出力(WM)となり、通常のデータ検索を行う。ア
イドルワード検出信号(IWD)が"1"の場合は、選択
回路の出力はバリッド出力(VALID)となり、アイドル
ワード検索を行うことができる。
3、50の詳細(例)を示す。図11の選択回路は、イ
ンバータ60とAND回路61、62とOR回路63か
ら構成される。図12の選択回路は、インバータ64と
OR回路65、66とAND回路67によって構成され
る。図13は、インバータ68とN型FET69、71
とP型FET70、72からなる選択回路である。図1
1から図13のいずれの構成においても、アイドルワー
ド検出信号(IWD)が"0"の場合、選択回路の出力は
ワードマッチラインの出力(WMSENSE)もしくはワード
マッチ出力(WM)となり、通常のデータ検索を行う。ア
イドルワード検出信号(IWD)が"1"の場合は、選択
回路の出力はバリッド出力(VALID)となり、アイドル
ワード検索を行うことができる。
【0025】以上、本発明の実施例について、図面に基
づいて種々説明したが、本発明は上記した実施例に限定
されるものではない。その他、本発明はその趣旨を逸脱
しない範囲で当業者の知識に基づき種々なる改良,修
正,変形を加えた態様で実施できるものである。
づいて種々説明したが、本発明は上記した実施例に限定
されるものではない。その他、本発明はその趣旨を逸脱
しない範囲で当業者の知識に基づき種々なる改良,修
正,変形を加えた態様で実施できるものである。
【図1】一般的なCAMの構成例を示す図である。
【図2】従来のCAMのメモリ・ブロックを示す図であ
る。
る。
【図3】従来のCAM内のデータの流れを説明するため
の図である。
の図である。
【図4】本発明に係るアイドルワードの検出方法を概念
的に示した図である。
的に示した図である。
【図5】本発明のアイドルワードの検出回路を含むCA
M(第1例)を示す図である。
M(第1例)を示す図である。
【図6】本発明のアイドルワードの検出回路を含むCA
M(第2例)を示す図である。
M(第2例)を示す図である。
【図7】本発明のバリッドセルの例を示す図である。
【図8】図5の本発明のCAMにおけるワードマッチ回
路の構成例を示した図である。
路の構成例を示した図である。
【図9】図5の第1の検出回路の詳細を示す図である。
【図10】図6の第2の検出回路の詳細を示す図であ
る。
る。
【図11】本発明の選択回路の詳細を示す図である。
【図12】本発明の選択回路の詳細を示す図である。
【図13】本発明の選択回路の詳細を示す図である。
1:アドレス/データ回路(バス)
2:入出力/制御回路
3:メモリブロック
10、51:アドレス・デコーダ
11:データ書き込み用ドライバ
12:データ読み出し用センスアンプ
13:CAMセルアレイ
14:ワードマッチライン
15:バリッドセル
16:バリッド
17:ワードマッチ回路
18:アドレス・エンコーダ
19、43、50:アイドルワード検出回路(選択回
路) 20:検索データ
路) 20:検索データ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平1−223697(JP,A)
特開 平6−76583(JP,A)
特開 昭63−244496(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
G11C 15/04
Claims (3)
- 【請求項1】 連想メモリ(CAM)であって、 CAMセルと、バリッドセル と、 ワードマッチラインを介してCAMセルに接続すると共
にバリッドセルに接続するワードマッチ回路と、 ワードマッチラインを介してCAMセルに接続すると共
にワードマッチ回路に接続するバリッドセルの出力を用
いてアイドルワードを検出するための回路と、 アイドルワードを検出するための回路に接続するアドレ
ス・エンコーダとを含み、 前記アイドルワードを検出するための回路は選択回路を
含み、該選択回路はアイドルワード検出信号に応じて、
バリッドセルの出力とワードマッチ回路の出力を切り替
えてアドレス・エンコーダに出力することを特徴とす
る、連想メモリ。 - 【請求項2】 連想メモリ(CAM)であって、 CAMセルと、バリッドセル と、 ワードマッチラインを介してCAMセルに接続すると共
にバリッドセルに接続する、バリッドセルの出力を用い
てアイドルワードを検出するための回路と、 アイドルワードを検出するための回路に接続するワード
マッチ回路と、 ワードマッチ回路に接続するアドレス・エンコーダとを
含み、 前記アイドルワードを検出するための回路は選択回路を
含み、該選択回路はアイドルワード検出信号に応じて、
バリッドセルの出力とワードマッチライン上の出力を切
り替えてワードマッチ回路に出力することを特徴とす
る、連想メモリ。 - 【請求項3】 前記アイドルワード検出信号がサーチ信
号であることを特徴とする請求項1または請求項2のい
ずれかに記載の連想メモリ。
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- 2000-01-26 US US09/491,260 patent/US6477615B1/en not_active Expired - Fee Related
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---|---|---|---|
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