JPS63140483A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路におけるメモリ回路に係り、特
に入出力線およびアドレス選択ａｋ２組有し、各々のそ
の入出力線およびそのアドレス選択線にエリ独立に書き
込みおよび読み出しが可能なメモリ回路に関するもので
ある。

〔従来の技術〕

従来の半導体集積回路におけるメモリ回路として、実現
され定回路のｍワード・ｎビットのときの一例を第３図
に示し説明する。

この第３図に示す１うに、ワード行の入出力線１Ｏ−１
１１０−２−−−−１０−１％　１１−１゜１１−２・
φ・・１１−ｎおＬびワード行のアドレス選択線１２−
１　、１２−２・・・・１２−ｍおよびメモリーセル１
３から構成され、ワード行単位の書き込みおよび読み出
しが可能となってい九〇 そして、メモリーセル１３におけるＢ、Ｆはワド行方向
の入出力端子を示し、Ｄはワード行方向の選択入力端子
を示す。

第４図はこの第３図に示すメモリ回路におけるメモリー
セルの回路図である。

この第４図においてＦ！３図と同一符号のものは相当部
分全示し、４，７はＭＯＳ）ランジスタ、５９６は逆並
列接続されたインバータ回路である。

〔発明が解決しようとする問題点〕

上述し之従来のメモリ回路では、データの書き込みおよ
び読み出しはワード行単位のみ可能であり、例えば、ワ
ード行単位で書き込んだデータ全ビット列単位では読み
出せない。この之め、例えば、行列データの転置処理を
行つ友ジ、ディジタルデータ伝送におけるインタリープ
処理を行う場合には、１ビット単位の処理が必要となり
、処理時間が増加し、回路が複雑化するという問題点か
あつ之。

〔問題点を解決する几めの手段〕

本発明のメモリ回路は、第１の入出力線と第１のアドレ
ス選択線によりワード行単位の読み出し。

書き込みを行い、第２の入出力線と第２のアドレス選択
線によりビット列単位の読み出し、書き込みを行う工う
に溝成しｔものである。

〔作　用〕

本発明においては、ワード行単位で書き込み保持し次デ
ータをビット列単位で読み出し、ま之、同様にビット列
単位で書き込み保持され次データを、ワード行単位で読
み出す。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細；て説明する
。

第１図は本発明によるメモリ回路の一実施例？示す回路
図で、ｍワード・ｎビットのときの一例を示すものであ
る。

図において、２−１．２−２・・・・２−ｍ。

３−１．３−２・・・・３−ｍｎビット列の入出力線、
１０−１．１０−２・・・・１ｏ−ｎ。

１１−１．１１−２・・・−１１−ｎはワード行の入出
力線、１−１．１−２・・・・１−ｎはビット列のアド
レス選択ｉ、１２−１．１２−２・・・・１２−ｍ１ｊ
ワ一ド行のアドレス選択線、１３はメモリーセルで、こ
れらはメモリ回路を構成している。なお、メモリーセル
１３におけるＡ、Ｃはビット列方向の入出力端子全示し
、Ｂ、ＰＨクワ−行方向の入出力端子、Ｄはワード行方
向の選択入力端子、Ｅｌ−１ビット列方向の選択入力端
子を示す。

そして、ワード行の入出力１１ｏ−ｘ〜１０−ｎ。

１１−１〜１１−ｎとワード行のアドレス選択極１２−
１〜１２−ｍＫニジワード行単位の読み出し、書き込み
を行い、ビット列の入出力線２−１〜２−ｍ、３−１〜
３−ｍトビット列のアドレス選択線１−１〜１−ｎＫエ
クビット列単位の読み出し、書き込みを行うように構成
されている。

第２図は第１図に示す実施例におけるメモリーセルの回
路図である。

この第２図において第１図と同一符号のものは相当部分
を示し、４，７，８，９はＭＯＳ）ランジスタ、５，６
は逆並列接続され之インバータ回路である。

つぎに第１図に示す実施例の動作を説明する。

データの書き込みおよび読み出しの動作は、ビット列の
アドレス選択線１−１〜１−ｎが１１′のときと、ワー
ド行のアドレス選択Ｍ１２−１〜１２−ｍが１１１　の
ときの２通りある。

そして、ビット列のアドレス選択線１−１〜１−ｎが１
１′のときはビット列単位の書き込みおよび読み出しが
可能となり、ワード行のアドレス選択線１２−１〜１２
−ｍが１１“のとき１てはワード行単位の書き込みおよ
び読み出しが可能となる。すなわち、ワード行単位で書
き込み保持し之データをビット列単位で読み出すことが
できる。

また、同様に、ビット列単位で６き込み保持され九デー
タをワード単位で読み出すこともできる。

〔発明の効果〕

以上説明しｔように、本発明に工れば、入出力線おＬび
アドレス選択線を２組有し、各々の入出力線およびアド
レス選択線により独立に書き込みおよび読み出しが可能
なＲＡ　ｘｉ　！回路において、ワード行単位の書き込
みおよび読み出しと、ビット列単位の書き込みおよび読
み出しの機能を有するので、パラレル・シリアル変換処
理、インクＩＪ−ブ処理、データ暗号化処理などに使用
することにより、容易に回路の簡素化および処理時間の
短縮を実現できる効果がある。

【図面の簡単な説明】

第１図は本発明によるメモリ回路の一実施例ｒ示す回路
図、第２図は第１図に示す実施例におけるメモリー七ル
の回路図、第３図は従来のメモリ回路の一例を示す回路
図、第４図は第３図に示すメモリ回路におけるメモリー
セルの回路図である。 １−１〜１−ｎ・・・・ビット列のアドレス選択線、２
−１〜２−ｍ、　３−１〜３−ｍ・・・・ビット列の入
出力線、１０〜１〜１Ｇ−ｎ、１１−１〜１ｌ−ｎ−−
・・ワード行の入出力線、１２−１〜１２−ｍ・・・　
吻ワード行のアドレス選択線、１３・・・・メモリーセ
ル。

Claims (1)

【特許請求の範囲】
1. 　入出力線およびアドレス選択線を２組有し、各々の該
   入出力線および該アドレス選択線により、独立に書き込
   みおよび読み出しを行い得るメモリ回路において、第１
   の入出力線と第１のアドレス選択線によりワード行単位
   の読み出し、書き込みを行い、第２の入出力線と第２の
   アドレス選択線によりビット列単位の読み出し、書き込
   みを行うように構成したことを特徴とするメモリ回路。