JPH04111127A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPH04111127A JPH04111127A JP2230106A JP23010690A JPH04111127A JP H04111127 A JPH04111127 A JP H04111127A JP 2230106 A JP2230106 A JP 2230106A JP 23010690 A JP23010690 A JP 23010690A JP H04111127 A JPH04111127 A JP H04111127A
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- JP
- Japan
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- instructions
- instruction
- unit
- processor unit
- arithmetic
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Links
- 238000010586 diagram Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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-
- G—PHYSICS
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- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は1チツプ化された演算処理装置に係り、特に
スーパースケーラ一方式の演算処理装置こ関する。
スーパースケーラ一方式の演算処理装置こ関する。
(従来の技術)
従来のマイクロプロセッサでは命令がシーケンシャルに
実行されているものか一般的である。しかし、最近では
スーパースケーラ−(Superscalar)やVL
IW (very long 1nstruction
word)等のように複数のパイプラインを内蔵し、
命令を並列に実行する方式のものか導入されている。そ
の理由は、命令をシーケンシャルに実行する従来のマイ
クロプロセッサでは、1命令を実行するのに必要ナサイ
クル数(CPI:cycle per 1nstruc
tion )か10未満になる二とかないため、マイク
ロプロセッサの性能の指標であるMIPS (mill
ion 1nstructionper 5econd
)値の向上か望めなくなって来ているからである。その
ため、最近では、CPl値を下げるために命令を並列に
実行するスーパースケーラやVLI−といった方式を導
入し、MIPS値の向上を図っている。
実行されているものか一般的である。しかし、最近では
スーパースケーラ−(Superscalar)やVL
IW (very long 1nstruction
word)等のように複数のパイプラインを内蔵し、
命令を並列に実行する方式のものか導入されている。そ
の理由は、命令をシーケンシャルに実行する従来のマイ
クロプロセッサでは、1命令を実行するのに必要ナサイ
クル数(CPI:cycle per 1nstruc
tion )か10未満になる二とかないため、マイク
ロプロセッサの性能の指標であるMIPS (mill
ion 1nstructionper 5econd
)値の向上か望めなくなって来ているからである。その
ため、最近では、CPl値を下げるために命令を並列に
実行するスーパースケーラやVLI−といった方式を導
入し、MIPS値の向上を図っている。
特にスーパースケーラ一方式のマイクロプロセッサでは
、命令キャッシュ・ユニットから複数の命令を並列に出
力させ、これら複数の命令を複数の命令実行部、例えば
整数/論理演算プロセッサ・ユニット(Itりや浮動小
数点演算プロでツサ・ユニット(FPU)等に供給する
ことによって、並列に命令を実行させている。
、命令キャッシュ・ユニットから複数の命令を並列に出
力させ、これら複数の命令を複数の命令実行部、例えば
整数/論理演算プロセッサ・ユニット(Itりや浮動小
数点演算プロでツサ・ユニット(FPU)等に供給する
ことによって、並列に命令を実行させている。
(発明か解決しようとする課題)
しかしなから、従来のスーパースケーラ一方式のマイク
ロプロセッサでは、複数の各命令実行部に供給するため
の複数の命令を命令キャッシュ・ユニットから並列に出
力させるようにしており、命令実行部の数たけ命令を命
令キャッシュ・ユニットから出力させる必要かある。こ
のため、命令の供給を効率的に行うことかできないとい
う問題かある。
ロプロセッサでは、複数の各命令実行部に供給するため
の複数の命令を命令キャッシュ・ユニットから並列に出
力させるようにしており、命令実行部の数たけ命令を命
令キャッシュ・ユニットから出力させる必要かある。こ
のため、命令の供給を効率的に行うことかできないとい
う問題かある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、命令の供給を効率的に行うことかで
きるスーパースケーラ一方式による演算処理装置を提供
することにある。
あり、その目的は、命令の供給を効率的に行うことかで
きるスーパースケーラ一方式による演算処理装置を提供
することにある。
[発明の構成コ
(課題を解決するだめの手段)
この発明の演算処理装置は、n個(nは正の整数)の命
令を並列に出力する命令出力手段と、上記命令出力手段
から出力されたn個の命令を(n+1)個以上の系統に
分配して出力する命令分配手段と、上記命令分配手段か
ら出力される命令を受け、これら命令を並列に実行する
複数の命令実行手段とを具備したことを特徴とする。
令を並列に出力する命令出力手段と、上記命令出力手段
から出力されたn個の命令を(n+1)個以上の系統に
分配して出力する命令分配手段と、上記命令分配手段か
ら出力される命令を受け、これら命令を並列に実行する
複数の命令実行手段とを具備したことを特徴とする。
(作 用)
命令出力手段から出力されたn個(nは正の整数)の命
令は命令分配手段により(n+1)個以上の系統に分配
され、複数の命令実行手段に供給される。このため、n
個の命令て(n+1)個以上の命令実行手段における命
令実行が可能になり、この結果、命令の供給を効率的に
行うことかできる。
令は命令分配手段により(n+1)個以上の系統に分配
され、複数の命令実行手段に供給される。このため、n
個の命令て(n+1)個以上の命令実行手段における命
令実行が可能になり、この結果、命令の供給を効率的に
行うことかできる。
(実施例)
以下、図面を参照してこの発明を実施例により説明する
。第1図はこの発明に係る演算処理装置を1チツプ化さ
れたスーパースケーラ一方式のマイクロプロセッサに実
施した場合の全体の構成を示すブロック図である。図に
おいて、11は命令キャッシュ・ユニットである。この
命令キャッシュ・ユニット11には、例えば命令キャッ
シュ、この命令キャッシュから読み出される命令が供給
されるバッファ、このバッファの出力をデコートするデ
コーダや分岐プロセッサ等か設けられており、デコーダ
でデコードされた複数個の命令、例えば第1図の場合に
は4命令が並列に出力される。なお、上記4個の命令は
それぞれ例えば32ビツトで構成されているとする。
。第1図はこの発明に係る演算処理装置を1チツプ化さ
れたスーパースケーラ一方式のマイクロプロセッサに実
施した場合の全体の構成を示すブロック図である。図に
おいて、11は命令キャッシュ・ユニットである。この
命令キャッシュ・ユニット11には、例えば命令キャッ
シュ、この命令キャッシュから読み出される命令が供給
されるバッファ、このバッファの出力をデコートするデ
コーダや分岐プロセッサ等か設けられており、デコーダ
でデコードされた複数個の命令、例えば第1図の場合に
は4命令が並列に出力される。なお、上記4個の命令は
それぞれ例えば32ビツトで構成されているとする。
上記命令キャッシュ・ユニット11から出力される4個
の命令は命令供給器12に入力される。命令供給器12
は入力された各32ビツトからなる4個の命令を32ビ
ツト構成の5個の命令実行部のいずれか4個に分配して
出力する。上記命令供給器12て分配された各32ビツ
ト構成の4個の命令のうちの2個は整数/論理演算プロ
セッサ・ユニット(ILI)13に、他の1個の命令は
浮動小数点演算プロセッサ・ユニット(FPtJ )
14に供給され、残り1個の命令は分岐プロセッサ・ユ
ニット(BPLI ) 15に供給される。そして、上
記両演算プロセッサ・ユニット13.14における演算
結果はデータ・キャッシュ16に供給される。
の命令は命令供給器12に入力される。命令供給器12
は入力された各32ビツトからなる4個の命令を32ビ
ツト構成の5個の命令実行部のいずれか4個に分配して
出力する。上記命令供給器12て分配された各32ビツ
ト構成の4個の命令のうちの2個は整数/論理演算プロ
セッサ・ユニット(ILI)13に、他の1個の命令は
浮動小数点演算プロセッサ・ユニット(FPtJ )
14に供給され、残り1個の命令は分岐プロセッサ・ユ
ニット(BPLI ) 15に供給される。そして、上
記両演算プロセッサ・ユニット13.14における演算
結果はデータ・キャッシュ16に供給される。
第2図は上記命令供給器12の具体的な構成を示すブロ
ック図である。この命令供給器12は前記4個の命令を
5個に分配するクロスバスイッチ部21と、上記4個の
命令に基づいて上記クロスバスイッチ部21の動作を制
御するための制御信号を発生する制御部22とから構成
されている。
ック図である。この命令供給器12は前記4個の命令を
5個に分配するクロスバスイッチ部21と、上記4個の
命令に基づいて上記クロスバスイッチ部21の動作を制
御するための制御信号を発生する制御部22とから構成
されている。
上記クロスバスイッチ部21には4個の命令に対応する
4個の入力ポート及び5個の出力ポートが設けられてお
り、これら入出力ポートの相互間にスイッチが接続され
た構成となっている。さらに上記制御部22は4個の命
令を取り込み、その命令のデコード情報や各命令間の依
存関係の情報を用いて、上記スイッチの開閉制御を行う
だめの制御信号を発生する。
4個の入力ポート及び5個の出力ポートが設けられてお
り、これら入出力ポートの相互間にスイッチが接続され
た構成となっている。さらに上記制御部22は4個の命
令を取り込み、その命令のデコード情報や各命令間の依
存関係の情報を用いて、上記スイッチの開閉制御を行う
だめの制御信号を発生する。
第3図は上記命令供給器12内のクロスバスイッチ部2
1の詳細な構成を示すものである。このクロスバスイッ
チ部21には前記4個の命令のビット数に対応して32
個のスイッチ回路3I−1〜31−32が設けられてい
る。これら各スイッチ回路31−1〜31−32は全て
同様に構成されており、32ビツトの最下位ビットのデ
ータか供給されるスイッチ回路31−1で例示するよう
に、前記4個の命令に対応した4個の入力ポートINO
、INI 、 IN2 、 IN3それぞれの最下位
ビットのデータが供給される4本の入力配線32−1〜
32−4と、5個の出カポ−ト0UTO,0UTI、
0UT2.0LIT3.0UT4それぞれの最下位ビッ
トのデータか出力される5本の出力配線33−1〜33
−5と、上記4本の各入力配線32−1〜32−4と上
記5本の各出力配線33−1〜33−5との間に接続さ
れ、前記制御部22からの制御信号て導通制御される例
えばトライステートバッファやトランスファケート等に
よるスイッチSOD〜S04,510〜S1.4S20
〜S24.S30〜S34とから構成されている。
1の詳細な構成を示すものである。このクロスバスイッ
チ部21には前記4個の命令のビット数に対応して32
個のスイッチ回路3I−1〜31−32が設けられてい
る。これら各スイッチ回路31−1〜31−32は全て
同様に構成されており、32ビツトの最下位ビットのデ
ータか供給されるスイッチ回路31−1で例示するよう
に、前記4個の命令に対応した4個の入力ポートINO
、INI 、 IN2 、 IN3それぞれの最下位
ビットのデータが供給される4本の入力配線32−1〜
32−4と、5個の出カポ−ト0UTO,0UTI、
0UT2.0LIT3.0UT4それぞれの最下位ビッ
トのデータか出力される5本の出力配線33−1〜33
−5と、上記4本の各入力配線32−1〜32−4と上
記5本の各出力配線33−1〜33−5との間に接続さ
れ、前記制御部22からの制御信号て導通制御される例
えばトライステートバッファやトランスファケート等に
よるスイッチSOD〜S04,510〜S1.4S20
〜S24.S30〜S34とから構成されている。
上記のような構成において、命令キャッシュ・ユニット
11から並列に出力される4個の命令は命令供給器12
により、整数/論理演算プロセッサ・ユニット13、浮
動小数点演算プロセッサ・ユニット14及び分岐プロセ
ッサ・ユニット15のいずれかに振り分けられて供給さ
れる。このとき、競合する命令及び無効な命令は、制御
部22において予め設定されている所定のアルゴリズム
に従って制御信号が発生されることにより、命令の供給
が中止されたりあるいは何もしない命令に置換されて供
給される。命令が供給された整数/論理演算プロセッサ
・ユニット13、浮動小数点演算プロセッサ・ユニット
14及び分岐プロセッサ・ユニット15では、その命令
に基づいて演算や処理か行われ、演算結果がデータ・キ
ャッシュ16に格納される。
11から並列に出力される4個の命令は命令供給器12
により、整数/論理演算プロセッサ・ユニット13、浮
動小数点演算プロセッサ・ユニット14及び分岐プロセ
ッサ・ユニット15のいずれかに振り分けられて供給さ
れる。このとき、競合する命令及び無効な命令は、制御
部22において予め設定されている所定のアルゴリズム
に従って制御信号が発生されることにより、命令の供給
が中止されたりあるいは何もしない命令に置換されて供
給される。命令が供給された整数/論理演算プロセッサ
・ユニット13、浮動小数点演算プロセッサ・ユニット
14及び分岐プロセッサ・ユニット15では、その命令
に基づいて演算や処理か行われ、演算結果がデータ・キ
ャッシュ16に格納される。
このように上記実施例によれば、命令実行部の数だけの
命令を命令キャッシュ・ユニットllから出力させる必
要がなく、それよりも少ない数の命令を命令キャッシュ
・ユニット11から出力させればよいので、従来に比べ
て命令の供給を効率的に行うことができる。このことは
特に命令実行部の数か多く、命令を並列に実行できる確
率か高くなる程、効率的になるといえる。
命令を命令キャッシュ・ユニットllから出力させる必
要がなく、それよりも少ない数の命令を命令キャッシュ
・ユニット11から出力させればよいので、従来に比べ
て命令の供給を効率的に行うことができる。このことは
特に命令実行部の数か多く、命令を並列に実行できる確
率か高くなる程、効率的になるといえる。
しかも、上記実施例によれば、命令供給器12内のクロ
スバスイッチ部21ては、入力命令と出力命令の流れる
方向を同一にすることができる。
スバスイッチ部21ては、入力命令と出力命令の流れる
方向を同一にすることができる。
なお、この発明は上記実施例に限定されるものではなく
、種々の変形が可能であることはいうまでもない。例え
ば上記実施例では4個の命令を5個に分配する場合につ
いて説明したが、これは命令供給器12に入力される命
令の数及び出力される命令の数はそれぞれいくっであっ
てもよい。
、種々の変形が可能であることはいうまでもない。例え
ば上記実施例では4個の命令を5個に分配する場合につ
いて説明したが、これは命令供給器12に入力される命
令の数及び出力される命令の数はそれぞれいくっであっ
てもよい。
[発明の効果コ
以上説明したようにこの発明によれば、命令の供給を効
率的に行うことができるスーパースケーラ一方式による
演算処理装置を提供することができる。
率的に行うことができるスーパースケーラ一方式による
演算処理装置を提供することができる。
第1図はこの発明の一実施例によるスーパースケーラ一
方式のマイクロプロセッサの全体の構成を示すブロック
図、第2図は上記実施例のマイク0プロセツサ内の命令
供給器の具体的な構成を示すブロック図、第3図は上記
命令供給器内のクロスバスイッチ部の詳細な構成を示す
回路図である。 11・・命令キャッシュ・ユニット、12・・・命令供
給器、13・・・整数/論理演算プロセッサ・ユニット
(IU) 、14・・・浮動小数点演算プロセッサ・ユ
ニット(FPU) +5・・・分岐プロセッサ・ユニ
ット(BPLI ) 、16・・・データ・キャッシュ
、21・・・クロスバスイッチ部、22・・・制御部、
31−1〜31−32・・・スイッチ回路、32−1〜
32−4・・・入力配線、33− 1〜33− 5−=
出力配線、INO,INl、 lN211113−・
入力ポート、0IJTO,0LITI、 0LIT2.
0UT30UT4−・・出力ポート、S 00− S
04. S 10− S 14S20〜S24.S3
0〜S34・・・スイッチ。 出願人代理人 弁理士 鈴江武彦
方式のマイクロプロセッサの全体の構成を示すブロック
図、第2図は上記実施例のマイク0プロセツサ内の命令
供給器の具体的な構成を示すブロック図、第3図は上記
命令供給器内のクロスバスイッチ部の詳細な構成を示す
回路図である。 11・・命令キャッシュ・ユニット、12・・・命令供
給器、13・・・整数/論理演算プロセッサ・ユニット
(IU) 、14・・・浮動小数点演算プロセッサ・ユ
ニット(FPU) +5・・・分岐プロセッサ・ユニ
ット(BPLI ) 、16・・・データ・キャッシュ
、21・・・クロスバスイッチ部、22・・・制御部、
31−1〜31−32・・・スイッチ回路、32−1〜
32−4・・・入力配線、33− 1〜33− 5−=
出力配線、INO,INl、 lN211113−・
入力ポート、0IJTO,0LITI、 0LIT2.
0UT30UT4−・・出力ポート、S 00− S
04. S 10− S 14S20〜S24.S3
0〜S34・・・スイッチ。 出願人代理人 弁理士 鈴江武彦
Claims (2)
- (1)n個(nは正の整数)の命令を並列に出力する命
令出力手段と、 上記命令出力手段から出力されたn個の命令を(n+1
)個以上の系統に分配して出力する命令分配手段と、 上記命令分配手段から出力される命令を受け、これら命
令を並列に実行する複数の命令実行手段と を具備したことを特徴とする演算処理装置。 - (2)前記命令分配手段が、 前記n個の命令を(n+1)個以上の系統に分配する複
数のスイッチを備えたクロスバスイッチ部と、 上記クロスバスイッチ部内の複数のスイッチの動作を制
御する制御部と から構成されている請求項1記載の演算処理装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2230106A JPH04111127A (ja) | 1990-08-31 | 1990-08-31 | 演算処理装置 |
US07/750,940 US5367694A (en) | 1990-08-31 | 1991-08-28 | RISC processor having a cross-bar switch |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2230106A JPH04111127A (ja) | 1990-08-31 | 1990-08-31 | 演算処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04111127A true JPH04111127A (ja) | 1992-04-13 |
Family
ID=16902655
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2230106A Pending JPH04111127A (ja) | 1990-08-31 | 1990-08-31 | 演算処理装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5367694A (ja) |
JP (1) | JPH04111127A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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EP0623874A1 (en) * | 1993-05-03 | 1994-11-09 | International Business Machines Corporation | Method for improving the performance of processors executing instructions in a loop |
EP1186995B1 (en) | 1993-11-05 | 2003-09-03 | Intergraph Corporation | Instruction memory with associative cross-bar switch |
US6360313B1 (en) | 1993-11-05 | 2002-03-19 | Intergraph Corporation | Instruction cache associative crossbar switch |
US5924128A (en) * | 1996-06-20 | 1999-07-13 | International Business Machines Corporation | Pseudo zero cycle address generator and fast memory access |
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