JP4208149B2 - プロセッサの効率的な制御をするための方法及び装置 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 6
- 230000006870 function Effects 0.000 claims description 5
- 230000001419 dependent effect Effects 0.000 claims description 2
- 230000006978 adaptation Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Description
【0001】
本発明は、デジタル信号プロセッサと、パラレルの演算装置内で作動するプログラムフロー及びデータフローをコントロールするためのそれぞれ遮断及び互いに分離されたモジュールを有するプロセッサとにおいてプログラムフロー及び/又はデータフローを機能的に制御するための方法に関する。
【背景技術】
【0002】
デジタル信号プロセッサ(DSP)の場合、増々、そのアーキテクチャがスライス構造を備えるプロセッサが重要になる。この場合、データパスは、スライスに集約され、その際、第1のスライスでのデータ処理は、第2のスライスにおいてパラレルで進行するデータ処理に依存せずに実施される。
【0003】
これらデジタル信号プロセッサのパラレルの演算装置において、命令様式SIMDで作業が行なわれる場合、従来技術では、しばしばこの場合に適用されるアルゴリズムが全てのスライスでのパラレルのデータ処理に適していないという問題が生じる。
【0004】
従って、例えば、個々のスライスでデータ処理が行なわれる場合は、それぞれそこで適用されるアルゴリズムが異なっていること依存して、発生する結果は、大抵は、異なった時点もしくはそれぞれのスライスでの異なった数のプロセッサクロックサイクルの後でしか提供することができない。
【0005】
他のSIMDスライスと一致する命令処理のシステムは、全く実施することができないか、高い費用をもってしか実施することができない。
【0006】
この著しく高い費用は、一方で、ソフトウエアによれば、結果のパラレルの提供を実現するためにスライスのために異なった待機時間を構成する処理すべき付加的なプログラムとして発生する。
【0007】
他方で、この高い費用は、ハードウエアでは、プロセッサの効率を低下させる激しいプロセッサ及びメモリの負荷として生じる。この低下は、例えばメモリの拡張によって回避することができるが、これは、ハードウエア費用の拡大を意味する。
【0008】
従来技術では、特にデータパスを付属させたスライスにおいてデータ処理を行なう場合に命令様式SIMDに対するアルゴリズムの必要な適合を行なうために、スライス及びプロセッサの付属の別のVLIWアーキテクチャは、相当の範囲で無操作命令(No−Operation−Befehlen:NOP)を供給されなければならないということが欠点であると分かった。
【0009】
このように、SIMD命令様式の適用の出力増大効果が無効にされるばかりでなく、更に、アルゴリズムを適合させるために、付加的なハードウエア及びソフトウエアの費用が必要となる。
【発明の開示】
【発明が解決しようとする課題】
【0010】
従って、本発明の課題は、個々のデータパスにおいて命令様式SIMDが適用される場合に効率的なデータ処理の個々の適合を実現すること、特に、プロセッサのVLIWアーキテクチャに供給しなければならないNOP命令の発生を最小化することにある。
【課題を解決するための手段】
【0011】
課題の本発明による解決は、PCUによって、VLIWユニット内で発生された、部分指示ワードから成るVLIWから変換されたSIMD命令の結果として、第1及び第2のスライスのそれぞれのデータパス(DP)内での、レジスタファイルユニット(RFU)からのデータのプロセッサのパラレルの処理が、SSMレジスタバンクからそれぞれのスライスに出力される「シングルスライスホールト」情報によって個々に制御されることによって得られる。
【0012】
この場合、出力された「シングルスライスホールト」情報の制御作用は、第1及び第2のスライスに対して割り当てられるSSMレジスタバンクのビットがそれぞれ付属する第1及び第2のゲーテッドクロックセルを介してレジスタクロックサプライをスイッチングすることによって、得られる。
【0013】
これにより、付属の入力レジスタ及び/又はアキュムレータ及び/又はパイプライン制御レジスタは、データパスのスライス内で実行されるデータ処理の状態に応じて、途中で停止される。
【0014】
出力された「シングルスライスホールト」情報を停止することによって初めて、この機能は、別のSIMD命令の実行の際に再開される。
【0015】
出力された「シングルスライスホールト」情報に依存せずに、プロセッサのレジスタファイルユニット(RFU)及びメモリアクセスレジスタが機能を維持する。この場合、PCUのSSMレジスタバンクは、常にPCUによって書き込み可能である。
【0016】
この解決策は、プロセッサのデータパスのスライス内で、命令様式SIMDに応じてパラレルで個々の計算が開始されることを目標とする。
【0017】
しかしながら、異なった計算経過によって、スライス内での中間及び/又は最終結果の提供は、異なった時点で、付属するデータパスのパイプライン制御レジスタ、アキュムレータもしくは結果レジスタ内で行なわれる。
【0018】
従って、中間及び/又は最終結果値を提供した後、もはや結果が得られない、個々のスライスに付属するデータパス内でのデータ処理が中断される。
【0019】
データ処理は、別のSIMD命令の処理が開始された場合、パラレルでスライスの全てのデータパス内で継続される。
【0020】
課題の本発明による解決策の補完的な構成は、VLIWユニットのためのクロックサプライが、プロセッサのプログラムフローからのソフトウエアに依存した情報出力によって制御され、これにより、VLIWユニット内に現在存在する部分指示ワードが、機能ユニットでの次のクロックでの再使用のために、引き続きVLIWユニット内に提供されることにある。
【0021】
この本発明による解決策は、有利なことに、プロセッサのデータパスもしくは付属するVLIWアーキテクチャに無操作命令(No−Operation−Befehlen:NOP)又は高い再現性を有する同様の命令を供給しなければならないことにより、データ処理を行なう場合にSIMD命令様式への必要なアルゴリズムの適合が必要となった場合に有効である。この場合、同じVLIWの発生が回避されることによって、メモリスペース量が縮小され、プロセッサの計算負荷が低く維持され、従って、計算力は、効果的に 重要な計算のために使用可能である。
【0022】
本発明による解決策の補完的な構成の有利な変形例は、PCUがVLIW−WAITコマンドを先行信号ラインを介して予告され、次のクロックでこのコマンドがPCUに付与されることによって、VLIWユニット内での別のVLIWの発生が中断され、その際、次に、PCUが、「VLIW−WAIT」信号ライン及び第3のゲーテッドクロックセルによってVLIWユニットのためのクロックサプライをスイッチングすることにある。
【0023】
この解決策は、プログラムコード内にソフトウエアブレークポイントを設定し、スタートさせることができることによって、ソフトウエアの点検の際のデバッグルーチンを実現することができる。
【発明を実施するための最良の形態】
【0024】
本発明を、以下でシングルスライスホールト情報の出力に関する実施例を基にして詳細に説明する。図面には、本発明の解決策に関係した、付属の機能ユニットを有する部分が構成されているプロセッサのブロック配線図が図示されている。
【0025】
「シングルスライスホールト」情報の出力が作用する場合については、SIMD命令がSIMD制御バス12を介してVLIWユニット2から出力されるということが前提条件である。この個々のSIMD命令は、第1及び第2のスライス18;19のそれぞれのデータパス14内でのマルチデータ処理を作動させる。
【0026】
結果は、付属のアキュムレータ8に異なった時点で提供される。この場合、それぞれ第1及び第2のスライス18;19に割り当てられるSSMレジスタバンク13のビットが設定される。
【0027】
このビットの信号アロケーションは、第1及び第2のスライス18;19にそれぞれ付属するデータパス14に、第1及び/又は第2のゲーテッドクロックセル3;4を介して供給され、第1及び第2のスライス18;19内でのデータ処理を個々に制御する。この制御は、このスライス内に結果が存在する場合に、付属の入力レジスタにおけるクロックサプライとこれによるデータ処理が中断されることによって行なわれる。
【0028】
例えばスライスの一方で得られた最後の結果を提供した後でSIMD制御バス12に別のSIMD命令が出力された場合、SSMレジスタバンク13のそれぞれのビットがリセットされ、全てのデータパスが、その入力レジスタにおいてRFU11から提供されるデータを読み込むことによって、次のデータ処理を開始する。
【0029】
従って、データパス14の個々のスライス内でのデータ処理は、有利なことにSIMD命令のパラレルの処理の要求に適合される。
【図面の簡単な説明】
【0030】
【図1】付属する機能ユニットを有する部分が構成されているプロセッサのブロック配線図を示す。
【符号の説明】
【0027】
1 プロセッサ
2 VLIWユニット(Very-Long-Instruction-Word)
3 第1のゲーテッドクロックセル
4 第2のゲーテッドクロックセル
5 AGU(Address-Generating-Unit)
6 PCU(Process-Controlling-Unit)
7 クロックサプライライン
8 アキュムレータ
9 別の処理ユニット(ゲーテッドクロックセルを有する)
10 別の処理ユニットのレジスタ
11 RFU(レジスタファイルユニット)
12 SIMD制御バス
13 SSMレジスタバンク(Single-Slice-Mode)
14 データパス
15 SIMDデータパス制御ライン
16 先行信号ライン
17 VLIW−WAIT信号ライン
18 第1のスライス
19 第2のスライス
20 第3のゲーテッドクロックセル
Claims (3)
- デジタル信号プロセッサと、パラレルの演算装置内で作動するプログラムフロー及びデータフローをコントロールするためのそれぞれ遮断及び互いに分離されたモジュールを有するプロセッサとにおいてプログラムフロー及び/又はデータフローを機能的に制御するための方法において、
PCU(6)によって、VLIWユニット(2)内で発生された、部分指示ワードから成るVLIWから変換されたSIMD命令の結果として、第1及び第2のスライス(18);(19)にそれぞれ付属するデータパスDP(14)内での、レジスタファイルユニット(RFU)(11)からのデータのプロセッサ(1)のパラレルの処理が、SSMレジスタバンク(13)から出力される「シングルスライスホールト」情報によって個々に制御され、その際、各スライスに対して割り当てられるSSMレジスタバンク(13)のビットが第1及び第2のそれぞれのゲーテッドクロックセル(3);(4)を介してレジスタクロックサプライをスイッチングすることによって、出力された「シングルスライスホールト」情報の制御作用が得られ、これにより、それぞれのスライスに付属するDP(14)内で実行されるデータ処理の状態に応じて、対応する入力レジスタ及び/又はアキュムレータ及び/又はパイプライン制御レジスタがその機能を途中で停止され、この機能が、出力された「シングルスライスホールト」情報を停止することによって初めて別のSIMD命令の実行のために再開されること、出力された「シングルスライスホールト」情報に依存せずに、プロセッサ(1)のレジスタファイルユニット(RFU)(11)及びメモリアクセスレジスタが機能を維持し、この場合、PCU(6)のSSMレジスタバンク(13)が、常にPCUによって書き込み可能であることを特徴とする方法。 - VLIWユニット(2)のためのクロックサプライが、プロセッサ(1)のプログラムフローからのソフトウエアに依存した情報出力によって制御され、これにより、VLIWユニット(2)内に現在存在する部分指示ワードが、機能ユニットでの次のクロックでの再使用のために、引き続きVLIWユニット内に提供されることを特徴とする請求項1に記載の方法。
- PCU(6)がVLIW−WAITコマンドを先行信号ライン(16)を介して予告され、次のクロックでこのコマンドがPCU(6)に付与されることによって、VLIWユニット(2)内での別のVLIWの発生が中断され、その際、次に、PCU(6)が、「VLIW−WAIT」信号ライン(17)及び第3のゲーテッドクロックセル(20)によってVLIWユニット(2)のためのクロックサプライをスイッチングすることを特徴とする請求項2に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10221530A DE10221530A1 (de) | 2002-05-14 | 2002-05-14 | Verfahren und Anordnung zur leistungseffizienten Steuerung von Prozessoren |
PCT/DE2003/001540 WO2003096184A2 (de) | 2002-05-14 | 2003-05-13 | Verfahren und anordnung zur leistungseffizienten steuerung von prozessoren |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005525637A JP2005525637A (ja) | 2005-08-25 |
JP4208149B2 true JP4208149B2 (ja) | 2009-01-14 |
Family
ID=29413830
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004504110A Expired - Fee Related JP4208149B2 (ja) | 2002-05-14 | 2003-05-13 | プロセッサの効率的な制御をするための方法及び装置 |
Country Status (6)
Country | Link |
---|---|
US (2) | US20070150701A1 (ja) |
EP (1) | EP1504342A2 (ja) |
JP (1) | JP4208149B2 (ja) |
AU (1) | AU2003240421A1 (ja) |
DE (1) | DE10221530A1 (ja) |
WO (1) | WO2003096184A2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7493475B2 (en) | 2006-11-15 | 2009-02-17 | Stmicroelectronics, Inc. | Instruction vector-mode processing in multi-lane processor by multiplex switch replicating instruction in one lane to select others along with updated operand address |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6044448A (en) * | 1997-12-16 | 2000-03-28 | S3 Incorporated | Processor having multiple datapath instances |
US6845445B2 (en) | 2000-05-12 | 2005-01-18 | Pts Corporation | Methods and apparatus for power control in a scalable array of processor elements |
US6839828B2 (en) * | 2001-08-14 | 2005-01-04 | International Business Machines Corporation | SIMD datapath coupled to scalar/vector/address/conditional data register file with selective subpath scalar processing mode |
-
2002
- 2002-05-14 DE DE10221530A patent/DE10221530A1/de not_active Ceased
-
2003
- 2003-05-13 AU AU2003240421A patent/AU2003240421A1/en not_active Abandoned
- 2003-05-13 US US10/511,575 patent/US20070150701A1/en not_active Abandoned
- 2003-05-13 EP EP03729889A patent/EP1504342A2/de not_active Withdrawn
- 2003-05-13 WO PCT/DE2003/001540 patent/WO2003096184A2/de active Application Filing
- 2003-05-13 JP JP2004504110A patent/JP4208149B2/ja not_active Expired - Fee Related
-
2008
- 2008-05-05 US US12/151,202 patent/US20080215851A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
AU2003240421A1 (en) | 2003-11-11 |
WO2003096184A2 (de) | 2003-11-20 |
US20070150701A1 (en) | 2007-06-28 |
WO2003096184A3 (de) | 2004-02-19 |
DE10221530A1 (de) | 2003-12-04 |
EP1504342A2 (de) | 2005-02-09 |
AU2003240421A8 (en) | 2003-11-11 |
JP2005525637A (ja) | 2005-08-25 |
US20080215851A1 (en) | 2008-09-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060131 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061031 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061205 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070305 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070312 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070605 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080212 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080509 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080516 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081007 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081016 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 3 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 3 |
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R360 | Written notification for declining of transfer of rights |
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R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111031 Year of fee payment: 3 |
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R360 | Written notification for declining of transfer of rights |
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