JPH05274143A

JPH05274143A - 複合条件処理方式

Info

Publication number: JPH05274143A
Application number: JP4071980A
Authority: JP
Inventors: Yoichiro Takeuchi; 陽一郎竹内
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-03-30
Filing date: 1992-03-30
Publication date: 1993-10-22
Anticipated expiration: 2014-08-03
Also published as: JP2928680B2

Abstract

(57)【要約】【目的】命令語レベルでの並列処理の障害となる条件分
岐命令の使用を削減でき、命令の並列実行による高速化
の効果を向上することができるようにする。【構成】それぞれ独立の比較命令の指定する比較演算を
比較演算器２-1〜２-3で行わせ、その結果の真偽値を、
セレクタ４-0〜４-3のうちの、その比較命令（のオペラ
ンドＣ）で指定されるフラグレジスタ６内ビット位置に
対応するセレクタにより選択させて、そのビット位置を
構成するフリップフロップ（Ｆ／Ｆ）に設定させる。こ
のフラグレジスタ６の出力を、比較命令の次に実行され
る条件分岐命令の指定するマスク値Ｍと共に命令フェッ
チアドレス生成回路８に供給して、同回路内の論理積回
路にてフラグレジスタ６の出力値とマスク値Ｍとのビッ
ト毎の論理積をとり、その結果がオールゼロであるか否
かにより、分岐先アドレスまたは次命令アドレスを次に
実行すべき命令のアドレスとして選択出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の命令を並列に処
理する並列処理装置に係り、特に複合条件を構成する各
条件の判定を並列に実行する場合に好適な複合条件処理
方式に関する。

【０００２】

【従来の技術】一般に、ソースプログラム上に記述され
た複合条件は、比較命令（条件判定命令）および条件分
岐命令を組合せて、図５に示すように翻訳される。例え
ば、図６（ａ）に示すｉｆ（Ｘ＞１＆＆Ｘ＜１０＆＆Ｘ！＝５）｛｝というＣ言語のソースプログラム（“＆＆”は論理積を
示し、“！＝”は等しくないことを示す）は、図６
（ｂ）に示すような機械語に翻訳される。

【０００３】図６（ｂ）において、“ＣＭＰＡ，Ｂ，
Ｃ”の形式で表現されている命令は、ＡとＢを比較し、
その大小比較結果（≦，≧，または＝）をレジスタＣに
格納するための比較命令を示す。

【０００４】また、“ＢＬＥＣ，Ｌ”，“ＢＧＥ
Ｃ，Ｌ”，“ＢＥＱＣ，Ｌ”の形式で表現されている
命令は、レジスタＣに格納されている比較結果を調べ、
それぞれ≦，≧，＝の場合にＬ（アドレスＬの命令）に
分岐するための条件分岐命令を示す。

【０００５】上記の例は、命令を１つずつ逐次実行する
処理装置の場合である。もし、命令を複数並列に実行で
きる並列処理装置であれば、翻訳時あるいは実行時に命
令を再配置して、比較命令を条件分岐命令に先行して並
列処理することにより命令実行サイクルを短縮すること
が可能となる。

【０００６】このような命令再配置の例を、図６（ａ）
に示されているＣ言語のソースプログラムの場合につい
て、図６（ｃ）に示す。この図６（ｃ）の例では、３つ
の比較命令が並列実行され、この命令実行後に、３つの
条件分岐命令が１命令ずつ逐次実行される。

【０００７】

【発明が解決しようとする課題】上記したように従来の
並列処理装置では、比較命令および条件分岐命令の組合
せによる複合条件処理において、比較命令は並列実行可
能であるが、条件分岐命令の部分は逐次実行しなければ
ならなかった。このため従来は、複合条件処理に対して
は、並列処理による高速化があまり期待できないという
問題があった。

【０００８】しかも、条件分岐命令処理は、命令の先取
りパイプライン処理に障害となるなど通常の演算命令に
比べて処理サイクル数が多いため、処理の高速化はなお
さら期待できなかった。

【０００９】本発明は上記事情に鑑みてなされたもので
その目的は、複数の命令を並列に処理可能な並列処理装
置における複合条件処理において、命令語レベルでの並
列処理の障害となる条件分岐命令の使用を削減でき、命
令の並列実行による高速化の効果を向上することができ
る複合条件処理方式を提供することにある。

【００１０】

【課題を解決するための手段】本発明は、複数の命令を
並列に処理可能な並列処理装置において、個々のビット
値が、複数の比較命令（条件判定命令）の実行結果の真
偽値に従って独立に且つ並列にセット／リセット可能な
フラグレジスタ手段と、このフラグレジスタ手段の保持
内容と条件分岐命令によって指定されたマスク値とのビ
ット毎の論理積をとる論理積手段と、この論理積手段の
出力値がゼロであるか否かに応じて上記条件分岐命令の
指定する分岐先アドレスまたは同命令の次の命令のアド
レスを次に実行すべき命令アドレスとして選択する命令
フェッチアドレス選択手段を備え、上記のマスク値で指
定されたフラグレジスタ手段の各ビット位置のビット状
態を複合条件として分岐を実行するか否かを決定するよ
うにしたことを特徴とするものである。

【００１１】

【作用】上記の構成においては、複数の比較命令の実行
結果の真偽値に従って、その比較命令の指定するフラグ
レジスタ手段内ビット位置の各ビットが、独立に且つ並
列にセット／リセットされる。次に条件分岐命令が実行
されると、同命令によって指定されたマスク値とフラグ
レジスタ手段の保持内容とのビット毎の論理積がとら
れ、その論理積結果がオールゼロであるか否かにより、
マスク値で指定されたフラグレジスタ手段の各ビット位
置のビット状態が論理積または論理和で結合された複合
条件の成立／不成立が判定される。そして、この判定結
果により、分岐を実行するか否かが決定され、分岐先ア
ドレスまたは次命令アドレスが次に実行すべき命令アド
レスとして選択される。

【００１２】以上の結果、複合条件のうち、論理積のみ
または論理和のみで結合された部分は、条件分岐命令が
１つで済み、複数の条件分岐命令を必要とした従来方式
に比べて、分岐処理によるオーバヘッドが大幅に削減で
きる。

【００１３】

【実施例】図１は本発明を適用する並列処理装置の一実
施例を示すブロック構成図であり、演算器やメモリ等、
本発明に関係しない部分は省略されている。なお、本実
施例は、３つの比較命令（条件判定命令）が並列に実行
可能な並列処理装置に実施した場合である。

【００１４】図１において、１-1，１-2，１-3は並列に
実行される３つの比較命令の指定するオペランドを各命
令毎に格納するための比較命令デコードバッファであ
る。このバッファ１-i（ｉ＝１〜３）に格納されるオペ
ランドは、比較対象となるオペランドＡ，Ｂと、この
Ａ，Ｂの比較結果の格納先となる後述するフラグレジス
タ６内ビット位置（ここでは、ビット０〜３のいずれ
か）を示すオペランドＣの３つである。

【００１５】本実施例で適用される比較命令は、ＳＬＥ
比較命令、ＳＧＥ比較命令およびＳＥＱ比較命令の３種
ある。ＳＬＥ比較命令は“ＳＬＥＡ，Ｂ，Ｃ”の形式
で表現されるもので、ＡとＢを比較し、Ａ≦Ｂのときフ
ラグレジスタ６のビットＣに“１”を、そうでないとき
は“０”を設定することを指示する。

【００１６】ＳＧＥ比較命令は“ＳＧＥＡ，Ｂ，Ｃ”
の形式で表現されるもので、ＡとＢを比較し、Ａ≧Ｂの
ときフラグレジスタ６のビットＣに“１”を、そうでな
いときは“０”を設定することを指示する。

【００１７】ＳＥＱ比較命令は“ＳＥＱＡ，Ｂ，Ｃ”
の形式で表現されるもので、ＡとＢを比較し、Ａ＝Ｂの
ときフラグレジスタ６のビットＣに“１”を、そうでな
いときは“０”を設定することを指示する。

【００１８】２-1，２-2，２-3はそれぞれ比較命令デコ
ードバッファ１-1，１-2，１-3内のオペランドＡおよび
Ｂの比較演算を行う比較演算器、３-1，３-2，３-3はそ
れぞれビット０〜３に対応した４つの出力線Ｘ0 〜Ｘ3
，Ｙ0 〜Ｙ3 ，Ｚ0 〜Ｚ3 を有するデコード回路であ
る。デコード回路３-1，３-2，３-3は、比較命令デコー
ドバッファ１-1，１-2，１-3内のオペランドＣをデコー
ドし、それぞれ出力線Ｘ0 〜Ｘ3 ，Ｙ0 〜Ｙ3 ，Ｚ0 〜
Ｚ3 のうちのオペランドＣで指定されたビット位置に対
応する出力線をオンする。

【００１９】４-0，４-1，４-2，４-3はセレクタ（ＳＥ
Ｌ）である。セレクタ４-i（ｉ＝０〜３）は、比較演算
器２-1，２-2，２-3の比較結果Ｐ，Ｑ，Ｒのいずれか１
つを、デコード回路３-1，３-2，３-3の出力線Ｘi ，Ｙ
i ，Ｚi の状態に応じて選択する。ここでセレクタ４-i
は、図２に示すように、Ｚi ＝１（オン）の場合には、
Ｘi ，Ｙi の状態に無関係にＲを選択し、Ｙi ＝１，Ｚ
i ＝０の場合には、Ｘi の状態に無関係にＱを選択し、
Ｘi ＝１，Ｙi ＝Ｚi ＝０の場合にはＰを選択するよう
に構成されている。

【００２０】このように本実施例では、異なる比較命令
のオペランドＣにより同時に同一のビット位置が指定さ
れた場合には、比較演算器２-3の比較結果（比較命令デ
コードバッファ１-3に格納されたオペランドＡ，Ｂに対
する比較結果）が最も優先され、その次に比較演算器２
-2の比較結果（比較命令デコードバッファ１-2に格納さ
れたオペランドＡ，Ｂに対する比較結果）が優先される
ようになっている。

【００２１】５-0，５-1，５-2，５-3は論理和回路、６
はセレクタ４-0，４-1，４-2，４−３の出力を保持する
ための４つのフリップフロップ（Ｆ／Ｆ）６−０，６-
1，６-2，６-3からなる４ビットのフラグレジスタであ
る。論理和回路５-i（ｉ＝０〜３）は、デコード回路３
-1，３-2，３-3の出力線Ｘi ，Ｙi ，Ｚi の状態の論理
和をとる。フリップフロップ６-iは、フラグレジスタ６
のビットｉを構成するもので、論理和回路５-iの出力が
“１”の場合に、セレクタ４-iの出力の状態をラッチす
る。論理和回路５-iの出力が“０”の場合は、フリップ
フロップ６-iの状態は変化しない。

【００２２】７は条件分岐命令の指定するオペランドを
格納するための分岐命令デコードバッファである。この
オペランドは、フラグレジスタ６の４ビット出力に対す
る４ビットのマスク値Ｍである。

【００２３】本実施例で適用される条件分岐命令は、Ｂ
ＮＺ条件分岐命令および、ＢＥＺ条件分岐命令の２種あ
る。ＢＮＺ条件分岐命令は“ＢＮＺＭ，Ｌ”の形式で
表現されるもので、Ｍ（マスク値）とフラグレジスタ６
の出力の対応ビット毎の論理積の結果（４ビット）がゼ
ロでない場合に、Ｌ（の指定するアドレス）に分岐する
ことを指示する。

【００２４】ＢＥＺ条件分岐命令は“ＢＥＺＭ，Ｌ”
の形式で表現されるもので、Ｍ（マスク値）とフラグレ
ジスタ６の出力の対応ビット毎の論理積の結果（４ビッ
ト）がゼロの場合に、Ｌ（分岐先アドレス）に分岐する
ことを指示する。

【００２５】８は命令フェッチアドレス生成回路であ
る。この命令フェッチアドレス生成回８は、条件分岐命
令デコードバッファ７内のマスク値Ｍとフラグレジスタ
６の出力の対応ビット毎の論理積をとり、その結果がゼ
ロであるか否かと、条件分岐命令がＢＮＺまたはＢＥＺ
のいずれであるかによって状態が決まる分岐成立条件指
定信号ＢＴＣ（ＢＮＺの場合はＢＴＣ＝１，ＢＥＺの場
合はＢＴＣ＝０）とに応じて次に実行すべき命令のアド
レスを生成するように構成されている。

【００２６】図３は命令フェッチアドレス生成回路８の
構成を示す。図３において、８１は図１に示す分岐命令
デコードバッファ７内のマスク値Ｍとフラグレジスタ６
の出力の対応ビット毎の論理積をとる論理積回路、８２
は論理積回路８１の論理積結果である４ビット出力値が
ゼロ（オールゼロ）であるか否かを判定するゼロ判定回
路である。ゼロ判定回路８２は、論理積回路８１の出力
値がゼロの場合に“１”の信号を、そうでない場合に
“０”の信号を出力する。

【００２７】８３はゼロ判定回路８２の出力信号と分岐
成立条件指定信号ＢＴＣとの排他的論理和をとり、その
結果を分岐成立／不成立信号Ｔ／Ｆとして出力する排他
的論理和回路、８４は次命令アドレスを生成／保持する
プログラムカウンタ、８５はセレクタ（ＳＥＬ）であ
る。セレクタ８５は、分岐先アドレスＬまたはプログラ
ムカウンタ８４の示す次命令アドレス（条件分岐命令の
次の命令アドレス）のいずれか一方を、次に実行すべき
命令のアドレスとして、排他的論理和回路８３からの分
岐成立／不成立信号Ｔ／Ｆに応じて選択する。

【００２８】次に、本発明の一実施例の動作を、図４
（ａ）に示す、図６（ａ）と同一のＣ言語のソースプロ
グラムに対応して、図４（ｂ）のように配置された機械
語命令を実行する場合を例に説明する。なお、図４
（ｂ）において、同一行に配置されているＳＬＥ比較命
令、ＳＧＥ比較命令およびＳＥＱ比較命令の３つの比較
命令は、並列に処理されることを示す。

【００２９】まず、上記した３つの比較命令が図示せぬ
デコード回路により並列にデコードされ、その命令の指
定する３つのオペランドＡ，Ｂ，Ｃがそれぞれ汎用レジ
スタ等（図示せず）から読出される。なお、命令長に余
裕があるならば、オペランドＡ〜Ｃを比較命令中に持た
せるようにしても構わない。

【００３０】そして、図４（ｂ）において左側に位置す
る１番目の比較命令（ＳＬＥ比較命令）の指定するオペ
ランドＡ，Ｂ，Ｃ（ここでは、図４（ｂ）から明らかな
ように、Ａ＝Ｘ，Ｂ＝１，Ｃ＝０）は、比較命令デコー
ドバッファ１-1に格納される。また、図４（ｂ）におい
て中央に位置する２番目の比較命令（ＳＧＥ比較命令）
の指定するオペランドＡ，Ｂ，Ｃ（ここでは、図４
（ｂ）から明らかなように、Ａ＝Ｘ，Ｂ＝１０，Ｃ＝
１）は、比較命令デコードバッファ１-2に格納される。
また、図４（ｂ）において右側に位置する３番目の比較
命令（ＳＥＱ比較命令）の指定するオペランドＡ，Ｂ，
Ｃ（ここでは、図４（ｂ）から明らかなように、Ａ＝
Ｘ，Ｂ＝５，Ｃ＝２）は、比較命令デコードバッファ１
-3に格納される。

【００３１】デコードバッファ１-1〜１-3に格納された
オペランドＡ，Ｂ，Ｃのうち、Ａ，Ｂは対応する比較演
算器２-1〜２-3に供給され、Ｃは対応するデコード回路
３-1〜３-3に供給される。

【００３２】比較演算器２-1，２-2，２-3は、自身に供
給されたそれぞれ固有のオペランドＡ，Ｂの大小を比較
し、その結果をブール値Ｐ，Ｑ，Ｒとして出力する。こ
の比較演算器２-1，２-2，２-3の出力Ｐ，Ｑ，Ｒは、そ
れぞれセレクタ（ＳＥＬ）４-0〜４-3に供給される。

【００３３】一方、デコード回路３-1，３-2，３-3は、
自身に供給されたそれぞれ固有のオペランドＣをデコー
ドし、それぞれ出力線Ｘ0 〜Ｘ3 ，Ｙ0 〜Ｙ3 ，Ｚ0 〜
Ｚ3のうちのオペランドＣで指定されたビット位置に対
応する出力線をオンする。ここでは、デコード回路３-
1，３-2，３-3に供給されるＣの値は、上記したように
それぞれ０，１，２であり、したがってデコード回路３
-1の出力線Ｘ0 ，デコード回路３-2の出力線Ｙ1 ，デコ
ード回路３-3の出力線Ｚ2 がオンされる。

【００３４】セレクタ４-0，４-1，４-2，４-3は、デコ
ード回路３-1〜３-3の出力線Ｘ0 〜Ｚ0 ，Ｘ1 〜Ｚ1 ，
Ｘ2 〜Ｚ2 ，Ｘ3 〜Ｚ3 の状態に応じ、図２に示す論理
に従う選択動作を行う。これにより、出力線Ｘ0 ，Ｙ1
，Ｚ2 がオンされた本実施例では、セレクタ４-0から
は比較演算器２-1の出力Ｐが、セレクタ４-1からは比較
演算器２-2の出力Ｑが、そしてセレクタ４-2からは比較
演算器２-3の出力Ｒが、それぞれ選択出力される。

【００３５】論理和回路５-0，５-1，５-2，５-3は、出
力線Ｘ0 〜Ｚ0 ，Ｘ1 〜Ｚ1 ，Ｘ2〜Ｚ2 ，Ｘ3 〜Ｚ3
の論理状態の論理和をとる。ここでは、出力線Ｘ0 ，Ｙ
1 ，Ｚ2 がオン（“１”）であり、したがって論理和回
路５-0，５-1，５-2の出力は“１”、論理和回路５-3の
出力は“０”となる。

【００３６】セレクタ４-0〜４-3の出力は４ビットのフ
ラグレジスタ６を構成するフリップフロップ（Ｆ／Ｆ）
６-0〜６-3にデータ信号として供給される。このフリッ
プフロップ６-0〜６-3には、論理和回路５-0〜５-3の出
力もラッチ信号として供給される。

【００３７】これにより、フリップフロップ６-0，６-
1，６-2には、論理和回路５-0，５-1，５-2の論理
“１”出力に応じて、セレクタ４-0，４-1，４-2の出
力、即ち図４（ｂ）に示すように並列に処理される３つ
の比較命令（ＳＬＥ比較命令，ＳＧＥ比較命令，ＳＥＱ
比較命令）でそれぞれ指定された比較演算の結果がラッ
チされる。フリップフロップ６-0，６-1，６-2は、この
３つの比較命令（のオペランドＣ）で指定されるフラグ
レジスタ６内のビット位置（ビット０，１，２）に対応
している。したがって本実施例では、並列に処理される
ＳＬＥ比較命令，ＳＧＥ比較命令，ＳＥＱ比較命令でそ
れぞれ指定されたオペランドＡ，Ｂに対する比較演算の
結果が、その命令のオペランドＣで指定されたフラグレ
ジスタ６のビット位置（ビット０，１，２）に並列に格
納されることになる。なお、フラグレジスタ６のビット
３（フリップフロップ６-3）の内容は変化せず、前の状
態が保持される（ここでは、“０”であるものとす
る）。

【００３８】上記の３つの比較命令の並列処理が終了す
ると、図４（ｂ）から明らかなように条件分岐命令（こ
こでは、ＢＮＺ条件分岐命令）の処理が開始される。す
ると、ＢＮＺ条件分岐命令が図示せぬデコード回路によ
りデコードされ、その命令の指定する４ビットのマスク
値Ｍが汎用レジスタ等（図示せず）から読出される。本
実施例におけるマスク値Ｍは“１１１０”（１６進表現
で７）であり、フラグレジスタ６のビット０〜３のう
ち、ビット０〜２の値に応じた条件分岐を行うことを指
定する。このマスク値Ｍを条件分岐命令中に持たせるこ
とも可能である。また、上記のＢＮＺ条件分岐命令デコ
ードにより、同命令の指定する分岐先アドレスＬ（ここ
では、＄１）が求められ、更に分岐成立条件指定信号Ｂ
ＴＣ（ここでは“１”）が生成される。

【００３９】さて、ＢＮＺ条件分岐命令の指定する４ビ
ットマスク値Ｍは、分岐命令デコードバッファ７に格納
される。このバッファ７に格納されたマスク値Ｍは、４
ビットフラグレジスタ６の出力と共に、命令フェッチア
ドレス生成回路８に読出される。

【００４０】命令フェッチアドレス生成回路８内の論理
積回路８１は、フラグレジスタ６の４ビット出力値と４
ビットマスク値Ｍとの対応するビット毎の論理積をと
る。この論理積回路８１の論理積結果はゼロ判定回路８
２に供給される。ゼロ判定回路８２は、論理積回路８１
の４ビットの論理積結果が全て“０”であるか否かを判
定し、全て“０”であれば“１”の、そうでなければ
“０”の信号を出力する。

【００４１】ゼロ判定回路８２の出力信号は前記分岐成
立条件指定信号ＢＴＣと共に排他的論理和回路８３に供
給される。排他的論理和回路８３は、ＢＴＣ＝０の場合
にはゼロ判定回路８２の出力信号（ゼロ／非ゼロ判定結
果）をそのまま分岐成立／不成立信号Ｔ／Ｆとして出力
する。一方、本実施例のようにＢＴＣ＝１の場合には、
排他的論理和回路８３は、ゼロ判定回路８２の出力信号
（ゼロ／非ゼロ判定結果）のレベルを反転して分岐成立
／不成立信号Ｔ／Ｆとして出力する。この排他的論理和
回路８３から出力される分岐成立／不成立信号Ｔ／Ｆは
セレクタ８５の選択信号として用いられる。

【００４２】セレクタ８５は、Ｔ／Ｆ＝１の場合には、
条件分岐命令（ここでは、ＢＮＺ条件分岐命令）で指定
された分岐先アドレスＬ（ここでは、＄１）を次に実行
すべき命令のアドレスとして選択し、Ｔ／Ｆ＝０の場合
には、プログラムカウンタ８４の示す次命令アドレス、
即ちこの条件分岐命令（ＢＮＺ条件分岐命令）の次の命
令アドレスを次に実行すべき命令のアドレスとして選択
する。

【００４３】このように、図４（ｂ）に示すＢＮＺ条件
分岐命令が実行されると、同命令の次に実行すべき命令
のアドレス（分岐先アドレスまたは次命令アドレス）
が、同命令に先行して並列に実行された３つの比較命令
（ＳＬＥ比較命令，ＳＧＥ比較命令，ＳＥＱ比較命令）
の実行結果（からなる複合条件）に従って、命令フェッ
チアドレス生成回路８により生成される。

【００４４】ここでは、上記３つの比較命令の実行結果
の１つでも条件成立となっていれば、即ち図４（ａ）に
示す複合条件が不成立であれば、ゼロ判定回路８２の出
力は非ゼロを示す“０”となり、論理“１”の分岐成立
条件指定信号ＢＴＣに応じて分岐成立／不成立信号Ｔ／
Ｆが“１”となることから、ＢＮＺ条件分岐命令の指定
する分岐先アドレス＄１が生成（選択）される。これに
対して、上記３つの比較命令の実行結果の全てが条件不
成立となっていれば、即ち図４（ａ）に示す複合条件が
成立していれば、ゼロ判定回路８２の出力はゼロを示す
“１”となり、論理“１”の分岐成立条件指定信号ＢＴ
Ｃに応じて分岐成立／不成立信号Ｔ／Ｆが“０”となる
ことから、プログラムカウンタ８４からの次命令アドレ
スが生成（選択）される。そして、生成されたアドレス
の命令がフェッチされる。

【００４５】さて、各命令が１サイクルで実行できるも
のとすると、図４（ｂ）に示す本実施例のプログラム処
理では、条件成立時の処理に入るまでに、３つの比較命
令を並列に処理するための１サイクルと、次の条件分岐
命令を処理するための１サイクルの計２サイクルを要す
る。これに対し、図６（ｂ），（ｃ）に示す従来技術の
例では、それぞれ６サイクル，４サイクルを要し、本実
施例と比較して多くのサイクルを必要とする。

【００４６】なお、フラグレジスタ６に保持された比較
結果は、その後に実行される他の比較命令で同一のビッ
ト位置が指定されないならば、そのまま保持されるた
め、その比較結果を再度利用することができる。この場
合、再度同一の比較命令を実行しなくても済むようにな
る。

【００４７】以上は、論理積で結合された複合条件に対
する複合条件処理について説明したが、論理和で結合さ
れた複合条件に対する複合条件処理にも適用できる。但
し、フラグレジスタ６に対する設定値は、前記実施例と
は逆に、比較命令の比較判定が不成立の場合に“１”と
する必要がある。

【００４８】また、以上は３つの比較命令が並列に処理
可能な並列処理装置に実施した場合について説明した
が、これに限るものではなく、本発明は、複数の比較命
令が並列に処理可能な並列処理装置全般に応用可能であ
る。また、並列に処理される命令は独立している必要は
なく、１命令中に、複数の命令語フィールドを持つ命令
（いわゆるＶＬＩＷ命令）を適用する並列処理装置にも
応用可能である。

【００４９】

【発明の効果】以上詳述したように本発明によれば、複
数の比較命令の実行結果の真偽値に従って、その比較命
令の指定するフラグレジスタ手段内ビット位置の各ビッ
トを、独立に且つ並列にセット／リセットし、次に条件
分岐命令が実行されると、同命令によって指定されたマ
スク値の示すフラグレジスタ手段の各ビット位置のビッ
ト状態を複合条件として分岐を実行するか否かを決定す
る構成としたので、論理積のみまたは論理和のみで結合
された部分は、条件分岐命令が１つで済む。このため、
複数の条件分岐命令を必要とした従来方式に比べて、分
岐処理によるオーバヘッドが大幅に削減でき、命令の並
列処理による高速化の効果を向上させることができる。

【図面の簡単な説明】

【図１】本発明の複合条件処理方式を適用する並列処理
装置の一実施例を示すブロック構成図。

【図２】同実施例におけるデコード回路３-1〜３-3の出
力線Ｘi 〜Ｚi の論理状態とセレクタ（ＳＥＬ）４-i
（ｉ＝０〜３）の選択内容との対応関係を示す図。

【図３】同実施例における命令フェッチアドレス生成回
路８の構成を示すブロック図。

【図４】同実施例における複合条件処理を伴うソースプ
ログラムと対応する機械語命令列の例を示す図。

【図５】ソースプログラム上に記述された複合条件を比
較命令と条件分岐命令の組合せで表現した基本形を示す
図。

【図６】従来の複合条件処理を説明するための、ソース
プログラムと対応する機械語命令列の例を示す図。

【符号の説明】

２-1〜２-3…比較演算器、３-1〜３-3…デコード回路、
４-0〜４-3…セレクタ（ＳＥＬ）、５-0〜５-3…論理和
回路、６…フラグレジスタ、６-0〜６-3…フリップフロ
ップ（Ｆ／Ｆ）、８…命令フェッチアドレス生成回路、
８１…論理積回路、８２…ゼロ判定回路、８３…排他的
論理和回路、８４…プログラムカウンタ、８５…セレク
タ（ＳＥＬ、命令フェッチアドレス選択手段）。

Claims

【特許請求の範囲】

【請求項１】複数の命令を並列に処理可能な並列処理
装置において、複数の比較命令の実行結果の真偽値に従って独立に且つ
並列にビットをセット／リセット可能なフラグレジスタ
手段と、このフラグレジスタ手段の保持内容と条件分岐命令によ
って指定されたマスク値とのビット毎の論理積をとる論
理積手段と、この論理積手段の出力値がゼロであるか否かに応じて前
記条件分岐命令の指定する分岐先アドレスまたは同命令
の次の命令のアドレスを次に実行すべき命令アドレスと
して選択する命令フェッチアドレス選択手段と、を具備し、前記マスク値で指定されたフラグレジスタ手
段の各ビット位置のビット状態を複合条件として分岐を
実行するか否かを決定するようにしたことを特徴とする
複合条件処理方式。
【請求項２】前記比較命令の実行結果に従ってセット
／リセットされる前記フラグレジスタ手段のビットの位
置は、同比較命令によって指定されることを特徴とする
請求項１記載の複合条件処理方式。