JPH04109733A - Output circuit - Google Patents

Abstract

PURPOSE:To simply discriminate an output data latch time in a short time with high accuracy by outputting an inverse of an output data to an output terminal for a prescribed period after an output enable signal is changed inactive. CONSTITUTION:A trailing detection circuit 13 comprising an inverter 10, a delay circuit 12 and an AND gate 11 in an output circuit is connected to an output of a delay circuit 5 controlling on/off of a clocked buffer circuit 7 and a test signal 14 goes to an H level only for a prescribed period after an H output of the delay circuit 5 changes from H to L. An output of the trailing detection circuit 13 goes to H for a delay time Td caused in the delay circuit 12 and an inverse of an output data is outputted at an output terminal 6, then the output data 1 is latched for a time Th2 after a level of an output enable terminal 6 reaches L. When the capability of the clocked buffer circuit 15 is selected equal to the capability of the clocked buffer circuit 7, the relation of Th Th2 is in existence and a true data latch time is measured in a short time with high accuracy without connection of an additional circuit to the external device.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to an output circuit.

〔従来の技術〕[Conventional technology]

従来技術例を、第４図を用いて説明する。第４図におい
て、従来の出力回路は、出力データ１を出力ラッチ信号
２に同期してラッチするラッチ回路３．出力許可信号４
の遅延信号を発生させるための遅延回路５．出力許可信
号４の遅延信号に同期して出力データを出力端子６へ出
力するためのクロックドバッファ回路７．出力許可信号
４を出力許可端子８へ出力するためのバッファ回路９を
含み、構成されていた。An example of the prior art will be explained using FIG. 4. In FIG. 4, the conventional output circuit includes a latch circuit 3, which latches output data 1 in synchronization with an output latch signal 2. Output permission signal 4
5. A delay circuit for generating a delayed signal. A clocked buffer circuit 7 for outputting output data to the output terminal 6 in synchronization with the delay signal of the output permission signal 4. It was configured to include a buffer circuit 9 for outputting the output permission signal 4 to the output permission terminal 8.

第５図は第４図の従来技術例の動作を示すタイミング図
である。第５図において、出力許可信号に対して時間Δ
Ｔｈだけ遅延した信号によシ、クロックドバッファ回路
７がオンするので、出力許可信号がインアクティブにな
った後時間ΔＴｈの間も、出力データを出力している。FIG. 5 is a timing diagram showing the operation of the prior art example shown in FIG. In Fig. 5, the time Δ
Since the clocked buffer circuit 7 is turned on by the signal delayed by Th, output data is output even during the time ΔTh after the output permission signal becomes inactive.

従って、この時間ΔＴｈが出力回路における出力データ
保持時間に相当し、出力回路の電気的特性（通常Ａｃ％
性と呼ばれる）の−項目として、規格化されている。と
ころで、この出力データ保持時間を、評価する場合は、
出力許可端子８および出力端子６の波形をオシロ−スロ
ープ等で観測、あるいＦｉＬ８１テスタで出力データ反
転時刻を測定し、保持時間を算出するなどの方法がある
。こうした方法においては、出力端子に接続された測定
機器の入力インピーダンスは比較的高く、出力に付加さ
れた容量に対する影響はきわめて小さいので、出力回路
は出力波形■で示す様にノ・インピーダンス状態であり
、見かけ上出力データを長時間保持している。従って、
出力回路の真のデータ保持時間は測定不可能であり、通
常出力端子の出力電流供給能力に影智を与えない程度の
高抵抗素子を出力端子とｔｍあるいに接地電位に接続す
る場合が多い。Therefore, this time ΔTh corresponds to the output data retention time in the output circuit, and the electrical characteristics of the output circuit (usually Ac%
It is standardized as a - item (called gender). By the way, when evaluating this output data retention time,
There are methods such as observing the waveforms of the output permission terminal 8 and the output terminal 6 with an oscilloscope or the like, or measuring the output data inversion time with a FiL81 tester and calculating the holding time. In this method, the input impedance of the measuring equipment connected to the output terminal is relatively high, and the effect on the capacitance added to the output is extremely small, so the output circuit is in a no-impedance state as shown by the output waveform ■. , it appears that the output data is retained for a long time. Therefore,
The true data retention time of the output circuit cannot be measured, and a high resistance element that does not affect the output current supply ability of the output terminal is often connected to the output terminal and tm or ground potential. .

しかしながら、高抵抗素子を接続した場合は出力電圧が
出力判定レベルまで変化する時間ΔＴｈｌは出力波形■
で示す様に比較的長く、出力判定装置や抵抗素子および
端子付加容量の都度が要求されるばかりでなく、ＬＳ■
テスタでの測定では期待値バタンの走行時間を敬し、製
品の量産検査における検査時間が長くなるという問題が
ある。However, when a high resistance element is connected, the time ΔThl for the output voltage to change to the output judgment level is the output waveform ■
LS
When measuring with a tester, there is a problem that the running time of the expected value is respected, and the inspection time for mass production inspection of the product becomes long.

尚、出力回路がハイインピーダンス状態では、出力端子
６の電圧レベルは出力端子に接続された外部回路の状態
に依存し、例えば出力端子６と電源間に高抵抗素子を接
続し、出力端子を電源電圧レベルに設定して使用するな
どが一般的である。Note that when the output circuit is in a high impedance state, the voltage level of the output terminal 6 depends on the state of the external circuit connected to the output terminal. For example, if a high resistance element is connected between the output terminal 6 and the power supply, It is common to use it by setting it to a voltage level.

〔発明が解法しようとする銖題〕[The problem that the invention attempts to solve]

前述した従来の出力回路は、出力データ保持時間を測定
する場合見かけ上出力データは長時間保持されるので、
保持時間の副定か容易でないという問題があり、また高
精度の付加回路や測定装置が必要かつ測定時間が長いの
で製品検査のコストが高いという欠点がある。In the conventional output circuit described above, when measuring the output data retention time, the output data appears to be retained for a long time, so
There is a problem that it is not easy to determine the retention time, and there is also a disadvantage that high-precision additional circuits and measuring equipment are required, and the measurement time is long, so the cost of product inspection is high.

本発明の目的は、前記欠点が解決され、データ保持時間
の測定が容易で、すみやかに検査ができるようにした出
力回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an output circuit which solves the above-mentioned drawbacks, allows easy measurement of data retention time, and allows prompt inspection.

〔ｌ！題を解決するだめの手段〕[l! [Failure to solve the problem]

本発明の構成は、出力データを、出力許可信号に同期し
て出力端子に出力する出力回路において、前記出力許可
信号がインアクティブに変化したことを検出する手段と
、前記出力許可信号がインアクティブに変化した抜から
所定期間が経過するまで前記出力データの反転値を前記
出力端子に出力する手段とを備えたことを特徴とする。The configuration of the present invention is that, in an output circuit that outputs output data to an output terminal in synchronization with an output permission signal, there is provided a means for detecting that the output permission signal has changed to inactive; and means for outputting an inverted value of the output data to the output terminal until a predetermined period has elapsed since the change to the output data.

〔実施例〕〔Example〕

次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.

第１図は本発明の一実施例の出力回路を示す回路図であ
る。第１図において、本実施例の出力回路は、インバー
タ１０．および遅延回路１２．アンドゲート１１で構成
される立下り検出回路１３が、クロックドバッファ回路
７のオン・オフを制御する遅延回路５の出力に接続され
ており、テスト信号１４がｒＨＪＯ時遅延回路５の出力
が「Ｈ」から「Ｌ」に変化した後の一定期間のみ「Ｈ」
となる。また、クロックドバッファ回路１５の入力は、
出力データ１のラッチ回路３のＱ側出力に接続され、ク
ロック入力には立下り検出回路１３の出力が接続され、
出力は出力端子６に接続されている。その他の部分は、
第４図と同様である。第１図の動作状態を示す第３図の
動作タイミング図で示す様に、遅延回路１２で発生する
遅延時間ΔＴｄの間、立下シ検出回路１３の出力がｒＨ
Ｊになり、出力データの反転値が出力端子６に出力され
るため、出力端子６の出力波形は、図示の如く変化し、
出力データ１は出力許可端子６が「Ｌ」になった後、時
間ΔＴｈ２の時間だけ保持される。FIG. 1 is a circuit diagram showing an output circuit according to an embodiment of the present invention. In FIG. 1, the output circuit of this embodiment includes an inverter 10. and delay circuit 12. A fall detection circuit 13 composed of an AND gate 11 is connected to the output of the delay circuit 5 that controls on/off of the clocked buffer circuit 7, and when the test signal 14 is rHJO, the output of the delay circuit 5 is " “H” only for a certain period of time after changing from “H” to “L”
becomes. Moreover, the input of the clocked buffer circuit 15 is
It is connected to the Q side output of the latch circuit 3 for output data 1, and the output of the falling detection circuit 13 is connected to the clock input.
The output is connected to output terminal 6. The other parts are
It is similar to FIG. As shown in the operation timing chart of FIG. 3 showing the operating state of FIG. 1, during the delay time ΔTd generated in the delay circuit 12, the output of the falling edge detection circuit
J, and the inverted value of the output data is output to the output terminal 6, so the output waveform of the output terminal 6 changes as shown in the figure.
Output data 1 is held for a time ΔTh2 after the output permission terminal 6 becomes “L”.

クロックドバッファ回路１５の能力をクロックドバッフ
ァ回路７の能力と同等にすれば、ΔＴｈ　！＝；ΔＴｈ
２であシ、外部に付加回路を接続することなく、真のデ
ータ保持時間を精度よく短時間で測定Ｔ３Ｊ能である。If the ability of the clocked buffer circuit 15 is made equal to the ability of the clocked buffer circuit 7, ΔTh! =;ΔTh
2, it is possible to accurately measure the true data retention time in a short time without connecting an external additional circuit.

本実施例は、出力データの保持状態終了核に、出力デー
タの反転値を出力するという特徴がある。This embodiment is characterized in that the inverted value of the output data is output at the end of the output data holding state.

第２図は本発明の他の実施例の出力回路の回路図である
。第２図において、本実施例の出力回路は、アンドオア
ゲート１９が、立下り検出回路１３の出力および出力デ
ータラッチ回路３のＱ側出力と、立下り検出回路１３に
接続されたインバータ１８および出力データラッチ回路
３のＱｌｌＩｌ出力に接続されておシ、立下シ検出回路
１３の出力がｒＨＪの期間には出力データの反転値を選
択し出力する。ここで、立下り検出回路１３は、第１図
と同様に構成されており、アンドオアゲート１９は、２
個の２人カアンドゲートと２人力ＯＲゲートとからなる
。オアゲート１７は遅延回路５および立下シ検出回路１
３の出力に接続され、またクロックドバッファ回路１６
の入力にはアンドオアゲート１９の出力が、クロック入
力にはオアゲート１７の出力が接続されている。その他
の回路部分は、第１図と同様である。従って、前記−実
施例と同様に、出力許可信号がｒＬＪになった後の一定
期間には出力データの反転値を出力端子６へ出力するが
、本実施例では出力データ１および出力データの反転値
を出力端子６に出力するためのクロックドバッファ回路
は共通であり、素子地積および出力端子の付加容量の増
加を抑えられる利点がある。FIG. 2 is a circuit diagram of an output circuit according to another embodiment of the present invention. In FIG. 2, in the output circuit of this embodiment, an AND-OR gate 19 connects the output of the falling detection circuit 13, the Q-side output of the output data latch circuit 3, the inverter 18 connected to the falling detection circuit 13, and the Q-side output of the output data latch circuit 3. It is connected to the QllIl output of the output data latch circuit 3, and selects and outputs the inverted value of the output data during the period when the output of the falling edge detection circuit 13 is rHJ. Here, the fall detection circuit 13 is configured in the same manner as in FIG.
It consists of a two-man AND gate and a two-man OR gate. The OR gate 17 includes the delay circuit 5 and the falling edge detection circuit 1.
3, and also connected to the clocked buffer circuit 16
The input of the AND-OR gate 19 is connected to the output of the AND-OR gate 19, and the clock input thereof is connected to the output of the OR gate 17. Other circuit parts are the same as in FIG. Therefore, similarly to the embodiment described above, the inverted value of the output data is output to the output terminal 6 during a certain period after the output permission signal becomes rLJ, but in this embodiment, the inverted value of the output data 1 and the inverted output data The clocked buffer circuit for outputting the value to the output terminal 6 is common, which has the advantage of suppressing an increase in the element area and the additional capacitance of the output terminal.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明は、出力許可信号がインア
クティブに変化後の所定期間に、出力データの反転値を
出力端子に出力することによシ、出力データ保持時間１
に′ｎ４度よく短時間で簡易に測定でき、製品の量産検
査コストを下げるという効果がある。As explained above, the present invention provides an output data holding time of 1 by outputting an inverted value of output data to an output terminal during a predetermined period after an output permission signal changes to inactive.
It can be easily measured in a short period of time and has the effect of reducing mass production inspection costs for products.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例の出力回路の回路図、第２図
は本発明の他の実施例の回路図、第３図は第１図の動作
タイミング図、第４図は従来の出力回路の回路図、第５
図は第４図の動作タイミンク図である。 １・・・出力データ、２・・・出力ラッチ信号、３・・
・ラッチ回路、４・・・出力許可信号、５．１２・・・
遅延回路、６・・・出力端子、７，１５．１６・・・ク
ロックドバッファ回路、８・・・出力許可端子、９・・
・バッファ回路、１０．１８・・・インバータ、１１・
・・アンドゲート、１３・・・立下シ検出回路、１４・
・・テスト信号、１７・・・オアゲート、１９・・・ア
ンドオアゲート。 代理人　弁理士　　内　原　　　晋 箭乙図FIG. 1 is a circuit diagram of an output circuit according to one embodiment of the present invention, FIG. 2 is a circuit diagram of another embodiment of the present invention, FIG. 3 is an operation timing diagram of FIG. 1, and FIG. 4 is a circuit diagram of a conventional output circuit. Output circuit circuit diagram, 5th
The figure is an operation timing diagram of FIG. 4. 1... Output data, 2... Output latch signal, 3...
・Latch circuit, 4... Output permission signal, 5.12...
Delay circuit, 6... Output terminal, 7, 15.16... Clocked buffer circuit, 8... Output enable terminal, 9...
・Buffer circuit, 10.18... Inverter, 11.
...And gate, 13... Falling edge detection circuit, 14.
...Test signal, 17...OR gate, 19...ANDOR gate. Agent: Patent Attorney Uchihara Shinsakuzu

Claims (2)

【特許請求の範囲】[Claims] （１）出力データを、出力許可信号に同期して出力端子
に出力する出力回路において、前記出力許可信号がイン
アクティブに変化したことを検出する第１の手段と、前
記出力許可信号がインアクティブに変化した後から所定
期間が経過するまで前記データの反転値を前記出力端子
に出力する第２の手段とを備えたことを特徴とする出力
回路。(1) In an output circuit that outputs output data to an output terminal in synchronization with an output permission signal, a first means for detecting that the output permission signal has changed to inactive; and a first means for detecting that the output permission signal has changed to inactive; and second means for outputting an inverted value of the data to the output terminal until a predetermined period has elapsed after the data has changed. （２）第２の手段が遅延回路を有する請求項第（１）項
記載の出力回路。(2) The output circuit according to claim (1), wherein the second means includes a delay circuit.