JP2920998B2 - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は半導体集積回路に関し、特に出力バッファの
立上り、立下り時間の測定テスト回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly, to a test circuit for measuring rise and fall times of an output buffer.
[従来の技術] 従来の半導体集積回路では、測定端子を専用試験装置
に接続して出力バッファの立上り立下り時間の測定が行
われていた。[Prior Art] In a conventional semiconductor integrated circuit, a measurement terminal is connected to a dedicated test device to measure a rise and fall time of an output buffer.
[発明が解決しようとする課題] 上述した従来の測定方法では、被測定端子である出力
バッファの出力端子を専用試験装置に接続する必要があ
るため、どうしても専用試験装置の負荷容量が負荷さ
れ、負荷容量に対する立上り、立下り時間の特性を正確
に測定できないという欠点があり、また、機能試験を実
施した後に、出力バッファの立上り、立下り時間特性を
測定するためテスト時間が長くなるという欠点がある。[Problem to be Solved by the Invention] In the conventional measuring method described above, since the output terminal of the output buffer, which is the terminal to be measured, needs to be connected to the dedicated test device, the load capacity of the dedicated test device is inevitably loaded. There is a drawback that the rise and fall time characteristics with respect to the load capacity cannot be measured accurately, and that the test time becomes longer because the rise and fall time characteristics of the output buffer are measured after performing a functional test. is there.
本発明の目的は、出力バッファを専用試験装置に接続
せずに、かつ機能試験を実施した際に同時に出力バッフ
ァの立上り、立下り時間の特性が規格を満たしているか
どうか判定できる半導体集積回路を提供することであ
る。An object of the present invention is to provide a semiconductor integrated circuit that can determine whether the characteristics of the rise and fall times of an output buffer satisfy a standard without connecting the output buffer to a dedicated test device and simultaneously performing a functional test. To provide.
[課題を解決するための手段] 本発明の半導体集積回路は、 出力バッファの出力を入力するシュミットトリガ回路
と、 テスト信号が印加されるテスト端子と、 サンプリングクロックが入力されるサンプリングクロ
ック入力端子と、 リセット付マスタスレーブラッチ回路が複数、直列に
接続され、テスト端子にテスト信号が印加されると、リ
セットが解除され、サンプリングクロックによりシュミ
ットトリガ回路の出力をラッチ回路にラッチしていくシ
フトレジスタと、 シフトレジスタからの出力バッファのサンプリング結
果が出力されるサンプリング結果出力端子と、 テスト端子にテスト信号が印加されると、サンプリン
グクロック入力端子に入力されたサンプリングクロック
をシフトレジスタの各ラッチ回路に入力させる手段とを
有する。[Means for Solving the Problems] A semiconductor integrated circuit according to the present invention includes a Schmitt trigger circuit that inputs an output of an output buffer, a test terminal to which a test signal is applied, and a sampling clock input terminal to which a sampling clock is input. A plurality of master-slave latch circuits with reset are connected in series, and when a test signal is applied to a test terminal, the reset is released and the output of the Schmitt trigger circuit is latched to the latch circuit by a sampling clock. When the test signal is applied to the sampling result output terminal for outputting the sampling result of the output buffer from the shift register and the test terminal, the sampling clock input to the sampling clock input terminal is input to each latch circuit of the shift register. Means to make You.
[作用] テスト端子にテスト信号を印加して半導体集積回路を
テスト状態にし、サンプリングクロック入力端子よりサ
ンプリングクロック入力すると、シュミットトリガ回路
の出力をシフトレジスタにラッチしたサンプリング結果
がサンプリング結果出力端子に出力される。このサンプ
リング結果を専用試験装置でチェックすることにより、
出力バッファの立上り/立下り時間を測定することがで
きる。なお、シュミットトリガ回路を用いるのは、出力
バッファの出力電位の判定基準が立上り、立下りで異な
るためである。[Operation] When a test signal is applied to the test terminal to put the semiconductor integrated circuit into a test state and a sampling clock is input from the sampling clock input terminal, the sampling result obtained by latching the output of the Schmitt trigger circuit in the shift register is output to the sampling result output terminal. Is done. By checking this sampling result with a dedicated test device,
The rise / fall time of the output buffer can be measured. The reason why the Schmitt trigger circuit is used is that the criterion for determining the output potential of the output buffer differs between rising and falling.
[実施例] 次に、本発明の実施例について図面を参照して説明す
る。Example Next, an example of the present invention will be described with reference to the drawings.
第1図は本発明の一実施例の半導体集積回路の要部の
回路図である。FIG. 1 is a circuit diagram of a main part of a semiconductor integrated circuit according to one embodiment of the present invention.
Pチャネルトランジスタ2aとNチャネルトランジスタ
2bで出力バッファ3が構成され、内部ロジック回路(図
示せず)からの信号をインバータ1を介して入力し、出
力端子20に出力する、出力バッファ3の出力にはシュミ
ットトリガ回路4を介して、リセット付マスタスレーブ
ラッチ回路(リセット信号が高電位のときリセット期間
中であり、そのときのラッチ回路出力は低電位とす
る。)5〜12が直列に接続されてなるシフトレジスタ13
が接続されている。テスト端子21からは出力バッファを
テスト状態にするか動作状態にするか制御するテスト信
号Tが入力される。サンプリングクロック入力端子22は
サンプリングクロックXを入力するための端子で、トラ
ンスファゲート15を介してシフトレジスタ13の各クロッ
ク入力端子Cpに接続され、またトランスファゲート16を
介して内部ロジック回路に接続されている、サンプリン
グ結果出力端子23はトランスファゲート17を介してシフ
トレジスタ13の出力端子Qに接続され、また、トランス
ファゲート18を介して内部ロジック回路に接続されてい
る。シフトレジスタ13の各クロック入力端子Cpと接地の
間にNチャンネルトランジスタ14が接続されている。テ
スト端子21はトランスファゲート15、17のゲートに接続
され、またインバータ19を介してトランスファゲート1
6、18、Nチャンネルトランジスタ14のゲート、および
リセット付マスタスレーブラッチ回路5〜12のリセット
端子Rに接続されている。テスト信号Tが低電位の時
(以下‘L'とする)、トランスファゲート18、16が導通
し、トランスファゲート17、15が非導通なので端子23お
よび22は、集積回路の通常の出力端子として使用され
る。また、その時Nチャンネルトランジスタ14が導通
し、シフトレジスタ13のクロック入力Cpが‘L'に固定さ
れる。次に、テスト信号Tが高電位の時(以下‘H'とす
る)、すなわちテスト状態では、トランスファゲート1
5、17が導通し、トランスファゲート16、18が非導通と
なる。その場合出力バッファ3の出力波形の変化をシフ
トレジスタ13にラッチするために必要であるサンプリン
グクロックXをサンプリングクロック入力端子22より入
力できる。また、サンプリング結果出力端子23にはシフ
トレジスタ13の出力Qが接続され、立上り、立下り時間
特性のサンプリングした結果Eが出力できる。その時N
チャンネルトランジスタ14は非導通である。P-channel transistor 2a and N-channel transistor
An output buffer 3 is constituted by 2b. A signal from an internal logic circuit (not shown) is input through the inverter 1 and output to the output terminal 20. The output of the output buffer 3 is output via the Schmitt trigger circuit 4. A master-slave latch circuit with reset (the reset signal is at a high potential during a reset period, and the latch circuit output at that time is at a low potential).
Is connected. From the test terminal 21, a test signal T for controlling whether the output buffer is set to the test state or the operation state is input. The sampling clock input terminal 22 is a terminal for inputting the sampling clock X, is connected to each clock input terminal Cp of the shift register 13 via the transfer gate 15, and is connected to the internal logic circuit via the transfer gate 16. The sampling result output terminal 23 is connected to the output terminal Q of the shift register 13 via the transfer gate 17 and to the internal logic circuit via the transfer gate 18. An N-channel transistor 14 is connected between each clock input terminal Cp of the shift register 13 and the ground. The test terminal 21 is connected to the gates of the transfer gates 15 and 17, and the transfer gate 1 is connected via an inverter 19.
6, 18, the gates of the N-channel transistor 14 and the reset terminals R of the master-slave latch circuits 5-12 with reset. When the test signal T is at a low potential (hereinafter referred to as “L”), the transfer gates 18 and 16 conduct and the transfer gates 17 and 15 do not conduct, so that the terminals 23 and 22 are used as normal output terminals of the integrated circuit. Is done. At this time, the N-channel transistor 14 is turned on, and the clock input Cp of the shift register 13 is fixed at “L”. Next, when the test signal T is at a high potential (hereinafter referred to as “H”), that is, in the test state, the transfer gate 1
5 and 17 conduct, and the transfer gates 16 and 18 become non-conductive. In this case, a sampling clock X required to latch a change in the output waveform of the output buffer 3 into the shift register 13 can be input from the sampling clock input terminal 22. The output Q of the shift register 13 is connected to the sampling result output terminal 23, so that a sampling result E of rising and falling time characteristics can be output. Then N
Channel transistor 14 is non-conductive.
第2図は、第1図の回路がテスト状態の場合の各部の
波形を示しており、特に第2図は、出力バッファ3の立
上り時間特性をサンプリングし、そのサンプリング結果
を出力する場合を示している。FIG. 2 shows the waveforms of various parts when the circuit of FIG. 1 is in a test state. In particular, FIG. 2 shows a case where the rise time characteristic of the output buffer 3 is sampled and the sampling result is output ing.
第2図(3)の波形Aは、内部素子の遅延がなく、ま
た出力端子20の容量がまったくない場合の理想波形であ
る。しかし実際は、内部素子の遅延および出力端子20の
負荷容量のために第2図(5)の波形のように立上る。
第2図(5)の波形Dをシュミットトリガ回路4に入力
すると、シュミットトリガ回路4の出力Bは、第2図
(6)の波形のようになる。出力端子20の波形を第2図
(6)の波形にする理由は、外付回路の入力規格を‘H'
の時2.0V、‘L'の時0.7Vとすると、出力電位が‘L'→
‘H'に変化する時外付回路が‘H'と認識するのは2.0V以
上で、出力電位が‘H'→‘L'に変化する時外付回路が
‘L'と認識するのは0.7V以下であるから、出力電位の判
定基準が立上り、立下りで異なるためである。The waveform A in FIG. 2 (3) is an ideal waveform when there is no delay of the internal element and there is no capacitance at the output terminal 20. However, actually, the waveform rises as shown in FIG. 2 (5) due to the delay of the internal element and the load capacitance of the output terminal 20.
When the waveform D of FIG. 2 (5) is input to the Schmitt trigger circuit 4, the output B of the Schmitt trigger circuit 4 becomes a waveform of FIG. 2 (6). The reason why the waveform of the output terminal 20 is changed to the waveform of FIG. 2 (6) is that the input standard of the external circuit is set to “H”.
Assuming 2.0V at the time and 0.7V at the time of 'L', the output potential becomes 'L' →
When the output circuit changes to 'H', the external circuit recognizes it as 'H' at 2.0V or more.When the output potential changes from 'H' to 'L', the external circuit recognizes 'L'. This is because the output voltage is 0.7 V or less, and the criterion for determining the output potential is different between rising and falling.
前記理想波形の立上りとテスト信号の変化タイミング
を第2図(2),(3)のように同時に変化させるとシ
フトレジスタ13のリセット信号が‘H'→‘L'に変化し、
かつサンプリングクロック入力端子22にサンプリングク
ロックXを加えシフトレジスタ13に入力する。シュミッ
トトリガ回路4の出力BをサンプリングクロックXの立
上りタイミングでシフトレジスタ13にラッチして行く。
シフトレジスタ13にラッチされたデータは、シフトレジ
スタ13が、8段のシフトレジスタであるため、サンプリ
ングクロックC(第2図(4))の8パルス目よりサン
プリング結果出力期間に入る。サンプリング結果出力期
間に入ると、サンプリング値ラッチ期間にシフトレジス
タ13に保持された結果をサンプリングクロックの周期
(第2図(4))を長くして(サンプリングクロック入
力端子22より入力しているサンプリングクロックXの周
期を長くする)サンプリング結果出力端子23よりサンプ
リング結果Eを出力する。ここで、サンプリングクロッ
クXの周期を長くするのは、サンプリングクロック出力
端子23には専用試験装置が接続されるためにサンプリン
グ結果出力端子23の波形がなまる可能性があり、その波
形のなまりが無視できる程度にC波形の周期を長くする
必要がある。サンプリング結果出力端子23よりサンプリ
ング結果Eを出力した例を、以下具体的に記述する。第
2図(7)の波形の下にサンプリングクロックのパルス
幅を10nsとした時のサンプリング時間を示す。第2図
(5)の波形が2.0Vのとき第2図(6)の波形が‘L'→
‘H'に変化するので、サンプリング時間の70nsと90nsの
間で‘L'→‘H'に変化することになる。第2図(4)波
形の8パルス目立上り時点では、シフトレジスタ13の各
ラッチ回路5〜12のデータは、ラッチ回路12、11、10に
は、‘H'、ラッチ回路9、8、7、6には‘L'が保持さ
れている。その保持した結果(サンプリング結果E)が
サンプリングクロックCで第2図(7)に示すように順
次サンプリング結果出力端子23より出力される。以上の
サンプリング結果Eを専用試験装置でチェックすること
により立上り時間を判定することができる。When the rising timing of the ideal waveform and the change timing of the test signal are simultaneously changed as shown in FIGS. 2 (2) and (3), the reset signal of the shift register 13 changes from “H” to “L”,
At the same time, the sampling clock X is applied to the sampling clock input terminal 22 and input to the shift register 13. The output B of the Schmitt trigger circuit 4 is latched in the shift register 13 at the rising timing of the sampling clock X.
The data latched in the shift register 13 enters the sampling result output period from the eighth pulse of the sampling clock C (FIG. 2 (4)) because the shift register 13 is an eight-stage shift register. In the sampling result output period, the result held in the shift register 13 during the sampling value latch period is extended by increasing the period of the sampling clock (FIG. 2 (4)) (the sampling input from the sampling clock input terminal 22). The sampling result E is output from the sampling result output terminal 23. Here, the reason for lengthening the cycle of the sampling clock X is that the waveform of the sampling result output terminal 23 may be rounded because a dedicated test device is connected to the sampling clock output terminal 23, and the rounding of the waveform may occur. It is necessary to lengthen the cycle of the C waveform to a negligible extent. An example in which the sampling result E is output from the sampling result output terminal 23 will be specifically described below. The sampling time when the pulse width of the sampling clock is 10 ns is shown below the waveform in FIG. 2 (7). When the waveform of FIG. 2 (5) is 2.0V, the waveform of FIG.
Since it changes to “H”, it changes from “L” to “H” during the sampling time of 70 ns and 90 ns. At the rising edge of the eighth pulse of the waveform in FIG. 2 (4), the data of each of the latch circuits 5 to 12 of the shift register 13 stores “H” in the latch circuits 12, 11, and 10, and latch circuits 9, 8, and 7. , 6 hold 'L'. The held result (sampling result E) is sequentially output from the sampling result output terminal 23 with the sampling clock C as shown in FIG. The rise time can be determined by checking the above sampling result E with a dedicated test device.
以上説明したのは、出力バッファ3の立上り時間であ
るが、立下り時間の場合は、シュミットトリガ回路4の
立下りの判定電位が変わるだけで他はまったく同様な方
法により立下り時間も判定できる。What has been described above is the rise time of the output buffer 3. In the case of the fall time, the fall time can be determined by the same method except that the fall determination potential of the Schmitt trigger circuit 4 is changed. .
以上説明したように本発明は、テスト状態において入
力端子よりサンプリングクロックを入力することによ
り、出力バッファの立上り、立下り時間が希望する特性
であるか否かのチェックを被測定端子である出力バッフ
ァを専用試験装置に接続することなしにチェックでき、
また、専用試験装置の機能試験用のテストパターンに本
発明のチェックを追加すれば、試験時間の短縮を行うこ
とができる効果がある。As described above, according to the present invention, by inputting a sampling clock from an input terminal in a test state, it is possible to check whether the rise and fall times of the output buffer have desired characteristics. Can be checked without connecting to dedicated test equipment,
Further, if the check of the present invention is added to the test pattern for the function test of the dedicated test apparatus, there is an effect that the test time can be reduced.
第1図は本発明の一実施例の半導体集積回路のブロック
図、第2図は第1図の実施例の各部の波形を示す波形図
である。 1、19……インバータ 2a……Pチャネルトランジスタ 2b……Nチャネルトランジスタ 3……出力バッファ 4……シュミットトリガ回路 5〜12……リセット付マスタスレーブラッチ回路 13……シフトレジスタ 5〜18……トランスファゲート 20……出力端子 21……テスト端子 22……サンプリングクロック入力端子 23……サンプリング結果出力端子。FIG. 1 is a block diagram of a semiconductor integrated circuit according to one embodiment of the present invention, and FIG. 2 is a waveform diagram showing waveforms at various parts in the embodiment of FIG. 1, 19 Inverter 2a P-channel transistor 2b N-channel transistor 3 Output buffer 4 Schmitt trigger circuit 5-12 Master-slave latch circuit with reset 13 Shift register 5-18 Transfer gate 20 Output terminal 21 Test terminal 22 Sampling clock input terminal 23 Sampling result output terminal
Claims (1)
と、 テスト信号が印加されるテスト端子と、 サンプリングクロックが入力されるサンプリングクロッ
ク入力端子と、 リセット付マスタスレーブラッチ回路が複数、直列に接
続され、テスト端子にテスト信号が印加されると、リセ
ットが解除され、サンプリングクロックによりシュミッ
トトリガ回路の出力をラッチ回路にラッチしていくシフ
トレジスタと、 シフトレジスタからの出力バッファのサンプリング結果
が出力されるサンプリング結果出力端子と、 テスト端子にテスト信号が印加されると、サンプリング
クロック入力端子に入力されたサンプリングクロックを
シフトレジスタの各ラッチ回路に入力させる手段とを有
することを特徴とする半導体集積回路。1. A semiconductor integrated circuit, comprising: a Schmitt trigger circuit for inputting an output of an output buffer; a test terminal to which a test signal is applied; a sampling clock input terminal for inputting a sampling clock; Are connected in series, and when a test signal is applied to the test terminal, the reset is released and the output of the Schmitt trigger circuit is latched in the latch circuit by the sampling clock, and the output buffer from the shift register And a means for inputting a sampling clock input to a sampling clock input terminal to each latch circuit of the shift register when a test signal is applied to the test terminal. Feature Conductor integrated circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2055423A JP2920998B2 (en) | 1990-03-06 | 1990-03-06 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2055423A JP2920998B2 (en) | 1990-03-06 | 1990-03-06 | Semiconductor integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03255969A JPH03255969A (en) | 1991-11-14 |
JP2920998B2 true JP2920998B2 (en) | 1999-07-19 |
Family
ID=12998170
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2055423A Expired - Lifetime JP2920998B2 (en) | 1990-03-06 | 1990-03-06 | Semiconductor integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2920998B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09145784A (en) * | 1995-11-29 | 1997-06-06 | Nec Corp | Semiconductor integrated circuit device |
-
1990
- 1990-03-06 JP JP2055423A patent/JP2920998B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH03255969A (en) | 1991-11-14 |
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