JPH04106784A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH04106784A
JPH04106784A JP2227215A JP22721590A JPH04106784A JP H04106784 A JPH04106784 A JP H04106784A JP 2227215 A JP2227215 A JP 2227215A JP 22721590 A JP22721590 A JP 22721590A JP H04106784 A JPH04106784 A JP H04106784A
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JP
Japan
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inverter
output
level
power supply
latch circuit
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Takashi Koketsu
纐纈　孝
Teruo Seki
照夫 関
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Priority to EP19910915718 priority patent/EP0500958A4/en
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体記憶装置内のラッチ回路等の電源投入時の初期状
態を設定する初期設定回路に関し、電源電圧を遮断した
場合にはその動作を確実に初期化して電源再投入時の誤
動作を防止することを目的とし、 インバータの入力端には電源の投入に基づいて動作して
電源電圧から所定のしきい値だけ低下させた電圧を出力
する半導体素子を接続し、該インバータには電源投入後
の入力電圧がインバータの論理しきい値に対する大小の
状態を保持するラッチ回路を接続し、該インバータの出
力端にはインバータの出力電圧を受は出力端子をプルア
ップするトランジスタとプルダウンするトランジスタと
を接続して出力信号を出力して構成する。
〔産業上の利用分野〕
この発明は例えば半導体記憶装置内のラッチ回路等の電
源投入時の初期状態を設定する初期設定回路に関するも
のである。
半導体記憶装置には各回路の動作状態をラッチするラッ
チ回路が設けられているが、そのラッチ回路には電源投
入時の初期状態を設定する初期設定回路が接続されてい
る。
〔従来の技術〕
従来の半導体記憶装置では、第５図に示すように外部回
路からアドレスバッファｌを介してデコーダ２にアドレ
ス選択信号が入力され、そのアドレス選択信号に基づく
デコーダ２の出力信号によりセル領域３内から所定アド
レスのメモリセルが選択され、その選択されたメモリセ
ルに対しデータの読出しあるいは書き込みが行われる。
アドレスバッファ１にはインバータ５ａ、５ｂからなる
ラッチ回路４から二段のインバータ５Ｃを介して活性化
信号Φか入力され、ラッチ回路４にはチップセレクト信
号Ｓが入力されている。
従って、ラッチ回路４にＨレベルのチップセレクト信号
Ｃ８が入力されると同ラッチ回路４からＬレベルの出力
信号が出力されるため、活性化信号ΦはＨレベルとなっ
てアドレスバッファ１が不活性状態となり、ラッチ回路
４にＬレベルのチップセレクト信号Ｃ８が入力されると
同ラッチ回路４からＨレベルの出力信号が出力されて活
性化信号ΦはＬレベルとなり、アドレスバッファｌが活
性化される。
ラッチ回路４のインバータ５ａには初期設定回路６を介
して電源か供給され、インバータ５ｂは他の回路と同様
に電源供給線（図示しない）から直接電源Ｖｃｃが供給
され、この半導体記憶装置への電源Ｖｃｃの投入時には
その初期設定回路６の動作によりインバータ５ｂへの電
源Ｖｃｃの供給より遅れてインバータ５ａに電源か供給
され、このような動作により電源Ｖｃｃの投入時にはラ
ッチ回路４のインバータ５ａの動作に先立つインバータ
５ｂの動作によりラッチ回路４の入力端子がＨレベルと
なり、このインバータ５ｂの動作によりインバータ５ａ
への電源供給後はラッチ回路４の出力信号はＨレベルに
ラッチされる。
上記初期設定回路６の一例を第６図に従って説明すると
、インバータ５ｅの入力端子にはＮ　ｃｈＭＯＳトラン
ジスタＴｒｉのソースが接続され、そのトランジスタＴ
ｒｉのトレイン及びゲートは電源ＶＣＣに接続されてい
る。また、インバータ５ｅの入力端子にはＰｃｈＭＯＳ
トランジスタＴｒ２のトレインか接続され、そのトラン
ジスタＴｒ２のソースは電源Ｖｃｃに接続されるととも
にゲートはインバータ５ｅの出力端子に接続されている
。
インバータ５ｅの出力端子はＰｃｈＭＯＳトランジスタ
Ｔｒ３のゲートに出力され、そのトランジスタＴｒ３の
ソースは電１Ｖｃｃに接続され、トレインは出力端子Ｔ
ｏｕｔに接続されている。
このように構成された初期設定回路６に電源ＶＣＣを投
入するとインバータ５ｅの入力端子には電源電圧Ｖｃｃ
からトランジスタＴｒｉのしきい値ｖｔｈＮだけ低下し
た電圧か入力され、電＃Ｖｃｃの立ち上かりにともなっ
て所定時間後にインバータ５ｅハＶｃｃ−Ｖｔｈ＼をＨ
レベルと判定してＬレベルの出力信号をトランジスタＴ
ｒ３に出力し、これに基づいてトランジスタＴｒ３かオ
ンされて出力端子Ｔｏｕｔにほぼ電７ｆｉＶｃｃに等し
い出力信号Ｖｏｕｔが出力される。また、これと同時に
トランジスタＴｒ２かオンされてインバータ５ｅの入力
信号かＨレベルにラッチされる。
従って、この初期設定回路６は電源Ｖｃｃの投入に基つ
いてその投入から上記インバータ５ｅの動作により所定
時間遅れて出力端子Ｔｏｕｔに電源Ｖｃｃより急峻に立
ち上がる出力信号Ｖｏｕｔを出力し、このような動作に
より前記ラッチ回路４のインバータ５ａへの電源の供給
を若干遅らせている。
Ｃ発明が解決しようとする課題〕 ところか、上記のような初期設定回路６では電源Ｖｃｃ
を投入して出力端子Ｔａｕｔからラッチ回路４のインバ
ータ５ａに出力信号Ｖｏｕｔを供給している状態から電
源Ｖｃｃの供給を遮断しても、出力端子Ｔｏｕｔに溜ま
った電荷か抜けず、この結果出力端子Ｔｏｕｔの電圧レ
ベルか中間レベルに浮遊することかある。従って、この
状態で各回路に電源Ｖ−ＣＣを再投入した場合に圧力端
子Ｔｏｕｔの中間しベルによりラッチ回路４のインバー
タ５ａ、５ｂが同時に動作を開始して同ラッチ回路４の
出力信号がＨレベルとなることがあり、このようなラッ
チ回路４の動作により書き込みあるいは読出し動作に誤
動作が生じるという問題点かあった。
この発明の目的は、電源電圧を遮断した場合にはその動
作を確実に初期化して電源再投入時の誤動作を防止可能
とする初期設定回路を提供するにある。
〔課題を解決するための手段〕
第１図は本発明の原理説明図である。すなわち、インバ
ータ５ｅの入力端には電源Ｖｃｃの投入に基づいて動作
して電源電圧から所定のしきい値だけ低下させた電圧を
出力する半導体素子Ｔｒｉを接続し、該インバータ５ｅ
には電源投入後の入力電圧がインバータ５ｅの論理しき
い値に対する大小の状態を保持するラッチ回路Ｔｒ２を
接続し、該インバータ５ｅの出力端にはインバータ５ｅ
の圧力電圧を受は出力端子Ｔｏｕｔをプルアップするト
ランジスタとプルダウンするトランジスタとを接続して
出力信号Ｖｏｕｔを出力する。
〔作用〕
電源Ｖｃｃの投入時にはその電源Ｖｃｃの立ち上がりよ
り遅れて出力端子Ｔｏｕｔをプルアップするトランジス
タから急峻に立ち上がる出力信号Ｖｏｕｔが出力され、
電源Ｖｃｃの遮断時には出力信号Ｖｏｕｔは出力端子Ｔ
ｏｕｔをプルダウンするトランジスタにより確実にＬレ
ベルに低下する。
〔実施例〕
以下、この発明を具体化した一実施例を第２図〜第４図
に従って説明する。なお、前記実施例と同一構成部分は
同一番号を付してその説明を省略する。
第２図に示すように、本実施例の初期設定回路７は前記
従来の初期設定回路６つトランジスタＴｒ３に換えてイ
ンバータ５ｅからＣＭＯＳインバータ５ｆを介して出力
信号Ｖｏｕｔを出力するように構成したものである。
この初期設定回路７を前記従来例と同様にラッチ回路４
の一方のインバータ５ａに接続して同初期設定回路７及
びラッチ回路４に電源Ｖｃｃを投入すると、第３図に示
すように電源Ｖｃｃの電圧レベルか一定しベルを越える
とインバータ５ｅの出力信号ｖ１かＬレベルに移行し、
この出力信号Ｖ１によりインバータ５ｆの出力信号Ｖｏ
ｕｔが電源ＶＣＣまで急激に立ち上がり、その出力信号
Ｖｏｕｔかラッチ回路４のインバータ５ａに電源として
供給される。
また、ラッチ回路４は電源Ｖｃｃの投入にともなってイ
ンバータ５ｂが動作するため、ラッチ回路４の出力端子
レベルＡがＬレベルであることにより入力端子レベルＢ
かＨレベルすなわち電源Ｖｃｃとともに上昇し、この状
態がラッチされる。従って、電源Ｖｃｃの投入時は前記
従来例と同様に動作する。
一方、初期設定回路７及びラッチ回路４への電源Ｖｃｃ
の供給を遮断すると、第４図に示すように初期設定回路
７では電源Ｖｃｃの電圧レベルか一定値以下となるとイ
ンバータ５ｅの出力信号Ｖ１かＨレベルすなわち電源ｖ
、ｃｃの電圧レベルまで上昇し、これに基ついてインバ
ータ５ｆの出力信号■ｏｕｔはＬレベルとなる。このと
き、前記従来例では同図に点線で示すように出力信号Ｖ
ｏｕｔかＬレベルまで完全に低下することなく中間レベ
ルで浮遊していたか、出力端子Ｔｏｕｔに溜まった電荷
はインバータ５ｆのＮｃｈＭＯ３）ランシスタの動作に
より確実に抜かれて出力信号Ｖｏｕｔは確実にＬレベル
となる。そして、電源電圧Ｖｃｃの低下にともなってラ
ッチ回路４の人出力信号Ａ、　　ＢはともにＬレベルと
なる。
以上のようにこの初期設定装置７では電源投入時にはラ
ッチ回路４のインバータ５ａへの電源供給を遅らせて同
ラッチ回路４の初期出力信号を確実にＬレベルとし、電
源遮断時にはインバータ５ｆの動作により出力信号Ｖｏ
ｕｔを確実にＬレベルまで低下させて電源再投入時のラ
ッチ回路４からの誤信号の出力を確実に防止することが
できる。
〔発明の効果〕
以上詳述したように、この発明は電源電圧を遮断した場
合にはその動作を確実に初期化して電源再投入時の誤動
作を防止可能とする初期設定回路を提供することができ
る優れた効果を発揮する。
Ｖｃｃは電源である。
【図面の簡単な説明】
第１図は本発明の原理説明図、 第２図は本発明の一実施例を示す回路図、第３図及び第
４図は一実施例の動作を示す波形図、 第５図はこの発明に関する半導体記憶装置のブロック図
、 第６図は従来例を示す回路図である。 図中、 ５ｅはインバータ、 Ｔｒｉは半導体素子、 Ｔｒ２はラッチ回路、 Ｖｏｕｔは出力信号、 弔 図 本発明の一実施例を示す６１８図 第１図 本発明の原理説明図 第６ 従来例を示す回路図 図 半導体記憶装置のブロック図 Ｂ 図 一実施例の動作を示す波形図 図 一実施例の動作を示す濾形図

Claims (1)

    【特許請求の範囲】
  1. １、インバータ（５ｅ）の入力端には電源（Ｖｃｃ）の
    投入に基づいて動作して電源電圧から所定のしきい値だ
    け低下させた電圧を出力する半導体素子（Ｔｒ１）を接
    続し、該インバータ（５ｅ）には電源投入後の入力電圧
    がインバータ（５ｅ）の論理しきい値に対する大小の状
    態を保持するラッチ回路（Ｔｒ２）を接続し、該インバ
    ータ（５ｅ）の出力端にはインバータ（５ｅ）の出力電
    圧を受け出力端子（Ｔｏｕｔ）をプルアップするトラン
    ジスタとプルダウンするトランジスタとを接続して出力
    信号（Ｖｏｕｔ）を出力することを特徴とする半導体集
    積回路。
JP2227215A 1990-08-28 1990-08-28 半導体集積回路 Pending JPH04106784A (ja)

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