JPH04106784A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04106784A JPH04106784A JP2227215A JP22721590A JPH04106784A JP H04106784 A JPH04106784 A JP H04106784A JP 2227215 A JP2227215 A JP 2227215A JP 22721590 A JP22721590 A JP 22721590A JP H04106784 A JPH04106784 A JP H04106784A
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- power supply
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- 238000010586 diagram Methods 0.000 description 11
- 230000007257 malfunction Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 3
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- 230000007423 decrease Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体記憶装置内のラッチ回路等の電源投入時の初期状
態を設定する初期設定回路に関し、電源電圧を遮断した
場合にはその動作を確実に初期化して電源再投入時の誤
動作を防止することを目的とし、 インバータの入力端には電源の投入に基づいて動作して
電源電圧から所定のしきい値だけ低下させた電圧を出力
する半導体素子を接続し、該インバータには電源投入後
の入力電圧がインバータの論理しきい値に対する大小の
状態を保持するラッチ回路を接続し、該インバータの出
力端にはインバータの出力電圧を受は出力端子をプルア
ップするトランジスタとプルダウンするトランジスタと
を接続して出力信号を出力して構成する。
態を設定する初期設定回路に関し、電源電圧を遮断した
場合にはその動作を確実に初期化して電源再投入時の誤
動作を防止することを目的とし、 インバータの入力端には電源の投入に基づいて動作して
電源電圧から所定のしきい値だけ低下させた電圧を出力
する半導体素子を接続し、該インバータには電源投入後
の入力電圧がインバータの論理しきい値に対する大小の
状態を保持するラッチ回路を接続し、該インバータの出
力端にはインバータの出力電圧を受は出力端子をプルア
ップするトランジスタとプルダウンするトランジスタと
を接続して出力信号を出力して構成する。
この発明は例えば半導体記憶装置内のラッチ回路等の電
源投入時の初期状態を設定する初期設定回路に関するも
のである。
源投入時の初期状態を設定する初期設定回路に関するも
のである。
半導体記憶装置には各回路の動作状態をラッチするラッ
チ回路が設けられているが、そのラッチ回路には電源投
入時の初期状態を設定する初期設定回路が接続されてい
る。
チ回路が設けられているが、そのラッチ回路には電源投
入時の初期状態を設定する初期設定回路が接続されてい
る。
従来の半導体記憶装置では、第5図に示すように外部回
路からアドレスバッファlを介してデコーダ2にアドレ
ス選択信号が入力され、そのアドレス選択信号に基づく
デコーダ2の出力信号によりセル領域3内から所定アド
レスのメモリセルが選択され、その選択されたメモリセ
ルに対しデータの読出しあるいは書き込みが行われる。
路からアドレスバッファlを介してデコーダ2にアドレ
ス選択信号が入力され、そのアドレス選択信号に基づく
デコーダ2の出力信号によりセル領域3内から所定アド
レスのメモリセルが選択され、その選択されたメモリセ
ルに対しデータの読出しあるいは書き込みが行われる。
アドレスバッファ1にはインバータ5a、5bからなる
ラッチ回路4から二段のインバータ5Cを介して活性化
信号Φか入力され、ラッチ回路4にはチップセレクト信
号Sが入力されている。
ラッチ回路4から二段のインバータ5Cを介して活性化
信号Φか入力され、ラッチ回路4にはチップセレクト信
号Sが入力されている。
従って、ラッチ回路4にHレベルのチップセレクト信号
C8が入力されると同ラッチ回路4からLレベルの出力
信号が出力されるため、活性化信号ΦはHレベルとなっ
てアドレスバッファ1が不活性状態となり、ラッチ回路
4にLレベルのチップセレクト信号C8が入力されると
同ラッチ回路4からHレベルの出力信号が出力されて活
性化信号ΦはLレベルとなり、アドレスバッファlが活
性化される。
C8が入力されると同ラッチ回路4からLレベルの出力
信号が出力されるため、活性化信号ΦはHレベルとなっ
てアドレスバッファ1が不活性状態となり、ラッチ回路
4にLレベルのチップセレクト信号C8が入力されると
同ラッチ回路4からHレベルの出力信号が出力されて活
性化信号ΦはLレベルとなり、アドレスバッファlが活
性化される。
ラッチ回路4のインバータ5aには初期設定回路6を介
して電源か供給され、インバータ5bは他の回路と同様
に電源供給線(図示しない)から直接電源Vccが供給
され、この半導体記憶装置への電源Vccの投入時には
その初期設定回路6の動作によりインバータ5bへの電
源Vccの供給より遅れてインバータ5aに電源か供給
され、このような動作により電源Vccの投入時にはラ
ッチ回路4のインバータ5aの動作に先立つインバータ
5bの動作によりラッチ回路4の入力端子がHレベルと
なり、このインバータ5bの動作によりインバータ5a
への電源供給後はラッチ回路4の出力信号はHレベルに
ラッチされる。
して電源か供給され、インバータ5bは他の回路と同様
に電源供給線(図示しない)から直接電源Vccが供給
され、この半導体記憶装置への電源Vccの投入時には
その初期設定回路6の動作によりインバータ5bへの電
源Vccの供給より遅れてインバータ5aに電源か供給
され、このような動作により電源Vccの投入時にはラ
ッチ回路4のインバータ5aの動作に先立つインバータ
5bの動作によりラッチ回路4の入力端子がHレベルと
なり、このインバータ5bの動作によりインバータ5a
への電源供給後はラッチ回路4の出力信号はHレベルに
ラッチされる。
上記初期設定回路6の一例を第6図に従って説明すると
、インバータ5eの入力端子にはN chMOSトラン
ジスタTriのソースが接続され、そのトランジスタT
riのトレイン及びゲートは電源VCCに接続されてい
る。また、インバータ5eの入力端子にはPchMOS
トランジスタTr2のトレインか接続され、そのトラン
ジスタTr2のソースは電源Vccに接続されるととも
にゲートはインバータ5eの出力端子に接続されている
。
、インバータ5eの入力端子にはN chMOSトラン
ジスタTriのソースが接続され、そのトランジスタT
riのトレイン及びゲートは電源VCCに接続されてい
る。また、インバータ5eの入力端子にはPchMOS
トランジスタTr2のトレインか接続され、そのトラン
ジスタTr2のソースは電源Vccに接続されるととも
にゲートはインバータ5eの出力端子に接続されている
。
インバータ5eの出力端子はPchMOSトランジスタ
Tr3のゲートに出力され、そのトランジスタTr3の
ソースは電1Vccに接続され、トレインは出力端子T
outに接続されている。
Tr3のゲートに出力され、そのトランジスタTr3の
ソースは電1Vccに接続され、トレインは出力端子T
outに接続されている。
このように構成された初期設定回路6に電源VCCを投
入するとインバータ5eの入力端子には電源電圧Vcc
からトランジスタTriのしきい値vthNだけ低下し
た電圧か入力され、電#Vccの立ち上かりにともなっ
て所定時間後にインバータ5eハVcc−Vth\をH
レベルと判定してLレベルの出力信号をトランジスタT
r3に出力し、これに基づいてトランジスタTr3かオ
ンされて出力端子Toutにほぼ電7fiVccに等し
い出力信号Voutが出力される。また、これと同時に
トランジスタTr2かオンされてインバータ5eの入力
信号かHレベルにラッチされる。
入するとインバータ5eの入力端子には電源電圧Vcc
からトランジスタTriのしきい値vthNだけ低下し
た電圧か入力され、電#Vccの立ち上かりにともなっ
て所定時間後にインバータ5eハVcc−Vth\をH
レベルと判定してLレベルの出力信号をトランジスタT
r3に出力し、これに基づいてトランジスタTr3かオ
ンされて出力端子Toutにほぼ電7fiVccに等し
い出力信号Voutが出力される。また、これと同時に
トランジスタTr2かオンされてインバータ5eの入力
信号かHレベルにラッチされる。
従って、この初期設定回路6は電源Vccの投入に基つ
いてその投入から上記インバータ5eの動作により所定
時間遅れて出力端子Toutに電源Vccより急峻に立
ち上がる出力信号Voutを出力し、このような動作に
より前記ラッチ回路4のインバータ5aへの電源の供給
を若干遅らせている。
いてその投入から上記インバータ5eの動作により所定
時間遅れて出力端子Toutに電源Vccより急峻に立
ち上がる出力信号Voutを出力し、このような動作に
より前記ラッチ回路4のインバータ5aへの電源の供給
を若干遅らせている。
C発明が解決しようとする課題〕
ところか、上記のような初期設定回路6では電源Vcc
を投入して出力端子Tautからラッチ回路4のインバ
ータ5aに出力信号Voutを供給している状態から電
源Vccの供給を遮断しても、出力端子Toutに溜ま
った電荷か抜けず、この結果出力端子Toutの電圧レ
ベルか中間レベルに浮遊することかある。従って、この
状態で各回路に電源V−CCを再投入した場合に圧力端
子Toutの中間しベルによりラッチ回路4のインバー
タ5a、5bが同時に動作を開始して同ラッチ回路4の
出力信号がHレベルとなることがあり、このようなラッ
チ回路4の動作により書き込みあるいは読出し動作に誤
動作が生じるという問題点かあった。
を投入して出力端子Tautからラッチ回路4のインバ
ータ5aに出力信号Voutを供給している状態から電
源Vccの供給を遮断しても、出力端子Toutに溜ま
った電荷か抜けず、この結果出力端子Toutの電圧レ
ベルか中間レベルに浮遊することかある。従って、この
状態で各回路に電源V−CCを再投入した場合に圧力端
子Toutの中間しベルによりラッチ回路4のインバー
タ5a、5bが同時に動作を開始して同ラッチ回路4の
出力信号がHレベルとなることがあり、このようなラッ
チ回路4の動作により書き込みあるいは読出し動作に誤
動作が生じるという問題点かあった。
この発明の目的は、電源電圧を遮断した場合にはその動
作を確実に初期化して電源再投入時の誤動作を防止可能
とする初期設定回路を提供するにある。
作を確実に初期化して電源再投入時の誤動作を防止可能
とする初期設定回路を提供するにある。
第1図は本発明の原理説明図である。すなわち、インバ
ータ5eの入力端には電源Vccの投入に基づいて動作
して電源電圧から所定のしきい値だけ低下させた電圧を
出力する半導体素子Triを接続し、該インバータ5e
には電源投入後の入力電圧がインバータ5eの論理しき
い値に対する大小の状態を保持するラッチ回路Tr2を
接続し、該インバータ5eの出力端にはインバータ5e
の圧力電圧を受は出力端子Toutをプルアップするト
ランジスタとプルダウンするトランジスタとを接続して
出力信号Voutを出力する。
ータ5eの入力端には電源Vccの投入に基づいて動作
して電源電圧から所定のしきい値だけ低下させた電圧を
出力する半導体素子Triを接続し、該インバータ5e
には電源投入後の入力電圧がインバータ5eの論理しき
い値に対する大小の状態を保持するラッチ回路Tr2を
接続し、該インバータ5eの出力端にはインバータ5e
の圧力電圧を受は出力端子Toutをプルアップするト
ランジスタとプルダウンするトランジスタとを接続して
出力信号Voutを出力する。
電源Vccの投入時にはその電源Vccの立ち上がりよ
り遅れて出力端子Toutをプルアップするトランジス
タから急峻に立ち上がる出力信号Voutが出力され、
電源Vccの遮断時には出力信号Voutは出力端子T
outをプルダウンするトランジスタにより確実にLレ
ベルに低下する。
り遅れて出力端子Toutをプルアップするトランジス
タから急峻に立ち上がる出力信号Voutが出力され、
電源Vccの遮断時には出力信号Voutは出力端子T
outをプルダウンするトランジスタにより確実にLレ
ベルに低下する。
以下、この発明を具体化した一実施例を第2図〜第4図
に従って説明する。なお、前記実施例と同一構成部分は
同一番号を付してその説明を省略する。
に従って説明する。なお、前記実施例と同一構成部分は
同一番号を付してその説明を省略する。
第2図に示すように、本実施例の初期設定回路7は前記
従来の初期設定回路6つトランジスタTr3に換えてイ
ンバータ5eからCMOSインバータ5fを介して出力
信号Voutを出力するように構成したものである。
従来の初期設定回路6つトランジスタTr3に換えてイ
ンバータ5eからCMOSインバータ5fを介して出力
信号Voutを出力するように構成したものである。
この初期設定回路7を前記従来例と同様にラッチ回路4
の一方のインバータ5aに接続して同初期設定回路7及
びラッチ回路4に電源Vccを投入すると、第3図に示
すように電源Vccの電圧レベルか一定しベルを越える
とインバータ5eの出力信号v1かLレベルに移行し、
この出力信号V1によりインバータ5fの出力信号Vo
utが電源VCCまで急激に立ち上がり、その出力信号
Voutかラッチ回路4のインバータ5aに電源として
供給される。
の一方のインバータ5aに接続して同初期設定回路7及
びラッチ回路4に電源Vccを投入すると、第3図に示
すように電源Vccの電圧レベルか一定しベルを越える
とインバータ5eの出力信号v1かLレベルに移行し、
この出力信号V1によりインバータ5fの出力信号Vo
utが電源VCCまで急激に立ち上がり、その出力信号
Voutかラッチ回路4のインバータ5aに電源として
供給される。
また、ラッチ回路4は電源Vccの投入にともなってイ
ンバータ5bが動作するため、ラッチ回路4の出力端子
レベルAがLレベルであることにより入力端子レベルB
かHレベルすなわち電源Vccとともに上昇し、この状
態がラッチされる。従って、電源Vccの投入時は前記
従来例と同様に動作する。
ンバータ5bが動作するため、ラッチ回路4の出力端子
レベルAがLレベルであることにより入力端子レベルB
かHレベルすなわち電源Vccとともに上昇し、この状
態がラッチされる。従って、電源Vccの投入時は前記
従来例と同様に動作する。
一方、初期設定回路7及びラッチ回路4への電源Vcc
の供給を遮断すると、第4図に示すように初期設定回路
7では電源Vccの電圧レベルか一定値以下となるとイ
ンバータ5eの出力信号V1かHレベルすなわち電源v
、ccの電圧レベルまで上昇し、これに基ついてインバ
ータ5fの出力信号■outはLレベルとなる。このと
き、前記従来例では同図に点線で示すように出力信号V
outかLレベルまで完全に低下することなく中間レベ
ルで浮遊していたか、出力端子Toutに溜まった電荷
はインバータ5fのNchMO3)ランシスタの動作に
より確実に抜かれて出力信号Voutは確実にLレベル
となる。そして、電源電圧Vccの低下にともなってラ
ッチ回路4の人出力信号A、 BはともにLレベルと
なる。
の供給を遮断すると、第4図に示すように初期設定回路
7では電源Vccの電圧レベルか一定値以下となるとイ
ンバータ5eの出力信号V1かHレベルすなわち電源v
、ccの電圧レベルまで上昇し、これに基ついてインバ
ータ5fの出力信号■outはLレベルとなる。このと
き、前記従来例では同図に点線で示すように出力信号V
outかLレベルまで完全に低下することなく中間レベ
ルで浮遊していたか、出力端子Toutに溜まった電荷
はインバータ5fのNchMO3)ランシスタの動作に
より確実に抜かれて出力信号Voutは確実にLレベル
となる。そして、電源電圧Vccの低下にともなってラ
ッチ回路4の人出力信号A、 BはともにLレベルと
なる。
以上のようにこの初期設定装置7では電源投入時にはラ
ッチ回路4のインバータ5aへの電源供給を遅らせて同
ラッチ回路4の初期出力信号を確実にLレベルとし、電
源遮断時にはインバータ5fの動作により出力信号Vo
utを確実にLレベルまで低下させて電源再投入時のラ
ッチ回路4からの誤信号の出力を確実に防止することが
できる。
ッチ回路4のインバータ5aへの電源供給を遅らせて同
ラッチ回路4の初期出力信号を確実にLレベルとし、電
源遮断時にはインバータ5fの動作により出力信号Vo
utを確実にLレベルまで低下させて電源再投入時のラ
ッチ回路4からの誤信号の出力を確実に防止することが
できる。
以上詳述したように、この発明は電源電圧を遮断した場
合にはその動作を確実に初期化して電源再投入時の誤動
作を防止可能とする初期設定回路を提供することができ
る優れた効果を発揮する。
合にはその動作を確実に初期化して電源再投入時の誤動
作を防止可能とする初期設定回路を提供することができ
る優れた効果を発揮する。
Vccは電源である。
第1図は本発明の原理説明図、
第2図は本発明の一実施例を示す回路図、第3図及び第
4図は一実施例の動作を示す波形図、 第5図はこの発明に関する半導体記憶装置のブロック図
、 第6図は従来例を示す回路図である。 図中、 5eはインバータ、 Triは半導体素子、 Tr2はラッチ回路、 Voutは出力信号、 弔 図 本発明の一実施例を示す618図 第1図 本発明の原理説明図 第6 従来例を示す回路図 図 半導体記憶装置のブロック図 B 図 一実施例の動作を示す波形図 図 一実施例の動作を示す濾形図
4図は一実施例の動作を示す波形図、 第5図はこの発明に関する半導体記憶装置のブロック図
、 第6図は従来例を示す回路図である。 図中、 5eはインバータ、 Triは半導体素子、 Tr2はラッチ回路、 Voutは出力信号、 弔 図 本発明の一実施例を示す618図 第1図 本発明の原理説明図 第6 従来例を示す回路図 図 半導体記憶装置のブロック図 B 図 一実施例の動作を示す波形図 図 一実施例の動作を示す濾形図
Claims (1)
- 1、インバータ(5e)の入力端には電源(Vcc)の
投入に基づいて動作して電源電圧から所定のしきい値だ
け低下させた電圧を出力する半導体素子(Tr1)を接
続し、該インバータ(5e)には電源投入後の入力電圧
がインバータ(5e)の論理しきい値に対する大小の状
態を保持するラッチ回路(Tr2)を接続し、該インバ
ータ(5e)の出力端にはインバータ(5e)の出力電
圧を受け出力端子(Tout)をプルアップするトラン
ジスタとプルダウンするトランジスタとを接続して出力
信号(Vout)を出力することを特徴とする半導体集
積回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2227215A JPH04106784A (ja) | 1990-08-28 | 1990-08-28 | 半導体集積回路 |
US07/844,659 US5307319A (en) | 1990-08-28 | 1991-08-28 | Initialization setting circuit and semiconductor memory device using the same |
KR1019920700991A KR950010566B1 (ko) | 1990-08-28 | 1991-08-28 | 초기화 셋팅회로와 이것을 이용한 반도체 메모리 장치 |
PCT/JP1991/001143 WO1992003825A1 (en) | 1990-08-28 | 1991-08-28 | Initializing circuit and semiconductor device using thereof |
EP19910915718 EP0500958A4 (en) | 1990-08-28 | 1991-08-28 | Initializing circuit and semiconductor device using thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2227215A JPH04106784A (ja) | 1990-08-28 | 1990-08-28 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04106784A true JPH04106784A (ja) | 1992-04-08 |
Family
ID=16857301
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2227215A Pending JPH04106784A (ja) | 1990-08-28 | 1990-08-28 | 半導体集積回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5307319A (ja) |
EP (1) | EP0500958A4 (ja) |
JP (1) | JPH04106784A (ja) |
KR (1) | KR950010566B1 (ja) |
WO (1) | WO1992003825A1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0721778A (ja) * | 1993-07-06 | 1995-01-24 | Hitachi Ltd | 半導体記憶装置とチェインメモリ装置及びデータ処理装置 |
US5981483A (en) * | 1994-05-04 | 1999-11-09 | Mount Sinai Hospital Corporation | Compositions comprising modulators of cytokines of the TGF-β superfamily |
JP2914870B2 (ja) * | 1994-05-25 | 1999-07-05 | 株式会社東芝 | 半導体集積回路 |
DE69630108D1 (de) * | 1996-04-29 | 2003-10-30 | St Microelectronics Srl | Zur Erreichung von Minimal-Funktionalitätsbedingungen von Speicherzellen und Leseschaltungen, insbesondere für nichtflüchtige Speicher, synchronisierte Speicherleseaktivierungsschaltung |
US6115312A (en) * | 1997-10-16 | 2000-09-05 | Altera Corporation | Programmable logic device memory cell circuit |
DE19829287A1 (de) * | 1998-06-30 | 2000-01-05 | Siemens Ag | Dynamische Halbleiter-Speichervorrichtung und Verfahren zur Initialisierung einer dynamischen Halbleiter-Speichervorrichtung |
US6231147B1 (en) * | 1999-04-19 | 2001-05-15 | Texas Instruments Incorporated | Data storage circuits using a low threshold voltage output enable circuit |
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